CN115000060A - 半导体器件版图结构及其形成方法 - Google Patents
半导体器件版图结构及其形成方法 Download PDFInfo
- Publication number
- CN115000060A CN115000060A CN202210844793.XA CN202210844793A CN115000060A CN 115000060 A CN115000060 A CN 115000060A CN 202210844793 A CN202210844793 A CN 202210844793A CN 115000060 A CN115000060 A CN 115000060A
- Authority
- CN
- China
- Prior art keywords
- pattern
- redundant
- patterns
- gate
- active region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 238000000034 method Methods 0.000 title claims abstract description 41
- 238000005530 etching Methods 0.000 abstract description 12
- 239000000126 substance Substances 0.000 abstract description 12
- 238000007517 polishing process Methods 0.000 abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000009827 uniform distribution Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本发明提供一种半导体器件版图结构及其形成方法，半导体器件版图结构的冗余图形区具有至少两个第一冗余图形和至少两个第二冗余图形，每个第一冗余图形包括与器件图形区的有源区图形相同的一个第一冗余有源区图形，以及位于第一冗余有源区图形上的至少两个与器件图形区的栅极图形相同的第一冗余栅极图形，每个第二冗余图形包括一个第二冗余有源区图形以及位于第二冗余有源区图形上的一个第二冗余栅极图形，第二冗余栅极图形的投影在第二冗余有源区图形的投影内。通过第二冗余图形与第一冗余图形相配合，可增加冗余图形区的图形密度，改善化学机械研磨工艺以及刻蚀工艺的均匀性，进而改善有源区尺寸以及栅极尺寸的差异性，并避免器件间的短路。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件版图结构及其形成方法。
背景技术
为了实现集成电路版图的均匀分布以提高生产制造过程中依赖集成电路版图图形分布的相关工艺的良率，通常需要在集成电路版图分布稀疏的区域添加冗余图形以使集成电路版图图形分布相对均匀，进而降低后续工艺制造过程中的制造缺陷，提升产品良率。目前，在版图的冗余区域填充的冗余有源区图形以及冗余栅极图形之间的空间较大，因此存在冗余区域的图形与器件区域的图形分布不均匀的问题，导致冗余区域的图形的密度与器件区域的图形的密度差异过大。由于器件区域与冗余区域存在不同的图形密度，因此，对器件区域的化学机械研磨（CMP）工艺和刻蚀工艺的均匀性均有较大的影响，例如，CMP处理不同的图形密度存在差异性较大的研磨速率，会导致CMP后的器件区域的浅沟槽隔离结构（STI）表面凹陷（dishing），即会影响CMP工艺的均匀性；刻蚀工艺处理不同的图形密度存在差异性较大的刻蚀速率，会导致刻蚀后的有源区的尺寸（AA CD）存在差异，以及会导致刻蚀后的多晶硅栅极的尺寸存在差异，并且会造成多晶硅残留而引起器件间的短路。
发明内容
本发明的目的在于提供一种半导体器件版图结构及其形成方法，以增加冗余图形区的图形密度从而改善化学机械研磨工艺以及刻蚀工艺的均匀性。
为实现上述目的，本发明提供一种半导体器件版图结构，包括：器件图形区和围绕所述器件图形区设置的冗余图形区；所述器件图形区具有至少两个呈阵列排布的器件图形，每个所述器件图形包括一个有源区图形和位于所述有源区图形上的至少两个栅极图形；所述冗余图形区具有至少两个第一冗余图形以及至少两个第二冗余图形，所有的所述第一冗余图形围绕所述器件图形排列，所述第二冗余图形位于所述第一冗余图形和所述器件图形之间，所述第二冗余图形的面积小于所述第一冗余图形的面积；每个所述第一冗余图形包括与所述有源区图形相同的一个第一冗余有源区图形，以及位于所述第一冗余有源区图形上的至少两个与所述栅极图形相同的第一冗余栅极图形；每个所述第二冗余图形包括一个第二冗余有源区图形以及位于所述第二冗余有源区图形上的一个第二冗余栅极图形，所述第二冗余栅极图形的投影在所述第二冗余有源区图形的投影内。
可选的，在所述的半导体器件版图结构中，所有的所述栅极图形在所述有源区图形上等间距排列，所有的所述第一冗余栅极图形在所述第一冗余有源区图形上等间距排列，且所有的所述第一冗余栅极图形之间的间距与所有的所述栅极图形之间的间距相同。
可选的，在所述的半导体器件版图结构中，所述有源区图形的形状、所述第一冗余有源区图形的形状、所述栅极图形的形状以及所述第一冗余栅极图形的形状均为长方形，所述第二冗余有源区图形的形状以及所述第二冗余栅极图形的形状均为正方形。
可选的，在所述的半导体器件版图结构中，每个所述有源区图形与每个所述第一冗余有源区图形均沿第一方向延伸，每个所述栅极图形与每个所述第一冗余栅极图形均沿第二方向延伸，且所述有源区图形与所述第一冗余有源区图形平行设置，所述栅极图形与所述第一冗余栅极图形平行设置，其中，所述第一方向与所述第二方向垂直。
可选的，在所述的半导体器件版图结构中，所述栅极图形与所述有源区图形部分重叠，且在所述第二方向上所述栅极图形的端部延伸至所述有源区图形之外；所述第一冗余栅极图形与所述第一冗余有源区图形部分重叠，且在所述第二方向上所述第一冗余栅极图形的端部延伸至所述第一冗余有源区图形之外。
基于同一发明构思，本发明还提供一种半导体器件版图结构的形成方法，包括：提供半导体器件版图结构，所述半导体器件版图结构包括器件图形区和冗余图形区，所述冗余图形区围绕所述器件图形区设置，所述器件图形区具有至少两个呈阵列排布的器件图形，每个所述器件图形包括一个有源区图形和位于所述有源区图形上的至少两个栅极图形；在所述冗余图形区填充至少两个第一冗余图形，所有的所述第一冗余图形围绕所述器件图形排列，其中，每个所述第一冗余图形包括与所述有源区图形相同的一个第一冗余有源区图形，以及位于所述第一冗余有源区图形上的至少两个与所述栅极图形相同的第一冗余栅极图形；以及，根据所述第一冗余图形的图形密度，在所述冗余图形区填充至少两个第二冗余图形，所述第二冗余图形位于所述第一冗余图形和所述器件图形之间，所述第二冗余图形的面积小于所述第一冗余图形的面积，所述第二冗余图形包括一个第二冗余有源区图形以及位于所述第二冗余有源区图形上的一个第二冗余栅极图形，所述第二冗余栅极图形的投影在所述第二冗余有源区图形的投影内。
可选的，在所述的半导体器件版图结构的形成方法中，所有的所述栅极图形在所述有源区图形上等间距排列，所有的所述第一冗余栅极图形在所述第一冗余有源区图形上等间距排列，且所有的所述第一冗余栅极图形之间的间距与所有的所述栅极图形之间的间距相同。
可选的，在所述的半导体器件版图结构的形成方法中，所述有源区图形的形状、所述第一冗余有源区图形的形状、所述栅极图形的形状以及所述第一冗余栅极图形的形状均为长方形，所述第二冗余有源区图形的形状以及所述第二冗余栅极图形的形状均为正方形。
可选的，在所述的半导体器件版图结构的形成方法中，所述有源区图形与所述第一冗余有源区图形均沿第一方向延伸，所述栅极图形与所述第一冗余栅极图形均沿第二方向延伸，且所述有源区图形与所述第一冗余有源区图形平行设置，所述栅极图形与所述第一冗余栅极图形平行设置，其中，所述第一方向与所述第二方向垂直。
可选的，在所述的半导体器件版图结构的形成方法中，所述栅极图形与所述有源区图形部分重叠，且在所述第二方向上所述栅极图形的端部延伸至所述有源区图形之外；所述第一冗余栅极图形与所述第一冗余有源区图形部分重叠，且在所述第二方向上所述第一冗余栅极图形的端部延伸至所述第一冗余有源区图形之外。
在本发明提供的半导体器件版图结构中，冗余图形区具有至少两个第一冗余图形和至少两个第二冗余图形，每个第一冗余图形包括与器件图形区的有源区图形相同的一个第一冗余有源区图形，以及位于第一冗余有源区图形上的至少两个与器件图形区的栅极图形相同的第一冗余栅极图形，每个第二冗余图形包括一个第二冗余有源区图形以及位于第二冗余有源区图形上的一个第二冗余栅极图形，第二冗余栅极图形的投影在第二冗余有源区图形的投影内，第二冗余图形的面积小于第一冗余图形的面积，第二冗余图形位于第一冗余图形和器件图形之间，可以填充第一冗余图形与器件图形之间的空隙。如此，通过合理的布置第一冗余有源区图形和第一冗余栅极图形可以增加第一冗余栅极图形的图形密度，减少冗余图形区的图形与器件图形区的图形之间的密度差异，并且，通过第二冗余图形与第一冗余图形相配合，可增加冗余图形区的图形密度，从而改善化学机械研磨工艺以及刻蚀工艺的均匀性，进而改善有源区尺寸以及栅极尺寸的差异性，并避免器件间的短路。
附图说明
图1是本发明实施例的半导体器件版图结构的结构示意图。
图2是本发明实施例的半导体器件版图结构的形成方法的流程示意图。
图3是本发明实施例的半导体器件版图结构的形成方法中形成的半导体器件版图结构示意图。
图4是本发明实施例的半导体器件版图结构的形成方法中形成第一冗余图形之后的版图结构示意图。
其中，附图标记说明如下：101-器件图形区；102-冗余图形区；110-器件图形；111-有源区图形；112-栅极图形；120-第一冗余图形；121-第一冗余有源区图形；122-第一冗余栅极图形；130-第二冗余图形；131-第二冗余有源区图形；132-第二冗余栅极图形。
具体实施方式
以下结合附图和具体实施例对本发明提出的半导体器件版图结构及其形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1是本发明实施例的半导体器件版图结构的结构示意图。如图1所示，本实施例提供一种半导体器件版图结构，包括器件图形区101和围绕所述器件图形区101设置的冗余图形区102，其中，所述器件图形区101对应实际的半导体器件中的衬底的器件区域，所述冗余图形区102对应实际的半导体器件中的衬底的冗余区域。
如图1所示，所述器件图形区101具有至少两个呈阵列排布的器件图形110，每个所述器件图形110包括一个有源区图形111和位于所述有源区图形111上的至少两个栅极图形112。其中，所有的所述栅极图形112在所述有源区图形111上等间距排列。
本实施例中，每个所述有源区图形111均沿第一方向X延伸，用于定义实际的半导体器件中的有源区。每个所述栅极图形112均沿第二方向Y延伸，用于定义实际的半导体器件中的栅极，栅极例如可以为多晶硅栅。
其中，所述栅极图形112的形状以及所述有源区图形111的形状均为长方形。所述栅极图形112与所述有源区图形111部分重叠，且在所述第二方向Y上，所述栅极图形112的端部延伸至所述有源区图形111之外。
继续参考图1所示，冗余图形区102具有至少两个第一冗余图形120以及至少两个第二冗余图形130，所有的所述第一冗余图形120围绕器件图形110排列，所述第二冗余图形130位于所述第一冗余图形120和所述器件图形110之间。通过第二冗余图形130与第一冗余图形120相配合，可增加冗余图形区102的图形密度，从而改善化学机械研磨工艺以及刻蚀工艺的均匀性，如可以改善实际半导体器件的化学机械研磨后的浅沟槽隔离结构（STI）的表面均匀性，以及改善有源区（AA）尺寸的差异性以及栅极尺寸的差异性，并可避免器件间的短路。
本实施例中，相邻的两个第一冗余图形120之间的间距相同，以保证第一冗余图形120均匀分布，从而保证图形密度的均匀性。
如图1所示，所述第一冗余图形120包括与有源区图形111相同的一个第一冗余有源区图形121，即第一冗余有源区图形121的面积与有源区图形111的面积相同，且第一冗余有源区图形121的形状与有源区图形111的形状相同，也就是说，第一冗余有源区图形121的形状也为长方形。如此设置，可以减少冗余图形区102的图形与器件图形区101的图形之间的密度差异。
如图1所示，每个所述第一冗余有源区图形121均沿第一方向X延伸，以使所述第一冗余有源区图形121与所述有源区图形111平行设置，可使冗余图形区102的第一冗余有源区图形121的布局与器件图形区101的有源区图形111的布局类似，由此提高冗余图形区102的图形布局与器件图形区101的图形布局的一致性，减少实际的半导体器件的冗余区域的布局和器件区域的布局之间的差异性。
如图1所示，所述第一冗余图形120还包括位于所述第一冗余有源区图形121上的至少两个与所述栅极图形112相同的第一冗余栅极图形122，即所述第一冗余栅极图形122的面积与所述栅极图形112的面积相同，且所述第一冗余栅极图形122的形状与所述栅极图形112的形状相同，也就是说，第一冗余栅极图形122的形状也为长方形。如此，通过合理的布置第一冗余有源区图形121和第一冗余栅极图形122，可以增加第一冗余栅极图形122的图形密度，减少冗余图形区102的图形与器件图形区101的图形之间的密度差异。
本实施例中，每个所述第一冗余栅极图形122均沿第二方向Y延伸，以使所述第一冗余栅极图形122与所述栅极图形112平行设置。如此设置，可使冗余图形区102的第一冗余栅极图形122的布局与器件图形区101的栅极图形112的布局类似，从而提高冗余图形区102的图形布局与器件图形区101的图形布局的一致性，减少实际的半导体器件的冗余区域的布局和器件区域的布局之间的差异性。
本实施例中，所有的所述第一冗余栅极图形122在所述第一冗余有源区图形121上等间距排列，在满足设计规则的前提下，可按照最小间距来设置相邻的两个第一冗余栅极图形122之间的间距，可以减小相邻的两个第一冗余栅极图形122之间的间距，增加第一冗余栅极图形122的图形密度。
优选的，所有的所述第一冗余栅极图形122之间的间距与所有的所述栅极图形112之间的间距相同，以减少实际半导体器件的冗余区域的布局和器件区域的布局之间的差异性。
如图1所示，所述第一冗余栅极图形122与所述第一冗余有源区图形121部分重叠，且在所述第二方向Y上，所述第一冗余栅极图形122的端部延伸至所述第一冗余有源区图形121之外，以使所述第一冗余栅极图形122和第一冗余有源区图形121之间的相对位置与有源区图形111和栅极图形112之间的相对位置保持一致。
如图1所示，每个所述第二冗余图形130包括一个第二冗余有源区图形131以及位于所述第二冗余有源区图形131上的一个第二冗余栅极图形132，所述第二冗余栅极图形132的投影在所述第二冗余有源区图形131的投影内。
本实施例中，所述第二冗余图形130的面积小于所述第一冗余图形120的面积，即所述第二冗余有源区图形131的面积小于所述第一冗余有源区图形121的面积，以及第二冗余栅极图形132的面积小于所述第一冗余栅极图形122的面积，以使第二冗余图形130可以填充第一冗余图形120与器件图形110之间的空隙。通过第二冗余图形130与第一冗余图形120相配合，可增加冗余图形区102的图形密度，从而增加版图中的图形均匀性，有效改善化学机械研磨工艺以及刻蚀工艺的均匀性，如可以改善实际半导体器件的多晶硅被刻蚀后而形成的栅极尺寸的差异性，并可避免因刻蚀后的多晶硅残留而导致的器件间的短路。
如图1所示，所述第二冗余有源区图形131的形状以及所述第二冗余栅极图形132的形状均为正方形，以使所述第二冗余图形130的面积小于所述第一冗余图形120的面积，有利于第二冗余图形130的填充，从而增加冗余图形区102的密度。
图2是本发明实施例的半导体器件版图结构的形成方法的流程示意图。如图2所示，基于同一发明构思，本发明还提供一种半导体器件版图结构的形成方法，包括：步骤S1：提供半导体器件版图结构，所述半导体器件版图结构包括器件图形区和冗余图形区，所述冗余图形区围绕所述器件图形区设置，所述器件图形区具有至少两个呈阵列排布的器件图形，每个所述器件图形包括一个有源区图形和位于所述有源区图形上的至少两个栅极图形。
步骤S2：在所述冗余图形区填充至少两个第一冗余图形，所有的所述第一冗余图形围绕所述器件图形排列，其中，每个所述第一冗余图形包括与所述有源区图形相同的一个第一冗余有源区图形，以及位于所述第一冗余有源区图形上的至少两个与所述栅极图形相同的第一冗余栅极图形。
步骤S3：根据所述第一冗余图形的图形密度，在所述冗余图形区填充至少两个第二冗余图形，所述第二冗余图形位于所述第一冗余图形和所述器件图形之间，所述第二冗余图形的面积小于所述第一冗余图形的面积，所述第二冗余图形包括一个第二冗余有源区图形以及位于所述第二冗余有源区图形上的一个第二冗余栅极图形，所述第二冗余栅极图形的投影在所述第二冗余有源区图形的投影内。
图3是本发明实施例的半导体器件版图结构的形成方法中形成的半导体器件版图结构示意图；图4是本发明实施例的半导体器件版图结构的形成方法中形成第一冗余图形之后的版图结构示意图。
下文将结合图3~图4对本实施例提供的半导体器件版图结构的形成方法进行更详细的说明。
首先，执行步骤S1，如图3所示，提供半导体器件版图结构，所述半导体器件版图结构包括器件图形区101和冗余图形区102，所述冗余图形区102围绕所述器件图形区101设置，所述器件图形区101具有至少两个呈阵列排布的器件图形110，每个所述器件图形110包括一个有源区图形111和位于所述有源区图形111上的至少两个栅极图形112。其中，半导体器件版图结构可以为电子设计自动化文件格式提供的版图，例如以GDS格式提供的版图。
本实施例中，每个所述有源区图形111均沿第一方向X延伸，用于定义实际的半导体器件中的有源区。每个所述栅极图形112均沿第二方向Y延伸，用于定义实际的半导体器件中的栅极，栅极例如可以为多晶硅栅。
其中，所述栅极图形112的形状以及所述有源区图形111的形状均为长方形，所述栅极图形112与所述有源区图形111部分重叠，且在所述第二方向Y上，所述栅极图形112的端部延伸至所述有源区图形111之外。在实际应用时，可以通过版图填充软件，按照预设的器件图形区101的图形设计规则对器件图形区101进行器件图形110的填充，从而形成至少两个器件图形110。
接着，执行步骤S2，如图4所示，在所述冗余图形区102填充至少两个第一冗余图形120，所有的所述第一冗余图形120围绕所述器件图形110排列，每个所述第一冗余图形120包括与所述有源区图形111相同的一个第一冗余有源区图形121，以及位于所述第一冗余有源区图形121上的至少两个与所述栅极图形112相同的第一冗余栅极图形122。如此，通过合理的布置第一冗余有源区图形121和第一冗余栅极图形122，可以增加第一冗余栅极图形122的图形密度，减少冗余图形区102的图形与器件图形区101的图形之间的密度差异。
本实施例中，由于第一冗余有源区图形121与有源区图形111相同，且第一冗余栅极图形122与栅极图形112相同，可以减少冗余图形区102的图形与器件图形区101的图形之间的密度差异。
如图4所示，所有的所述第一冗余栅极图形122在所述第一冗余有源区图形121上等间距排列，在满足设计规则的前提下，可按照最小间距来设置相邻的两个第一冗余栅极图形122之间的间距，可以减小相邻的两个第一冗余栅极图形122之间的间距，增加第一冗余栅极图形122的图形密度。
优选的，所有的所述第一冗余栅极图形122之间的间距与所有的所述栅极图形112之间的间距相同，以减少实际半导体器件的冗余区域的布局和器件区域的布局之间的差异性。
本实施例中，每个所述有源区图形111与每个所述第一冗余有源区图形121均沿第一方向X延伸，以使所述有源区图形111与所述第一冗余有源区图形121平行设置。如此，可使冗余图形区102的第一冗余有源区图形121的布局与器件图形区101的有源区图形111的布局类似。
本实施例中，每个所述第一冗余栅极图形122均沿第二方向Y延伸，以使所述第一冗余栅极图形122与所述栅极图形112平行设置。如此，可使冗余图形区102的第一冗余栅极图形122的布局与器件图形区101的栅极图形112的布局类似，由此提高冗余图形区102的图形布局与器件图形区101的图形布局的一致性，从而改善实际的半导体器件的冗余区域的布局和器件区域的布局之间的差异性。
此外，如图4所示，所述第一冗余栅极图形122与所述第一冗余有源区图形121部分重叠，且在所述第二方向Y上，所述第一冗余栅极图形122的端部延伸至所述第一冗余有源区图形121之外，以使所述第一冗余栅极图形122和第一冗余有源区图形121之间的相对位置与有源区图形111和栅极图形112之间的相对位置保持一致。
接着，执行步骤S3，继续参考图1所示，根据所述第一冗余图形120的图形密度，在所述冗余图形区102填充至少两个第二冗余图形130，所述第二冗余图形130位于所述第一冗余图形120和所述器件图形110之间。通过第二冗余图形130与第一冗余图形120相配合，可增加冗余图形区102的图形密度，从而改善化学机械研磨工艺以及刻蚀工艺的均匀性，如可以改善实际半导体器件的化学机械研磨后的浅沟槽隔离结构（STI）的表面均匀性，以及改善有源区（AA）尺寸的差异性以及栅极尺寸的差异性，并可避免器件间的短路。
如图1所示，每个所述第二冗余图形130包括一个第二冗余有源区图形131以及位于所述第二冗余有源区图形131上的一个第二冗余栅极图形132，所述第二冗余栅极图形132的投影在所述第二冗余有源区图形131的投影内。
具体的，在冗余图形区102填充第一冗余图形120之后，第一冗余图形120与器件图形110之间存在空隙，通过在第一冗余图形120与器件图形110之间的空隙填充第二冗余图形130，能够增加半导体器件版图结构中的图形密度，从而有效改善化学机械研磨工艺以及刻蚀工艺的均匀性。
本实施例中，所述第二冗余图形130的面积小于所述第一冗余图形120的面积，即所述第二冗余有源区图形131的面积小于所述第一冗余有源区图形121的面积，以及第二冗余栅极图形132的面积小于所述第一冗余栅极图形122的面积，以使第二冗余图形130可以填充第一冗余图形120与器件图形110之间的空隙。通过第二冗余图形130与第一冗余图形120相配合，可增加冗余图形区102的图形密度，从而增加图形均匀性，有效改善化学机械研磨工艺以及刻蚀工艺的均匀性，如可以改善实际半导体器件的多晶硅被刻蚀后而形成的栅极尺寸的差异性，并可避免因刻蚀后的多晶硅残留而导致的器件间的短路。
本实施例中，所述第二冗余有源区图形131的形状以及所述第二冗余栅极图形132的形状均为正方形，以使所述第二冗余图形130的面积小于所述第一冗余图形120的面积，有利于冗余图形区102的图形填充。
此外，本实施例中的半导体器件例如可以为金属氧化物半导体器件（MOS， MetalOxide Semiconductor）。
综上可见，在本发明提供的半导体器件版图结构及其形成方法中，半导体器件版图结构的冗余图形区具有至少两个第一冗余图形和至少两个第二冗余图形，每个第一冗余图形包括与器件图形区的有源区图形相同的一个第一冗余有源区图形，以及位于第一冗余有源区图形上的至少两个与器件图形区的栅极图形相同的第一冗余栅极图形，每个第二冗余图形包括一个第二冗余有源区图形以及位于第二冗余有源区图形上的一个第二冗余栅极图形，第二冗余栅极图形的投影在第二冗余有源区图形的投影内，第二冗余图形的面积小于第一冗余图形的面积，第二冗余图形位于第一冗余图形和器件图形之间，可以填充第一冗余图形与器件图形之间的空隙。如此，通过合理的布置第一冗余有源区图形和第一冗余栅极图形可以增加第一冗余栅极图形的图形密度，减少冗余图形区的图形与器件图形区的图形之间的密度差异，并且，通过第二冗余图形与第一冗余图形相配合，可增加冗余图形区的图形密度，从而改善化学机械研磨工艺以及刻蚀工艺的均匀性，进而改善有源区尺寸以及栅极尺寸的差异性，并避免器件间的短路。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种半导体器件版图结构，其特征在于，包括：器件图形区和围绕所述器件图形区设置的冗余图形区；
所述器件图形区具有至少两个呈阵列排布的器件图形，每个所述器件图形包括一个有源区图形和位于所述有源区图形上的至少两个栅极图形；
所述冗余图形区具有至少两个第一冗余图形以及至少两个第二冗余图形，所有的所述第一冗余图形围绕所述器件图形排列，所述第二冗余图形位于所述第一冗余图形和所述器件图形之间，所述第二冗余图形的面积小于所述第一冗余图形的面积；
每个所述第一冗余图形包括与所述有源区图形相同的一个第一冗余有源区图形，以及位于所述第一冗余有源区图形上的至少两个与所述栅极图形相同的第一冗余栅极图形；每个所述第二冗余图形包括一个第二冗余有源区图形以及位于所述第二冗余有源区图形上的一个第二冗余栅极图形，所述第二冗余栅极图形的投影在所述第二冗余有源区图形的投影内。
2.如权利要求1所述的半导体器件版图结构，其特征在于，所有的所述栅极图形在所述有源区图形上等间距排列，所有的所述第一冗余栅极图形在所述第一冗余有源区图形上等间距排列，且所有的所述第一冗余栅极图形之间的间距与所有的所述栅极图形之间的间距相同。
3.如权利要求2所述的半导体器件版图结构，其特征在于，所述有源区图形的形状、所述第一冗余有源区图形的形状、所述栅极图形的形状以及所述第一冗余栅极图形的形状均为长方形，所述第二冗余有源区图形的形状以及所述第二冗余栅极图形的形状均为正方形。
4.如权利要求2所述的半导体器件版图结构，其特征在于，每个所述有源区图形与每个所述第一冗余有源区图形均沿第一方向延伸，每个所述栅极图形与每个所述第一冗余栅极图形均沿第二方向延伸，且所述有源区图形与所述第一冗余有源区图形平行设置，所述栅极图形与所述第一冗余栅极图形平行设置，其中，所述第一方向与所述第二方向垂直。
5.如权利要求4所述的半导体器件版图结构，其特征在于，所述栅极图形与所述有源区图形部分重叠，且在所述第二方向上所述栅极图形的端部延伸至所述有源区图形之外；所述第一冗余栅极图形与所述第一冗余有源区图形部分重叠，且在所述第二方向上所述第一冗余栅极图形的端部延伸至所述第一冗余有源区图形之外。
6.一种半导体器件版图结构的形成方法，其特征在于，包括：
提供半导体器件版图结构，所述半导体器件版图结构包括器件图形区和冗余图形区，所述冗余图形区围绕所述器件图形区设置，所述器件图形区具有至少两个呈阵列排布的器件图形，每个所述器件图形包括一个有源区图形和位于所述有源区图形上的至少两个栅极图形；
在所述冗余图形区填充至少两个第一冗余图形，所有的所述第一冗余图形围绕所述器件图形排列，其中，每个所述第一冗余图形包括与所述有源区图形相同的一个第一冗余有源区图形，以及位于所述第一冗余有源区图形上的至少两个与所述栅极图形相同的第一冗余栅极图形；以及，
根据所述第一冗余图形的图形密度，在所述冗余图形区填充至少两个第二冗余图形，所述第二冗余图形位于所述第一冗余图形和所述器件图形之间，所述第二冗余图形的面积小于所述第一冗余图形的面积，所述第二冗余图形包括一个第二冗余有源区图形以及位于所述第二冗余有源区图形上的一个第二冗余栅极图形，所述第二冗余栅极图形的投影在所述第二冗余有源区图形的投影内。
7.如权利要求6所述的半导体器件版图结构的形成方法，其特征在于，所有的所述栅极图形在所述有源区图形上等间距排列，所有的所述第一冗余栅极图形在所述第一冗余有源区图形上等间距排列，且所有的所述第一冗余栅极图形之间的间距与所有的所述栅极图形之间的间距相同。
8.如权利要求7所述的半导体器件版图结构的形成方法，其特征在于，所述有源区图形的形状、所述第一冗余有源区图形的形状、所述栅极图形的形状以及所述第一冗余栅极图形的形状均为长方形，所述第二冗余有源区图形的形状以及所述第二冗余栅极图形的形状均为正方形。
9.如权利要求7所述的半导体器件版图结构的形成方法，其特征在于，所述有源区图形与所述第一冗余有源区图形均沿第一方向延伸，所述栅极图形与所述第一冗余栅极图形均沿第二方向延伸，且所述有源区图形与所述第一冗余有源区图形平行设置，所述栅极图形与所述第一冗余栅极图形平行设置，其中，所述第一方向与所述第二方向垂直。
10.如权利要求9所述的半导体器件版图结构的形成方法，其特征在于，所述栅极图形与所述有源区图形部分重叠，且在所述第二方向上所述栅极图形的端部延伸至所述有源区图形之外；所述第一冗余栅极图形与所述第一冗余有源区图形部分重叠，且在所述第二方向上所述第一冗余栅极图形的端部延伸至所述第一冗余有源区图形之外。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210844793.XA CN115000060B (zh) | 2022-07-19 | 2022-07-19 | 半导体器件版图结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210844793.XA CN115000060B (zh) | 2022-07-19 | 2022-07-19 | 半导体器件版图结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115000060A true CN115000060A (zh) | 2022-09-02 |
| CN115000060B CN115000060B (zh) | 2022-10-18 |
Family
ID=83021721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210844793.XA Active CN115000060B (zh) | 2022-07-19 | 2022-07-19 | 半导体器件版图结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115000060B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116432590A (zh) * | 2023-06-13 | 2023-07-14 | 合肥晶合集成电路股份有限公司 | 半导体器件版图结构 |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010004122A1 (en) * | 1999-12-13 | 2001-06-21 | Nec Corporation | Semiconductor device having dummy gates and its manufacturing method |
| US20030146486A1 (en) * | 2002-02-04 | 2003-08-07 | Nec Electronics Corporation | Semiconductor device |
| US20050076320A1 (en) * | 2003-10-02 | 2005-04-07 | Kawasaki Microelectronics, Inc. | Layout structure of semiconductor integrated circuit and method for forming the same |
| JP2007311818A (ja) * | 2007-07-18 | 2007-11-29 | Renesas Technology Corp | 半導体装置 |
| US20110309465A1 (en) * | 2010-06-16 | 2011-12-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Seal ring structure in semiconductor devices |
| CN102543853A (zh) * | 2011-12-31 | 2012-07-04 | 中国科学院微电子研究所 | 冗余金属填充方法和集成电路版图结构 |
| JP2012146845A (ja) * | 2011-01-13 | 2012-08-02 | Jvc Kenwood Corp | ダミーパターンの設計方法 |
| US20170255735A1 (en) * | 2016-03-02 | 2017-09-07 | Samsung Electronics Co., Ltd. | Layout design system, semiconductor device using the layout design system, and fabricating method thereof |
| CN107657115A (zh) * | 2017-09-26 | 2018-02-02 | 上海华力微电子有限公司 | 一种提高cmp形貌的金属冗余图形绘制方法 |
| CN108573858A (zh) * | 2018-05-21 | 2018-09-25 | 上海华力集成电路制造有限公司 | 改善外延生长均匀性的方法 |
| US20190013206A1 (en) * | 2017-07-07 | 2019-01-10 | Samsung Electronics Co., Ltd. | Semiconductor device |
| US11080455B1 (en) * | 2020-07-09 | 2021-08-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout design of integrated circuit with through-substrate via |
-
2022
- 2022-07-19 CN CN202210844793.XA patent/CN115000060B/zh active Active
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010004122A1 (en) * | 1999-12-13 | 2001-06-21 | Nec Corporation | Semiconductor device having dummy gates and its manufacturing method |
| US20030146486A1 (en) * | 2002-02-04 | 2003-08-07 | Nec Electronics Corporation | Semiconductor device |
| US20050076320A1 (en) * | 2003-10-02 | 2005-04-07 | Kawasaki Microelectronics, Inc. | Layout structure of semiconductor integrated circuit and method for forming the same |
| JP2007311818A (ja) * | 2007-07-18 | 2007-11-29 | Renesas Technology Corp | 半導体装置 |
| US20110309465A1 (en) * | 2010-06-16 | 2011-12-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Seal ring structure in semiconductor devices |
| JP2012146845A (ja) * | 2011-01-13 | 2012-08-02 | Jvc Kenwood Corp | ダミーパターンの設計方法 |
| CN102543853A (zh) * | 2011-12-31 | 2012-07-04 | 中国科学院微电子研究所 | 冗余金属填充方法和集成电路版图结构 |
| US20170255735A1 (en) * | 2016-03-02 | 2017-09-07 | Samsung Electronics Co., Ltd. | Layout design system, semiconductor device using the layout design system, and fabricating method thereof |
| US20190013206A1 (en) * | 2017-07-07 | 2019-01-10 | Samsung Electronics Co., Ltd. | Semiconductor device |
| CN107657115A (zh) * | 2017-09-26 | 2018-02-02 | 上海华力微电子有限公司 | 一种提高cmp形貌的金属冗余图形绘制方法 |
| CN108573858A (zh) * | 2018-05-21 | 2018-09-25 | 上海华力集成电路制造有限公司 | 改善外延生长均匀性的方法 |
| US11080455B1 (en) * | 2020-07-09 | 2021-08-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout design of integrated circuit with through-substrate via |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116432590A (zh) * | 2023-06-13 | 2023-07-14 | 合肥晶合集成电路股份有限公司 | 半导体器件版图结构 |
| CN116432590B (zh) * | 2023-06-13 | 2023-08-18 | 合肥晶合集成电路股份有限公司 | 半导体器件版图结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN115000060B (zh) | 2022-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9857677B2 (en) | Dummy patterns | |
| US9570378B2 (en) | Semiconductor device including dummy pattern | |
| CN115000060B (zh) | 半导体器件版图结构及其形成方法 | |
| IE74134B1 (en) | Semiconductor device with dummy features in active layers | |
| US8330248B2 (en) | Semiconductor device, mask for fabrication of semiconductor device, and optical proximity correction method | |
| CN108122267B (zh) | 一种冗余金属的填充方法及装置 | |
| WO2023015663A1 (zh) | 一种虚拟图形填充方法和半导体器件版图 | |
| CN110391133B (zh) | 图案化方法 | |
| CN108132580B (zh) | 去除斜边凸起的方法 | |
| US9524361B2 (en) | Method for decomposing a layout of an integrated circuit | |
| CN110391136B (zh) | 图案化方法 | |
| US6340631B1 (en) | Method for laying out wide metal lines with embedded contacts/vias | |
| CN101587293B (zh) | 用于降低金属栓塞碟化的光罩、孔布局及方法 | |
| US10573725B1 (en) | Semiconductor structure and manufacturing method thereof | |
| CN109445252B (zh) | 离子注入层热点结构opc变换处理方法 | |
| CN116432590B (zh) | 半导体器件版图结构 | |
| CN113192927A (zh) | Pip电容的制作方法 | |
| CN101930966B (zh) | 电路布局结构及缩小集成电路布局的方法 | |
| CN113224000B (zh) | 一种改善小尺寸接触孔工艺窗口的方法 | |
| US11392023B2 (en) | Method of designing a mask and method of manufacturing a semiconductor device using the same | |
| CN113075856B (zh) | 掩膜版图形、掩膜版以及半导体结构的形成方法 | |
| CN113658937B (zh) | 半导体结构、其制作方法、以及制作半导体布局的方法 | |
| US20230069801A1 (en) | Metal Gate Structure of High-Voltage Device and Method for Making the Same | |
| US20230138898A1 (en) | Method of fabricating a semiconductor layout and a semiconductor structure | |
| KR100681679B1 (ko) | 반도체 소자 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |