CN108365011B - 一种基于封装应变技术的应变nmosfet - Google Patents
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- 238000005516 engineering process Methods 0.000 title claims abstract description 34
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 230000002708 enhancing effect Effects 0.000 claims abstract description 7
- 238000012858 packaging process Methods 0.000 claims abstract description 7
- AHKZTVQIVOEVFO-UHFFFAOYSA-N oxide(2-) Chemical compound [O-2] AHKZTVQIVOEVFO-UHFFFAOYSA-N 0.000 claims 2
- 238000000034 method Methods 0.000 abstract description 14
- 230000000694 effects Effects 0.000 abstract description 4
- 238000005452 bending Methods 0.000 description 10
- 150000004767 nitrides Chemical class 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000005538 encapsulation Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
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- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
一种基于封装应变技术的应变NMOSFET，属于半导体技术。本发明包括半导体衬底1，以及位于半导体衬底1上的源极、漏极和栅极3，栅极3与半导体衬底1之间还设置有栅氧化层2，半导体衬底1内位于栅氧化层2下方且邻近栅氧化层2的区域为沟道区8；通过封装应变工艺在应变NMOSFET中的沟道区8内形成平行于应变NMOSFET源漏电流方向的张应力；半导体衬底1上还设置有槽型结构9，槽型结构9位于栅极3外侧且平行于应变NMOSFET源漏电流方向的区域，用于增强沟道区8内的张应力。本发明提供的基于封装应变技术的应变NMOSFET具有增强应力的作用，能在利用晶片封装工艺时引入更大的平行于NMOSFET沟道的张应力，从而有效提升器件性能。
Description
技术领域
本发明涉及半导体技术，特别涉及应变金属氧化物半导体场效应晶体管(MOSFET，metal oxide semiconductor Field-Effect Transistor)，具体为一种基于封装应变技术的应变NMOSFET。
背景技术
在小尺寸的制造工艺下，通过等比例缩小原则来提高硅基MOSFET(金属氧化物半导体场效应晶体管)性能的方法受到越来越多物理、工艺的限制。应变硅(StrainedSilicon，SSi)技术由于能够提升器件沟道载流子迁移率，使得器件性能得以提升而备受关注。对于MOSFET器件，使其沟道区域的Si产生应变的方法有三种：衬底应变，工艺应变和封装应变。其中，封装应变相比前两种方式而言，它可以灵活的将单轴或双轴应变应用于不同沟道长度的器件。同时，对于采用衬底应变或者工艺应变的器件，还可以进一步的采用封装应变，以通过应力叠加来进一步提高器件性能。因此，封装应变技术凭借其低成本、灵活性和模块化的特点，使其在未来的集成电路生产制造中具有很大的吸引力。
目前封装应变技术越来越多的受到业界关注。在芯片的封装过程中，对于NMOSFET器件，通常采用弯曲晶片的方式往NMOSFET沟道区内引入平行于NMOSFET源漏电流方向的张应力。采用封装应变技术引入平行于NMOSFET源漏电流方向的张应力的示意图如图1所示。由于晶片弯曲造成的机械形变引起了Si原子之间的晶格失配，导致晶片上表面的Si原子沿弯曲方向被拉伸而产生张应力，而NMOSFET源漏电流方向与晶片弯曲方向平行，这使得在NMOSFET沟道区形成了平行于NMOSFET源漏电流方向的张应力，提升了沟道载流子的迁移率，但从半导体可靠性方向考虑，晶片所能承受的弯曲程度有限，这导致该方法引入NMOSFET沟道区的平行于NMOSFET源漏电流的张应力很小，无法有效提升NMOSFET的性能。
发明内容
针对以上问题或不足，为解决目前在采用封装应变技术提升NMOSFET器件性能时，由于受到半导体可靠性的限制，晶片所承受的弯曲程度有限，而导致的引入平行于NMOSFET源漏电流方向的张应力很小的问题，本发明提供了一种基于封装应变技术的应变NMOSFET，利用该结构在应用封装应变时使得在晶片弯曲程度相同的情况下引入的平行于NMOSFET源漏电流方向的张应力得到很大程度的增强，使得本发明提供的NMOSFET性能得到有效提升。
本发明的技术方案为：
一种基于封装应变技术的应变NMOSFET，包括半导体衬底1，以及位于所述半导体衬底1上的源极、漏极和栅极3，所述栅极3与所述半导体衬底1之间还设置有栅氧化层2，通过封装应变工艺在所述应变NMOSFET中的沟道区8内形成平行于所述应变NMOSFET源漏电流方向的张应力；
所述半导体衬底1上还设置有槽型结构9，所述槽型结构9位于所述栅极3外侧且平行于所述应变NMOSFET源漏电流方向的区域，用于增强所述沟道区8内的张应力。
具体的，还包括源区5、漏区6和两个轻掺杂漏区7，
所述源区5和一个轻掺杂漏区7并列设置在所述半导体衬底1上表面靠近源极的位置，所述漏区6和另一个轻掺杂漏区7并列设置在所述半导体衬底1上表面靠近漏极的位置，所述沟道区8的沟道方向沿所述源区5到所述漏区6；
所述栅氧化层2设置在所述两个轻掺杂漏区7之间的半导体衬底1的上表面，所述栅极3设置在所述栅氧化层2上；
所述栅极3靠近所述源极和漏极的两侧各设置有一个侧墙4，所述两个侧墙4的下表面分别与所述两个轻掺杂漏区7的上表面接触。
具体的，所述槽型结构9的上表面为矩形，所述槽型结构9靠近所述栅极3的侧壁平行于所述应变NMOSFET源漏电流的方向。
具体的，所述槽型结构9靠近所述栅极3的侧壁到所述栅极3靠近所述槽型结构9的边缘的距离不超过20μm。
具体的，所述槽型结构9的深度不低于所述栅极3的高度。
具体的，所述槽型结构9的截面形状为矩形、梯形或阶梯形，所述梯形或阶梯形的长边位于所述槽型结构9的上表面。
具体的，将所述应变NMOSFET利用封装应变工艺集成在一块晶片上时，多个NMOSFET共用一个槽型结构9。
具体的，所述沟道区8为位于所述栅氧化层2下方的所述半导体衬底1邻近所述栅氧化层2的区域。
本发明的原理为：
对常规结构的NMOSFET器件而言，采用封装应变技术后，由于晶片弯曲造成的机械形变引起了Si原子之间的晶格失配，使得晶片上表面呈现扩张的趋势，导致晶片上表面的Si原子沿弯曲方向被拉伸而产生张应力，而NMOSFET沟道方向与晶片弯曲方向平行，这使得在NMOSFET沟道区形成了平行于源漏电流方向的张应力。
而本发明提出的应变NMOSFET，在利用封装工艺往沟道区8内引入平行于应变NMOSFET源漏电流方向的张应力时，由于在栅极3外侧且平行与应变NMOSFET源漏电流方向的区域制备了一个槽型结构9，从而改变了槽型结构9周围区域原有的几何结构和力学特性，这导致在晶片沿应变NMOSFET源漏电流方向弯曲时，槽型结构9附近的Si原子被进一步拉伸，最终往NMOSFET沟道区域引入了更大的平行于应变NMOSFET源漏电流方向的张应力，从而有效地提升了NMOSFET器件的性能。
本发明的有益效果为：本发明提供的基于封装应变技术的应变NMOSFET具有增强应力的作用，能在利用晶片封装工艺时引入更大的平行于应变NMOSFET源漏电流方向的张应力，从而有效提升器件性能；在晶片弯曲程度相同的情况下，具有本发明结构的NMOSFET性能相比常规NMOSFET性能可以得到有效地提升。
附图说明
图1为现有技术中采用封装应变技术引入平行于NMOSFET源漏电流方向的张应力的示意图。
图2为实施例中在半导体衬底1上淀积氧化层10的剖视图。
图3为实施例中在氧化层10上方淀积氮化层11的剖视图。
图4为实施例中在氮化层11上涂光刻胶12的剖视图。
图5为实施例中刻蚀槽型结构9，并抛光去除光刻胶12、氮化层11和氧化层10后的剖视图。
图6为实施例中本发明提出的一种基于封装应变技术的应变NMOSFET中槽型结构9的截面形状为矩形时的剖视图。
图7为实施例中本发明提出的一种基于封装应变技术的应变NMOSFET在垂直于衬底平面上的剖视图。
图8为实施例中本发明提出的一种基于封装应变技术的应变NMOSFET中槽型结构9的截面形状为梯形时的剖视图。
图9为实施例中本发明提出的一种基于封装应变技术的应变NMOSFET中槽型结构9的截面形状为阶梯形时的剖视图。
图10为实施例中本发明提出的一种基于封装应变技术的应变NMOSFET采用封装应变技术集成时的示意图。
图11为实施例中将本发明提出的NMOSFET采用封装应变技术集成时的整体坐标示意图。
附图标记：1-半导体衬底，2-栅氧化层，3-栅极，4-侧墙，5-源区，6-漏区，7-轻掺杂漏区，8-沟道区，9-槽型结构，10-氧化层，11-氮化层，12-光刻胶。
具体实施方式
下面结合附图及实施例，详细描述本发明的技术方案。
本发明提出的一种基于封装应变技术的应变NMOSFET，在采用封装应变技术时，该结构能够增大由封装工艺引入NMOSFET器件沟道区内平行于该NMOSFET器件源漏电流方向的张应力，使得NMOSFET沟道区的载流子迁移率得到有效提高，最终达到有效提升NMOSFET性能的目的。
本发明提出的一种基于封装应变技术的应变NMOSFET，包括半导体衬底1，以及位于半导体衬底1上的源极、漏极和栅极3，栅极3与半导体衬底1之间还设置有栅氧化层2，位于栅氧化层2下方且邻近栅氧化层2的区域为沟道区8，通过封装应变工艺在沟道区8内形成平行于应变NMOSFET源漏电流方向的张应力；半导体衬底1上还设置有位于栅极3外侧且平行于应变NMOSFET源漏电流方向的区域的槽型结构9，用于增强沟道区8内的张应力；其中为使增强沟道区8内的张应力效果更好，槽型结构9应尽量靠近栅极3。
实施例
如图6和图7所示，本发明还包括源区5、漏区6和两个轻掺杂漏区7，源区5和一个轻掺杂漏区7并列设置在半导体衬底1上表面靠近源极的位置，漏区6和另一个轻掺杂漏区7并列设置在半导体衬底1上表面靠近漏极的位置，沟道区8的沟道方向沿源区5到漏区6；栅氧化层2设置在两个轻掺杂漏区7之间的半导体衬底1的上表面，栅极3设置在栅氧化层2上；栅极3靠近源极和漏极的两侧各设置有一个侧墙4，两个侧墙4的下表面分别与两个轻掺杂漏区7的上表面接触。
槽型结构9的截面形状可以为矩形、梯形或阶梯形，当槽型结构9的截面形状为梯形或阶梯形时，梯形或阶梯形的长边位于槽型结构9的上表面，槽型结构9的截面形状为矩形时的剖视图如图6所示；槽型结构9的截面形状为梯形时的剖视图如图8所示；槽型结构9的截面形状为阶梯形时的剖视图如图9所示。
优选的，槽型结构9的上表面形状为矩形，槽型结构9的上表面为矩形，且槽型结构9靠近栅极3的侧壁平行于应变NMOSFET源漏电流的方向，其中槽型结构9靠近栅极3的侧壁到栅极3靠近槽型结构9的边缘的距离不超过20μm。实际制造时槽型结构9的侧壁并不一定要严格平行于应变NMOSFET源漏电流的方向，稍有偏差也是允许的；通过封装工艺将本发明提供的应变NMOSFET集成在晶片上，使晶片沿平行于应变NMOSFET源漏电流方向的方向发生弯曲形变，在半导体衬底1上表面生成平行于应变NMOSFET源漏电流方向的张应力，利用上述槽型结构造成的应力集中效应提升该应变NMOSFET器件沟道区8内平行于源漏电流方向的张应力，从而提升该应变NMOSFET器件性能。如图10所示，将本发明提供的应变NMOSFET集成在晶片上时，可使得多个应变NMOSFET共用一个槽型结构9。
优选的，槽型结构9的垂直深度应不低于栅极3的高度，这样能够使得在槽型结构9周围的应力得到有效地增强，如果槽型结构9的垂直深度太低将会使得应力增强的效果不显著。
本实施例中的基于封装应变技术的应变NMOSFET的制作方法，包括如下步骤：
步骤1、在已掺杂的半导体衬底1上淀积氧化层10，如图2所示；
步骤2、在氧化层10上方淀积氮化层11，如图3所示，氮化物11的主要作用在于刻蚀槽型结构9时作为刻蚀阻挡层；
步骤3、在氮化层11上方涂一层光刻胶12，所述光刻胶12的刻印图形涂于氮化层11上方除预留的槽型结构9外的地方，如图4所示；
步骤4、刻蚀掉没有光刻胶12保护区域的氮化层11、氧化层10及半导体衬底1从而形成槽型结构9，并去除没有被刻蚀掉的光刻胶12、氮化层11、氧化层10，并进行表面清洗，在半导体衬底1中形成一个槽型结构9，如图5所示；
步骤5、对已形成槽型结构9的半导体衬底1进行离子注入确定两个有源区，两个有源区包括以后的源区5、漏区6及两个轻掺杂漏区7的位置；
步骤6、在两个有源区之间的半导体衬底1上生长栅氧化层2，并在其上淀积栅材料，刻蚀形成栅电极3，再形成栅极3两侧靠近源极和漏极的侧墙4；
步骤7、利用栅自对准工艺对有源区进行两次N型离子注入，分别形成两个轻掺杂漏区7、源区5及漏区6，后续工艺与普通CMOS后续制作工艺相同，制作完成的基于封装应变技术的应变NMOSFET器件如图6所示，如图7所示为图6沿图中虚线的截面图；
步骤8、最后通过封装工艺将应变NMOSFET集成在晶片上，可以先在晶片上刻蚀槽型结构9，再在槽型结构9周围刻蚀NMOSFET的其他结构，一个槽型结构9可对应一个应变NMOSFET，也可对应多个应变NMOSFET；再使晶片沿沟道方向发生弯曲形变，在半导体衬底1引入平行于应变NMOSFET源漏电流方向的张应力，最终在晶片上表面槽型结构9边缘处的沟道区8形成了平行于应变NMOSFET源漏电流方向的张应力，如图10所示。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。
Claims (8)
1.一种基于封装应变技术的应变NMOSFET，包括半导体衬底(1)，以及位于所述半导体衬底(1)上的源极、漏极和栅极(3)，所述栅极(3)与所述半导体衬底(1)之间还设置有栅氧化层(2)，封装过程中在所述应变NMOSFET中的沟道区(8)内形成平行于所述应变NMOSFET源漏电流方向的张应力；
其特征在于，所述半导体衬底(1)上还设置有槽型结构(9)，所述槽型结构(9)位于所述栅极(3)外侧且平行于所述应变NMOSFET源漏电流方向的区域，用于增强所述沟道区(8)内的张应力。
2.根据权利要求1所述的基于封装应变技术的应变NMOSFET，其特征在于，还包括源区(5)、漏区(6)和两个轻掺杂漏区(7)，
所述源区(5)和一个轻掺杂漏区(7)并列设置在所述半导体衬底(1)上表面靠近源极的位置，所述漏区(6)和另一个轻掺杂漏区(7)并列设置在所述半导体衬底(1)上表面靠近漏极的位置，所述沟道区(8)的沟道方向沿所述源区(5)到所述漏区(6)；
所述栅氧化层(2)设置在所述两个轻掺杂漏区(7)之间的半导体衬底(1)的上表面，所述栅极(3)设置在所述栅氧化层(2)上；
所述栅极(3)靠近所述源极和漏极的两侧各设置有一个侧墙(4)，所述两个侧墙(4)的下表面分别与所述两个轻掺杂漏区(7)的上表面接触。
3.根据权利要求1所述的基于封装应变技术的应变NMOSFET，其特征在于，所述槽型结构(9)的上表面为矩形，所述槽型结构(9)靠近所述栅极(3)的侧壁平行于所述应变NMOSFET源漏电流的方向。
4.根据权利要求3所述的基于封装应变技术的应变NMOSFET，其特征在于，所述槽型结构(9)靠近所述栅极(3)的侧壁到所述栅极(3)靠近所述槽型结构(9)的边缘的距离不超过20μm。
5.根据权利要求1所述的基于封装应变技术的应变NMOSFET，其特征在于，所述槽型结构(9)的深度不低于所述栅极(3)的高度。
6.根据权利要求1所述的基于封装应变技术的应变NMOSFET，其特征在于，所述槽型结构(9)的截面形状为矩形、梯形或阶梯形，所述梯形或阶梯形的长边位于所述槽型结构(9)的上表面。
7.根据权利要求1所述的基于封装应变技术的应变NMOSFET，其特征在于，将所述应变NMOSFET集成在一块晶片上时，多个NMOSFET共用一个槽型结构(9)。
8.根据权利要求1所述的基于封装应变技术的应变NMOSFET，其特征在于，所述沟道区(8)为位于所述栅氧化层(2)下方的所述半导体衬底(1)邻近所述栅氧化层(2)的区域。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810224258.8A CN108365011B (zh) | 2018-03-19 | 2018-03-19 | 一种基于封装应变技术的应变nmosfet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810224258.8A CN108365011B (zh) | 2018-03-19 | 2018-03-19 | 一种基于封装应变技术的应变nmosfet |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108365011A CN108365011A (zh) | 2018-08-03 |
| CN108365011B true CN108365011B (zh) | 2021-01-08 |
Family
ID=63000798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810224258.8A Active CN108365011B (zh) | 2018-03-19 | 2018-03-19 | 一种基于封装应变技术的应变nmosfet |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108365011B (zh) |
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| CN103165456A (zh) * | 2011-12-14 | 2013-06-19 | 中国科学院微电子研究所 | 用sti的拐角应力增强mosfet性能 |
| CN104157690A (zh) * | 2014-08-14 | 2014-11-19 | 电子科技大学 | 一种带槽型结构的应变nldmos器件及其制作方法 |
-
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- 2018-03-19 CN CN201810224258.8A patent/CN108365011B/zh active Active
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|---|---|
| CN108365011A (zh) | 2018-08-03 |
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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