CN108364920B - 倒装芯片组件、倒装芯片封装结构及制备方法 - Google Patents

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Abstract

本发明提供了一种倒装芯片组件、倒装芯片封装结构及制备方法，所述倒装芯片组件包括芯片、设置在所述芯片一侧表面上的导电柱及位于所述导电柱背离所述芯片一端的焊料块，所述导电柱包括第一导电柱与第二导电柱，所述第二导电柱在平行于所述芯片的平面上的投影大于所述第一导电柱在平行于所述芯片的平面上的投影，所述第二导电柱上设置有相互间隔的两个或多个所述焊料块。所述倒装芯片组件的制备方法包括在第二导电柱上形成相互间隔的两个或多个焊料块。本发明倒装芯片组件、倒装芯片封装结构及制备方法通过调整焊料块的结构，有效提高芯片表面导电柱与焊料块的高度共面性，提升产品良率。

Description

倒装芯片组件、倒装芯片封装结构及制备方法
技术领域
本发明涉及电子封装技术领域，尤其涉及一种倒装芯片组件、倒装芯片封装结构及制备方法。
背景技术
芯片数据处理能力的提升及芯片封装结构的小型化是半导体技术发展的必然趋势，鉴于芯片集成度不断提高，芯片引线之间的间距不断减少，倒装芯片由于结构更紧凑、性能高、引线短等优点得到业内广泛关注。倒装芯片现多采用铜柱凸块(Cu pillar)及设置在铜柱凸块顶部的一层焊料实现芯片与基板的连接，前述铜柱凸块的结构形态在焊连过程中基本保持不变，相较于传统的焊料凸块，具备更优越的导电性、导热性和结构可靠性。
常见的铜柱凸块多设置呈圆形，但随着导电性、导热性及结构强度与应力需求的提升，现已公开在芯片10＇表面制备具有不同长宽比的条形铜柱凸块20＇（如图1所示）。前述条形铜柱凸块与传统的圆形铜柱凸块的生产及焊接工艺一致，采用回流焊生成焊料帽时，条形铜柱凸块顶部的焊料帽与圆形铜柱凸块顶部的焊料帽的高度会出现差异，且不同形状的条形铜柱凸块顶部相应生成的焊料帽的高度也存在较大差异。这会导致芯片表面凸块的高度共面性（coplanarity）较差，使得倒装芯片封装不良率升高。
鉴于此，有必要提供一种新的倒装芯片组件、倒装芯片封装结构及制备方法。
发明内容
本发明的目的在于提供一种倒装芯片组件、倒装芯片封装结构及制备方法，能够有效提高芯片表面导电柱与焊料块的高度共面性，提升产品良率。
为实现上述发明目的，本发明提供了一种倒装芯片组件，包括芯片、设置在所述芯片一侧表面上的导电柱及位于所述导电柱背离所述芯片一端的焊料块，所述导电柱包括第一导电柱与第二导电柱，所述第二导电柱在平行于所述芯片的平面上的投影大于所述第一导电柱在平行于所述芯片的平面上的投影，所述第二导电柱上设置有相互间隔的两个或多个所述焊料块。
作为本发明的进一步改进，所述第一导电柱背离所述芯片的一端形成有第一端面；所述第二导电柱背离所述芯片的一端形成有条形的第二端面，所述第一端面与第二端面相对所述芯片表面的高度相一致。
作为本发明的进一步改进，所述第二导电柱上的焊料块沿所述第二端面的长度方向呈线性排布。
作为本发明的进一步改进，所述第二导电柱上的相邻焊料块之间的间距相一致。
作为本发明的进一步改进，所述焊料块的规格相一致。
作为本发明的进一步改进，所述导电柱设置为铜柱；所述焊料块主要包括金属锡。
作为本发明的进一步改进，所述焊料块具有第一状态及第二状态，且在第一状态下，所述焊料块在平行于所述芯片的平面上的投影不超出其所述对应的导电柱在平行于所述芯片的平面上的投影。
作为本发明的进一步改进，所述第一状态下的焊料块呈圆柱状，所述第二导电柱上的相邻焊料块具有第一间距；所述第二导电柱上的相邻焊料块在第二状态下具有第二间距，所述第二间距小于第一间距。
本发明还提供一种倒装芯片封装结构，包括基片、如前所述的倒装芯片组件以及绝缘层，所述导电柱与焊料块用以实现所述基片与芯片的电性连接且所述导电柱与焊料块镶埋于所述绝缘层的内部。
本发明还提供一种倒装芯片组件的制备方法，主要包括：
提供芯片，在芯片一侧表面制得第一导电柱与第二导电柱，所述第二导电柱在平行于所述芯片的平面上的投影大于所述第一导电柱在平行于所述芯片的平面上的投影；
在第一导电柱背离芯片的一端表面形成焊料块，在第二导电柱背离芯片的一端表面形成相互间隔的两个或多个焊料块；
加热以使得所述焊料块由第一状态转换至第二状态。
本发明的有益效果是：采用本发明倒装芯片组件通过在第二导电柱背离芯片的一端设置相互间隔的两个或多个所述焊料块，以使得所述第一导电柱与第二导电柱分别对应的焊料块受热熔融时高度变化趋于一致，提高芯片表面导电柱与焊料块的高度共面性，提升产品良率。
附图说明
图1是现有的一种倒装芯片组件的结构示意图；
图2是本发明倒装芯片组件的焊料块处于第一状态时的结构示意图；
图3是图2中倒装芯片组件的焊料块处于第二状态时的结构示意图；
图4是本发明倒装芯片封装结构的结构示意图；
图5是本发明倒装芯片组件的制备方法的主要流程示意图。
具体实施方式
以下将结合附图所示的实施方式对本发明进行详细描述。但该实施方式并不限制本发明，本领域的普通技术人员根据该实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
请参阅图2与图3，本发明提供的倒装芯片组件100包括芯片10、设置在所述芯片10一侧表面上的导电柱20及位于所述导电柱20背离所述芯片10一端的焊料块30。
所述导电柱20包括第一导电柱21与第二导电柱22，所述第二导电柱22在平行于所述芯片10的平面上的投影大于所述第一导电柱21在平行于所述芯片10的平面上的投影。所述第一导电柱21与第二导电柱22均沿垂直于所述芯片10的方向延伸设置，所述第一导电柱21大致呈圆柱状且所述第一导电柱21背离所述芯片10的一端形成有圆形的第一端面211；所述第二导电柱22背离所述芯片10的一端形成有条形的第二端面221，所述第一端面211与第二端面221相对所述芯片10表面的高度相一致。
所述焊料块30具有第一状态及第二状态，所述第一状态对应于焊料块30形成于所述第一端面211或第二端面221时的状态；第二状态对应于所述焊料块30受热变形后的状态。在第一状态下，所述焊料块30呈柱状，且其在平行于所述芯片10的平面上的投影不超出其所述对应的导电柱20在平行于所述芯片10的平面上的投影，对应设置于所述第一端面211与第二端面221上的焊料块30相对所述芯片10表面的高度一致。所述焊料块30自第一状态变换至第二状态的过程中，由于重力及熔融后自身表面张力的作用，所述焊料块30的径向尺寸会有所增大，且高度降低。
所述焊料块30的形貌不同，势必使得相应的焊料块30由第一状态转变为第二状态时的高度变化出现差异。本发明通过在面积较大的所述第二端面221上设置相互间隔的两个或多个所述焊料块30，减小焊料块30自身形貌结构差异，进而使得所述第二导电柱22与第一导电柱21上的焊料块30熔融变形后的高度差异减小。
所述第一状态下，所述第二导电柱22上的相邻焊料块30具有第一间距W1；所述第二状态下，所述第二导电柱22上的相邻焊料块30具有第二间距W2。显然地，所述第二间距W2小于第一间距W1。为使得所述第二导电柱22兼具较佳的电连接性能，所述第二间距W2应尽可能设置减小，甚而为零。当然也可以进一步减小所述第一间距W1，所述第二导电柱22上的相邻焊料块30熔融变形后会相互交接呈一体。
此处，所述导电柱20设置为铜柱；所述焊料块30主要包括金属锡。所述焊料块30的规格一致且设置呈与所述第一导电柱21相对应的圆柱状。所述第一导电柱21上设置有一个所述焊料块30；所述第二导电柱22上设置的两个或多个相互间隔的所述焊料块30沿所述第二端面221的长度方向呈线性排布。除此，所述第二导电柱22上的相邻所述焊料块30之间的间距相一致。
在此，所述焊料块30的尺寸、相邻所述焊料块30之间的间距设置为一致，仅为最大程度使得所述第一端面211、第二端面221上的焊料块30在熔融变形后能达成最佳的高度共面效果。但显然地，在发明的其它实施方式中，所述第二导电柱22上的焊料块30的尺寸以及相邻所述焊料块30之间的间距亦可根据所述第二端面221的实际大小进行合理排布设置。相较于现有技术，也能有效改善焊料块30熔融变形后的高度共面性。
如图4所示，本发明还提供一种倒装芯片封装结构200，包括基片201、绝缘层202及如前所述的倒装芯片组件100。所述导电柱20与焊料块30用以实现所述基片201与芯片100之间的电性连接，且所述导电柱20与焊料块30镶埋于所述绝缘层202的内部以隔绝外部空气、水分的侵蚀。
如图5所示，本发明还提供一种如前所述的倒装芯片组件100的制备方法，主要包括：
提供芯片10，在芯片10一侧表面制得第一导电柱21与第二导电柱22，所述第二导电柱22在平行于所述芯片10的平面上的投影大于所述第一导电柱21在平行于所述芯片20的平面上的投影；
在第一导电柱21背离芯片10的一端表面形成一个焊料块30，在第二导电柱22背离芯片10的一端表面形成相互间隔的两个或多个焊料块30；
加热以使得所述焊料块30由第一状态转换至第二状态，并使得所述焊料块30与第一导电柱21、第二导电柱22紧密相接。
具体地，先在芯片10一侧表面的既定区域溅镀形成金属化层，再通过曝光、电镀工艺在金属化层上制得第一导电柱21与第二导电柱22，所述第一导电柱21与第二导电柱22设置为铜柱；再次通过电镀等方法在第一导电柱21与第二导电柱22上生成锡柱，后经曝光、蚀刻等工艺方法将所述第二导电柱22上方的锡柱分割形成相互间隔设置的两个或多个所述焊料块30。为避免所述焊料块30的意外剥离，此处采用回流焊使得所述焊料块30熔融变形呈帽状，即使得所述焊料块30自第一状态转换至第二状态的同时，增强所述焊料块30与所述第一导电柱21、第二导电柱22的结合强度。
综上所述，本发明倒装芯片组件100及倒装芯片封装结构200通过在第二导电柱22背离芯片10的一端设置相互间隔的两个或多个所述焊料块30，以使得所述第一导电柱21与第二导电柱22分别对应的焊料块30受热熔融时高度变化趋于一致，提高芯片10表面导电柱20与焊料块30的高度共面性，进而提升产品良率，增强产品竞争力。同时，采用本发明制备方法得到的倒装芯片组件100还能有效的保证焊料块30与导电柱20的结合强度，避免焊料块30的意外剥离。
应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。

Claims (6)

1.一种倒装芯片组件，包括芯片、设置在所述芯片一侧表面上的导电柱及位于所述导电柱背离所述芯片一端的焊料块，所述导电柱包括第一导电柱与第二导电柱，所述第二导电柱在平行于所述芯片的平面上的投影大于所述第一导电柱在平行于所述芯片的平面上的投影，其特征在于：所述第一导电柱上设置有一个所述焊料块，所述第一导电柱背离所述芯片的一端形成有第一端面，所述第二导电柱上设置有相互间隔的两个或多个所述焊料块，所述第二导电柱背离所述芯片的一端形成有条形的第二端面，所述第一端面与第二端面相对所述芯片表面的高度相一致，所述焊料块对应设置于所述第一端面与第二端面上；所述焊料块具有第一状态及第二状态，所述焊料块自第一状态变换至第二状态的过程中，所述焊料块的径向尺寸增大且高度降低，所述第一状态下的焊料块呈圆柱状，所述第二导电柱上的相邻焊料块具有第一间距，所述第二导电柱上的相邻焊料块在第二状态下具有第二间距，所述第二间距小于第一间距，或，所述第二导电柱上的相邻焊料块在第二状态下相互交接呈一体；所述导电柱设置为铜柱；所述焊料块主要包括金属锡；所述焊料块的规格相一致。
2.根据权利要求1所述的倒装芯片组件，其特征在于：所述第二导电柱上的焊料块沿所述第二端面的长度方向呈线性排布。
3.根据权利要求1所述的倒装芯片组件，其特征在于：所述第二导电柱上的相邻焊料块之间的间距相一致。
4.根据权利要求1所述的倒装芯片组件，其特征在于：在第一状态下，所述焊料块在平行于所述芯片的平面上的投影不超出其所述对应的导电柱在平行于所述芯片的平面上的投影。
5.一种倒装芯片封装结构，其特征在于：所述封装结构包括基片、如权利要求1-4任一项所述的倒装芯片组件以及绝缘层，所述导电柱与焊料块用以实现所述基片与芯片的电性连接且所述导电柱与焊料块镶埋于所述绝缘层的内部。
6.一种倒装芯片组件的制备方法，其特征在于：
提供芯片，在芯片一侧表面的既定区域溅镀形成金属化层，再通过曝光、电镀工艺在金属化层上制得第一导电柱与第二导电柱，所述第二导电柱在平行于所述芯片的平面上的投影大于所述第一导电柱在平行于所述芯片的平面上的投影，所述第一导电柱背离所述芯片的一端形成有第一端面，所述第二导电柱背离所述芯片的一端形成有条形的第二端面，所述第一端面与第二端面相对所述芯片表面的高度相一致；
在第一导电柱背离芯片的一端表面形成焊料块，在第二导电柱背离芯片的一端表面形成相互间隔的两个或多个焊料块；
加热以使得所述焊料块由第一状态转换至第二状态。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111384017B (zh) * 2018-12-29 2022-10-11 颀中科技（苏州）有限公司 倒装芯片组件、倒装芯片封装结构及制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105118817A (zh) * 2015-09-10 2015-12-02 江阴长电先进封装有限公司 一种低成本的硅基模块的封装结构及其封装方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102569099B (zh) * 2010-12-28 2014-12-10 万国半导体(开曼)股份有限公司 一种倒装芯片的封装方法
CN102543908A (zh) * 2012-01-05 2012-07-04 三星半导体(中国)研究开发有限公司 倒装芯片封装件及其制造方法
US9128125B2 (en) * 2012-06-14 2015-09-08 Micrel, Inc. Current sensing using a metal-on-passivation layer on an integrated circuit die
CN104576907B (zh) * 2014-12-18 2017-10-24 上海大学 倒装led芯片封装结构
CN204927275U (zh) * 2015-09-10 2015-12-30 江阴长电先进封装有限公司 一种低成本的硅基模块的封装结构

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105118817A (zh) * 2015-09-10 2015-12-02 江阴长电先进封装有限公司 一种低成本的硅基模块的封装结构及其封装方法

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