CN108345344A - 一种具有电阻补偿的带隙基准电路 - Google Patents

一种具有电阻补偿的带隙基准电路 Download PDF

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CN108345344A CN201810384734.2A CN201810384734A CN108345344A CN 108345344 A CN108345344 A CN 108345344A CN 201810384734 A CN201810384734 A CN 201810384734A CN 108345344 A CN108345344 A CN 108345344A
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Abstract

本发明涉及一种基于CMOS工艺的具有电阻补偿的带隙基准电路，属于模拟集成电路领域，具体涉及一种具有电阻补偿的带隙基准电路。本发明包括：带隙基准核心电路和补偿电流产生电路，其中补偿电流产生电路包括电流乘法器电路、IPTAT产生电路、IPTAT 2产生电路、IPTAT 4产生电路和Iout产生电路。本发明通过电路的巧妙转换，而无需采用多种工艺制造，在原理上使用类似电阻补偿方式进行补偿，但是实现并不需要真实电阻，从工艺的角度相比其他采用多种工艺的电阻补偿方式大大减少加工成本，解决了电阻对工艺的依赖性问题。并且本发明采用一种电阻方式进行补偿，大大提高了带隙基准的温度系数特性。

Description

一种具有电阻补偿的带隙基准电路
技术领域
本发明涉及一种基于CMOS工艺的具有电阻补偿的带隙基准电路，属于模拟集成电路领域，具体涉及一种具有电阻补偿的带隙基准电路。
背景技术
近几年来，我国集成电路的发展迅速，带隙基准电路作为电路系统极其重要的模块，经常被广泛应用在模拟、数字以及数模混合系统中。电路系统中依靠带隙基准电路能产生一个稳定的电压源作为基准电压，供给其他电路模块作为稳定的参考电压使用。因此，为了满足当今高性能的集成电路发展，对电源电压的要求也是日益苛刻。例如，要求带隙基准电路具备高输出精度，高电源抑制比以及输出电压稳定(不随温度、工艺等条件变化)。高性能、低温漂的带隙基准电路是设计的关键，性能好坏直接影响整个系统的精度。传统的带隙基准产生电路通常包括启动电路、电流产生电路、电流镜电路及基准电压产生电路，然而，传统的电阻补偿方式，对于电阻工艺要求比较高，不同的电阻工艺对带隙基准电路性能影响非常大，从而直接影响到整个电路系统。加之，传统的电阻补偿方式严重制约着带隙基准电路的可移植性。而且面积很大，带来很大的经济成本，不能满足电路的小型集成化。为了解决上述技术瓶颈，本发明专利只是通过电路的巧妙转换，而无需采用多种工艺制造，在原理上使用类似电阻补偿方式进行补偿，但是实现并不需要真实电阻，从工艺的角度相比其他采用多种工艺的电阻补偿方式大大减少加工成本。因此解决电阻对工艺的依赖性问题，并且本发明采用一种电阻方式进行补偿，大大提高了带隙基准的温度系数特性。
发明内容
考虑到现有技术中的一个或多个问题，本发明提供了一种具有电阻补偿的带隙基准电路，包括：带隙基准核心电路，用于产生一阶补偿的基准电压；补偿电流产生电路，用于产生带隙基准核心电路的补偿电流，在中间温度区域电流值较大，在高温和低温段电流值较小。补偿电流产生电路，包括：电流乘法器电路、IPTAT产生电路、IPTAT 2产生电路、IPTAT 4产生电路和Iout产生电路，其中，所述电流乘法器电路，用于产生带隙基准核心电路的补偿电流Iy；所述IPTAT产生电路,用于产生IPTAT电流；所述IPTAT 2产生电路用于产生IPTAT 2电流；所述IPTAT 4产生电路由两个结构相同的IPTAT 2产生电路组成，用于产生带隙基准核心电路的IPTAT 4电流；所述Iout产生电路用于产生Iout电流。
带隙基准核心电路包括：
第一晶体管M1，具有源极、栅极和漏极，其源极耦接至直流电源输入端VDD；
第二晶体管M2，具有源极、栅极和漏极，其源极耦接至直流电源输入端VDD，其栅极耦接至第一晶体管M1的栅极；
第三晶体管M3，具有源极、栅极和漏极，其源极耦接至直流电源输入端VDD，其栅极耦接至第一晶体管M1的栅极；
第一电阻R1，具有第一端和第二端，其第一端耦接至第一晶体管M1的漏极，其第二端耦接至接地端GND；
第一NPN双极型晶体管Q1，具有发射极、集电极和基极，其集电极耦接至第一晶体管M1的漏极，其发射极耦接至接地端GND；
第二NPN双极型晶体管Q2，具有发射极、集电极和基极，其集电极耦接至第一晶体管M1的漏极，其发射极耦接至接地端GND；
第二电阻R2，具有第一端和第二端，其第一端耦接至第二晶体管M2的漏极，其第二端耦接至第二NPN双极型晶体管Q2的集电极；
第一运算放大器OP1，具有反相输入端、正相输入端和输出端，其反相输入端耦接至第一晶体管M1的漏极、第一电阻R1的第一端以及第一NPN双极型晶体管Q1的集电极，其正相输入端耦接至第二晶体管M2的漏极、第二电阻R2的第一端，其输出端耦接至第一晶体管M1的栅极；
第三电阻R3，具有第一端和第二端，其第一端耦接至第一运算放大器OP1的正相输入端以及第二电阻R2的第一端，其第二端耦接至接地端GND；以及
第四电阻R4，具有第一端和第二端，其第一端耦接至第三晶体管M3的漏极，其第二端耦接至接地端GND；
所述第一晶体管M1、所诉第二晶体管M2和所述第三晶体管M3为PMOS晶体管；
所述第一电阻R1的阻值和所述第三电阻R3的阻值相等。
IPTAT 4产生电路，包括：
第四晶体管M4，具有源极、栅极和漏极，其栅极耦接至第五晶体管M5的栅极和第四晶体管M4的漏极；
第五晶体管M5，具有源极、栅极和漏极，其源极耦接至第六晶体管M6的漏极；
第六晶体管M6，具有源极、栅极和漏极，其源极耦接至直流电源输入端VDD和第七晶体管M7的源极，其栅极耦接至第七晶体管M7的栅极，其漏极耦接至第五晶体管M5的源极；
第七晶体管M7，具有源极、栅极和漏极，其源极耦接至直流电源输入端VDD和第六晶体管M6的源极，其栅极耦接至第六晶体管M6的栅极和第六晶体管M6的漏极，其漏极耦接至第四晶体管M4的源极；
第八晶体管M8，具有源极、栅极和漏极，其源极耦接至第五晶体管M5的漏极、第六晶体管M6的漏极，其栅极耦接至第八晶体管M8的漏极和第九晶体管M9的栅极；
第九晶体管M9，具有源极、栅极和漏极，其源极耦接至第七晶体管M7的漏极和第四晶体管M4的源极；
第十晶体管M10，具有源极、栅极和漏极，其源极耦接至接地端GND，其漏极耦接至第十晶体管M10的栅极，其栅极耦接至第十一晶体管M11的栅极；
第十一晶体管M11，具有源极、栅极和漏极，其源极耦接至接地端GND，其漏极耦接至第四晶体管M4的漏极和第五晶体管M5的栅极；
第十二晶体管M12，具有源极、栅极和漏极，其源极耦接至接地端GND，其栅极耦接至第十一晶体管M11的栅极，其漏极耦接至第八晶体管M8的漏极和第九晶体管M9的栅极；
第十三晶体管M13，具有源极、栅极和漏极，其源极耦接至接地端GND，其栅极耦接至第十二晶体管M12的栅极，其漏极耦接至第五晶体管M5的漏极和第九晶体管M9的漏极；
第十四晶体管M14，具有源极、栅极和漏极，其源极耦接至接地端GND，其漏极耦接至第十三晶体管M13的漏极，其栅极耦接至第十四晶体管M14的漏极；
第十五晶体管M15，具有源极、栅极和漏极，其源极耦接至接地端GND，其栅极耦接至第五晶体管M5的漏极、第九晶体管M9的漏极和第十四晶体管M14的栅极；
第十六晶体管M16，具有源极、栅极和漏极，其源极耦接至电源输入端，其栅极耦接至第十六晶体管M16的漏极，其漏极耦接至第十五晶体管M15的漏极；
第十七晶体管M17，具有源极、栅极和漏极，其源极耦接至电源输入端，其栅极耦接至第十五晶体管M15的漏极、第十六晶体管M16的漏极和第十六晶体管M16的栅极；
第十八晶体管M18，具有源极、栅极和漏极，其源极耦接至第十七晶体管M17的漏极，其栅极耦接至第十八晶体管M18的漏极；
第十九晶体管M19，具有源极、栅极和漏极，其源极耦接至第十六晶体管M16的漏极，其栅极耦接至第十八晶体管M18的栅极；
第二十晶体管M20，具有源极、栅极和漏极，其源极耦接至第十六晶体管M16的漏极和第十九晶体管M19的源极，其栅极耦接至第二十晶体管M20的漏极；
第二十一晶体管M21，具有源极、栅极和漏极，其源极耦接至第十七晶体管M17的漏极和第十八晶体管M18的源极，其栅极耦接至第二十晶体管M20的栅极和第二十晶体管M20的漏极；
第二十二晶体管M22，具有源极、栅极和漏极，其源极耦接至接地端GND，其漏极耦接至第二十二晶体管M22的栅极；
第二十三晶体管M23，具有源极、栅极和漏极，其源极耦接至接地端GND，其漏极耦接至第十八晶体管M18的漏极和第十九晶体管M19的栅极，其栅极耦接至第二十二晶体管M22的栅极；
第二十四晶体管M24，具有源极、栅极和漏极，其源极耦接至接地端GND，其漏极耦接至第二十晶体管M20的漏极和第二十一晶体管M21的栅极，其栅极耦接至第二十三晶体管M23的栅极；
第二十五晶体管M25，具有源极、栅极和漏极，其源极耦接至接地端GND，其漏极耦接至第十九晶体管M19的漏极和第二十一晶体管M21的漏极，其栅极耦接至第二十四晶体管M24的栅极；
第二十六晶体管M26，具有源极、栅极和漏极，其源极耦接至接地端GND，其漏极耦接至第二十五晶体管M25的漏极，其栅极耦接至第二十五晶体管M25的漏极；以及
第二十七晶体管M27，具有源极、栅极和漏极，其源极耦接至接地端GND，其栅极耦接至第二十六晶体管M26的栅极和第二十六晶体管M26的漏极。
所述电流乘法器电路包括：
第二十八晶体管M28，具有源极、栅极和漏极，其源极耦接至直流电源输入端VDD，其栅极耦接至第二十八晶体管M28的漏极，其漏极耦接至第二十七晶体管M27的漏极；
第二十九晶体管M29，具有源极、栅极和漏极，其源极耦接至直流电源输入端VDD，其栅极耦接至第二十九晶体管M29的漏极，其漏极耦接至第二十八晶体管M28的漏极和第二十八晶体管M28的栅极；
第三十晶体管M30，具有源极、栅极和漏极，其源极耦接至直流电源输入端VDD，其栅极耦接至第二十九晶体管M29的漏极和第二十九晶体管M29的栅极；
第三十一晶体管M31，具有源极、栅极和漏极，其源极耦接至直流电源输入端VDD，其栅极耦接至第三十晶体管M30的栅极，其漏极耦接至第三十晶体管M30的漏极；
第三十二晶体管M32，具有源极、栅极和漏极，其源极耦接至直流电源输入端VDD，其栅极耦接至第三十一晶体管M31的栅极；
第三十三晶体管M33，具有源极、栅极和漏极，其源极耦接至直流电源输入端VDD，其栅极耦接至第三十一晶体管M31的栅极和第三十二晶体管M32的栅极，其漏极耦接至第三十二晶体管M32的漏极；
第三十四晶体管M34，具有源极、栅极和漏极，其源极耦接至直流电源输入端VDD，其栅极耦接至第三十三晶体管M33的栅极；
第三十五晶体管M35，具有源极、栅极和漏极，其源极耦接至直流电源输入端VDD，其漏极耦接至第三十四晶体管M34的漏极；
第三十六晶体管M36，具有源极、栅极和漏极，其源极耦接至直流电源输入端VDD，其栅极耦接至第三十五晶体管M35的栅极；
第三十七晶体管M37，具有源极、栅极和漏极，其源极耦接至直流电源输入端VDD，其栅极耦接至第三十六晶体管M36的栅极，其漏极耦接至第三十六晶体管M36的漏极；
第三十八晶体管M38，具有源极、栅极和漏极，其源极耦接至直流电源输入端VDD，其栅极耦接至第三十七晶体管M37的栅极；
第三十九晶体管M39，具有源极、栅极和漏极，其源极耦接至直流电源输入端VDD，其栅极耦接至第三十七晶体管M37的栅极和第三十八晶体管M38的栅极，其漏极耦接至第三十八晶体管M38的漏极；
第四十晶体管M40，具有源极、栅极和漏极，其源极耦接至直流电源输入端VDD，其栅极耦接至第三十九晶体管M39的栅极，其漏极耦接至第四十晶体管M40的栅极；
第四十一晶体管M41，具有源极、栅极和漏极，其源极耦接至直流电源输入端VDD，其栅极耦接至第四十晶体管M40的栅极，其漏极耦接至第四十晶体管M40的漏极和第四十一晶体管M41的栅极；
第四十二晶体管M42，具有源极、栅极和漏极，其漏极耦接至第三十二晶体管M32的漏极和第三十三晶体管M33的漏极，其栅极耦接至第四十二晶体管M42的漏极；
第四十三晶体管M43，具有源极、栅极和漏极，其漏极耦接至第二十七晶体管M27的漏极、第三十四晶体管M34的漏极和第三十五晶体管M35的漏极，其栅极耦接至第四十二晶体管M42的栅极，其源极耦接至第三十晶体管M30的漏极和第三十一晶体管M31的漏极；
第四十四晶体管M44，具有源极、栅极和漏极，其漏极耦接至第三十六晶体管M36的漏极和第三十七晶体管M37的漏极，其栅极耦接至第四十四晶体管M44的漏极，其源极耦接至第三十晶体管M30的漏极、第三十一晶体管M31的漏极和第四十三晶体管M43的源极；
第四十五晶体管M45，具有源极、栅极和漏极，其栅极耦接至第四十四晶体管M44的栅极，其源极耦接至第四十二晶体管M42的源极；
第四十六晶体管M46，具有源极、栅极和漏极，其源极耦接至接地端GND，其栅极耦接至第三十四晶体管M34的漏极、第三十五晶体管M35的漏极和第四十三晶体管M43的漏极，其漏极耦接至第四十五晶体管M45的漏极；
第四十七晶体管M47，具有源极、栅极和漏极，其源极耦接至接地端GND，其栅极耦接至第四十六晶体管M46的栅极；
第四十八晶体管M48，具有源极、栅极和漏极，其源极耦接至接地端GND，其漏极耦接至第四十二晶体管M42的源极和第四十五晶体管M45的源极，其栅极耦接至第三十八晶体管M38的漏极和第三十九晶体管M39的漏极；
第四十九晶体管M49，具有源极、栅极和漏极，其源极耦接至接地端GND，其栅极耦接至第四十八晶体管M48的栅极，其漏极耦接至第四十四晶体管M44的源极。
所述的Iout产生电路，包括：
第五十晶体管M50，具有源极、栅极和漏极，其源极耦接至直流电源输入端VDD；
第五十一晶体管M51，具有源极、栅极和漏极，其源极耦接至直流电源输入端VDD，其栅极耦接至第五十晶体管M50的栅极，其漏极耦接至第五十一晶体管M51的栅极；
第五十二晶体管M52，具有源极、栅极和漏极，其源极耦接至直流电源输入端VDD，其栅极耦接至第五十一晶体管M51的栅极；
第五十三晶体管M53，具有源极、栅极和漏极，其漏极耦接至第五十一晶体管M51的栅极和第五十二晶体管M52的栅极，其栅极耦接至第五十三晶体管M53的漏极，其源极耦接至第五十二晶体管M52的漏极；
第五十四晶体管M54，具有源极、栅极和漏极，其漏极耦接至第四十七晶体管M47的漏极，其源极耦接至接地端GND，其栅极耦接至第五十晶体管M50的漏极；
第五十五晶体管M55，具有源极、栅极和漏极，其漏极耦接至第五十一晶体管M51的漏极、第五十三晶体管M53的漏极和第五十三晶体管M53的栅极，其栅极耦接至第五十二晶体管M52的漏极和第五十三晶体管M53的源极；
第五十六晶体管M56，具有源极、栅极和漏极，其源极耦接至接地端GND，其栅极耦接至第五十五晶体管M55的栅极，其漏极耦接至第五十二晶体管M52的漏极和第五十三晶体管M53的源极；
第五电阻R5，具有第一端和第二端，其第一端耦接至第五十晶体管M50的漏极和第五十四晶体管M54的栅极，其第二端耦接至接地端GND；以及
第六电阻R6，具有第一端和第二端，其第一端耦接至第五十五晶体管M55的源极，其第二端耦接至接地端GND。
IPTAT产生电路，包括；
第五十七晶体管M57，具有源极、栅极和漏极，其源极耦接至直流电源输入端VDD；
第五十八晶体管M58，具有源极、栅极和漏极，其源极耦接至直流电流输入端，其栅极耦接至第五十七晶体管M57的栅极；
第五十九晶体管M59，具有源极、栅极和漏极，其源极耦接至直流电流输入端，其栅极耦接至第五十八晶体管M58的栅极，其漏极耦接至第五晶体管M5的漏极；
第二运算放大器OP2，具有正相输入端、反相输入端和输出端，其正相输入端耦接至第五十八晶体管M58的漏极，其反相输入端耦接至第五十七晶体管M57的漏极，其输出端耦接至第五十八晶体管M58的栅极和第五十九晶体管M59的栅极；
第一PNP双极型晶体管Q3，具有发射极、基极和集电极，其发射极耦接至第五十七晶体管M57的漏极和第二运算放大器OP2的反相输入端，其基极耦接至接地端GND，其集电极耦接至接地端GND；
第二PNP双极型晶体管Q4，具有发射极、基极和集电极，其基极耦接至接地端GND，其集电极耦接至接地端GND；以及
第七电阻R7，具有第一端和第二端，其第一端耦接至运算放大器的正相输入端和第五十八晶体管M58的漏极，其第二端耦接至第二PNP双极型晶体管Q4的发射极。
IPTAT 4产生电路，其中：
所述第四晶体管M4、所述第五晶体管M5、所述第六晶体管M6、所述第七晶体管M7、所述第八晶体管M8和所述第九晶体管M9为PMOS晶体管；
所述第十晶体管M10、所述第十一晶体管M11、所述第十二晶体管M12、所述第十三晶体管M13、所述第十四晶体管M14和所述第十五晶体管M15为NMOS晶体管；
其中，所述第四晶体管M4、所述第五晶体管M5、所述第六晶体管M6、所述第七晶体管M7、所述第八晶体管M8、所述第九晶体管M9、第十晶体管M10、所述第十一晶体管M11、所述第十二晶体管M12、所述第十三晶体管M13、所述第十四晶体管M14和所述第十五晶体管M15构成IPTAT 2产生电路；
所述第十六晶体管M16、所述第十七晶体管M17、所述第十八晶体管M18、所述第十九晶体管M19、所述第二十晶体管M20和所述第二十一晶体管M21为PMOS晶体管；
所述第二十二晶体管M22、所述第二十三晶体管M23、所述第二十四晶体管M24、所述第二十五晶体管M25、所述第二十六晶体管M26和所述第二十七晶体管M27为NMOS晶体管；
其中，所述第十六晶体管M16、所述第十七晶体管M17、所述第十八晶体管M18、所述第十九晶体管M19、所述第二十晶体管M20、所述第二十一晶体管M21、所述第二十二晶体管M22、所述第二十三晶体管M23、所述第二十四晶体管M24、所述第二十五晶体管M25、所述第二十六晶体管M26和所述第二十七晶体管M27构成另一个结构完全相同的IPTAT 2产生电路；
所述第二十七晶体管M27的漏极流出电流为IPTAT 4，与电流乘法器中第四十一晶体管M41的漏极相连；
其中所述第十晶体管M10与偏置电流Ib相连，所述第二十二晶体管M22与偏置电流Ib相连。
电流乘法器电路，其中：
所述第二十八晶体管M28、所述第二十九晶体管M29、所述第三十晶体管M30、所述第三十一晶体管M31、所述第三十二晶体管M32、所述第三十三晶体管M33、所述第三十四晶体管M34、所述第三十五晶体管M35、所述第三十六晶体管M36、所述第三十七晶体管M37、所述第三十八晶体管M38、所述第三十九晶体管M39、所述第四十晶体管M40、所述第四十一晶体管M41、所述第四十六晶体管M46和所述第四十七晶体管M47为PMOS晶体管；
所述第四十二晶体管M42、所述第四十三晶体管M43、所述第四十四晶体管M44、所述第四十五晶体管M45、所述第四十八晶体管M48和所述第四十九晶体管M49为NMOS晶体管。
所述第二十八晶体管M28流出补偿电流Iy，接入带隙基准核心电路；
所述第四十七晶体管M47的源极，耦接至Iout产生电路中第五十四晶体管的漏极。
Iout产生电路，其中：
所诉第五十晶体管M50、所述第五十一晶体管M51和所述第五十二晶体管M52为PMOS晶体管；
所述第五十三晶体管M53、所述第五十四晶体管M54、所述第五十五晶体管M55和所述第五十六晶体管M56为NMOS晶体管。
所述第五十四晶体管M54漏极流出的电流为Iout并与电流乘法器电路中的第四十七晶体管M47的源极相连。
Iout产生电路，上电时利用电源输入端高电压打开第五十五晶体管M55，从而使电路进入工作状态，然后第五十五晶体管M55自行关断开，完成电路启动，避免电路在上电后进入简并状态，完成启动后，该电路自动断开，从而降低电路功耗。
IPTAT产生电路，其中：
所述第五十七晶体管M57、所述第五十八晶体管M58和第五十九晶体管M59为PMOS晶体管；
所述第五十九晶体管M59漏极流出的电流为IPTAT并与IPTAT 4产生电路的第五晶体管M5的漏极相连。
本发明所提供的电阻补偿带隙基准电路具有以下有益效果：
电阻补偿补偿电路用到放大器、MOS管、电阻、PNP管，而且电阻R1、R3、R4不需要绝对精确，只需要保证它们的比例精确即可，对工艺稳定性要求低。
对于电压叠加仅通过一个电阻就可以实现，不需要额外的电流镜，而且该电阻属于有一阶补偿基准电路输出电阻的一部分，整个电路使用同一类型电阻，减少掩模板数量，最大程度节约设计成本。
附图说明
下面将参考附图详细说明本发明的具体实施方式，其中相同的附图标记表示相同的部件或特征。
图1示出传统带隙基准电路的示意图；
图2示出根据本发明一个实施例的电阻补偿的带隙基准的电路结构图；
图3示出根据本发明一个实施例的带隙基准核心电路原理图；
图4示出根据本发明一个实施例的补偿电流产生电路原理图，包括图4-1IPTAT 4产生电路、图4-2电流乘法器电路、图4-3IPTAT产生电路；
图5示出根据本发明一个实施例的Iout产生电路原理图。
具体实施方式
在下文的特定实施例代表本发明的示例性实施例，并且本质上仅为示例说明而非限制。在以下描述中，为了提供对本发明的透彻理解，阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是：这些特定细节对于本发明而言不是必需的。在其他实例中，为了避免混淆本发明，未具体描述公知的电路、材料或方法。
在说明书中，提及“一个实施例”或者“实施例”意味着结合该实施例所描述的特定特征、结构或者特性包括在本发明的至少一个实施例中。术语“在一个实施例中”在说明书中各个位置出现并不全部涉及相同的实施例，也不是相互排除其他实施例或者可变实施例。本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。此外，本领域普通技术人员应当理解，在此提供的示图都是为了说明的目的，并且示图不一定是按比例绘制的。应当理解，当称“元件”“连接到”或“耦接”到另一元件时，它可以是直接连接或耦接到另一元件或者可以存在中间元件。相反，当称元件“直接连接到”或“直接耦接到”另一元件时，不存在中间元件。相同的附图标记指示相同的元件。当称“元件”“接收”某一信号时，可以使直接接收，也可以通过开关、电阻、电平位移器、信号处理单元等接收。这里使用的术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。
一种具有电阻补偿的带隙基准电路，包括：
带隙基准核心电路，用于产生一阶补偿的基准电压；
补偿电流产生电路，用于产生带隙基准电路的补偿电流，包括：电流乘法器电路、IPTAT产生电路、IPTAT 2产生电路、IPTAT 4产生电路和Iout产生电路，其中，所述电流乘法器电路，用于产生带隙基准核心电路的补偿电流Iy；所述IPTAT产生电路,用于产生IPTAT电流；所述IPTAT 2产生电路用于产生IPTAT 2电流；所述IPTAT 4产生电路由两个结构相同的IPTAT 2产生电路组成，用于产生带隙基准核心电路的IPTAT 4电流；所述Iout产生电路用于产生Iout电流。
本发明的基本思想是：传统的一阶补偿带隙基准电路中，其输出曲线可近似为一个开口向下的抛物曲线，因此要实现对其进行补偿，则需要反方向变化的电压曲线与其进行叠加，从而实现高阶补偿。通过电流作用在电阻上产生电压，则可以实现该补偿。因此本发明的核心就是补偿电流的的产生。
由于PN结的正向电压具有负温度系数特性，所以双极型晶体的基极—发射极电压具有负温系数特性，当VBE≈750mV，T＝300K时
如果两个双极型晶体管工作在不相等的电流密度下，它们的基极—发射极电压的差值与绝对温度成正比，即ΔVBE＝VTlnN(N为两个同样的晶体管的集电极电流之比)，利用以上两个正负温度系数的电压理论上可以得到一个与温度无关的基准电压。
图1示出传统带隙基准电路的示意图，是传统一阶温度补偿的带隙基准源，M1、M2和M3为镜像MOS管，可以精确的复制电流；OP为误差放大器，高电压增益保证了运放的正输入端和负输入端两点的电压相等；Q2由N个同样的Q1并联而成；同时在Q1和Q2两边各并联一个R1电阻(阻值相同)。因此有以下关系：
△VBE＝VBEQ1-VBEQ2＝VTlnN (1)
Vref＝Vref1+Vref2 (2)
由上式可知其受温度影响，随温度呈非线性变化，该高阶项因子影响带隙基准电路的温度系数特性。因此传统带隙基准电路不能输出理想的、不受温度影响的电压值；只能做到一阶温度系数补偿，但很难以进行高阶温度系数的补偿；其温度系数一般在20到100ppm/℃，数值比较大，难以满足高精度设计要求，因此需要在此基础上，对输出进行高阶补偿。
图2示出根据本发明一个实施例的系统结构图，包括电流乘法器电路、传统带隙基准电路、IOUT产生电路、IPTAT 4产生电路、IPTAT 2产生电路和IPTAT产生电路。
基于传统带隙基准电路，图3示出根据本发明一个实施例的带隙基准核心电路原理图。
带隙基准核心电路包括：
第一晶体管M1、第二晶体管M2、第三晶体管M3、第一电阻R1、第一NPN双极型晶体管Q1、第二NPN双极型晶体管Q2、第二电阻R2、第一运算放大器OP1、第三电阻R3、第四电阻R4。
所述第一晶体管M1、所诉第二晶体管M2和所述第三晶体管M3为PMOS晶体管；
所述第一电阻R1的阻值和所述第三电阻R3的阻值相等。
其中误差放大器采用两级级联结构，其输入级高度对称，从而减小输入失调电压引起的误差。电阻类型和补偿电阻类型相同，考虑到电阻匹配性，取相同单位电阻。考虑到版图绘制时的晶体管匹配，第一NPN双极型晶体管Q1和第二NPN双极型晶体管Q2的个数之比为1:8，版图中晶体管阵列为3×3，第一NPN双极型晶体管Q1位于阵列中央，第二NPN双极型晶体管Q2环绕第一NPN双极型晶体管Q1放置。其中Iy为补偿电流，由PTAT电路产生，通过电流倍乘电路得到。由以下关系可知：
由该式可知，该部分是受温度影响，随温度呈非线性变化，该高阶项因子影响带隙基准电路的温度系数特性。对其进行泰勒展开可得到：
Vref2＝-(K+b1T+b2T2+b3T3+…+bnTn+…) (6)
由电阻的特性可知：
R(V)＝Rsheet(1+VCR1(T-Tr)+VCR2(T-Tr)2+…+VCRn(T-Tn)…)) (7)
IxR＝(K+a1T+a2T2+a3T3+…+anTn+…) (9)
Vref＝Vref1+Vref2+IxR (10)
由上述公式可知，高阶项可以通过IxR得到小的消减，进而进一步提高电路温度系数特性。
图4示出根据本发明一个实施例的补偿电流产生电路原理图，与图3为本发明提供的具有电阻补偿的带隙基准电路的具体实施方案。
图4_1示出根据本发明一个实施例的电流产生电路，通过两个单元电路叠加，从而产生电流。
IPTAT 4产生电路，包括：
第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20、第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23、第二十四晶体管M24、第二十五晶体管M25、第二十六晶体管M26、第二十七晶体管M27。
所述第四晶体管M4、所述第五晶体管M5、所述第六晶体管M6、所述第七晶体管M7、所述第八晶体管M8和所述第九晶体管M9为PMOS晶体管；所述第十晶体管M10、所述第十一晶体管M11、所述第十二晶体管M12、所述第十三晶体管M13、所述第十四晶体管M14和所述第十五晶体管M15为NMOS晶体管；
其中，所述第四晶体管M4、所述第五晶体管M5、所述第六晶体管M6、所述第七晶体管M7、所述第八晶体管M8、所述第九晶体管M9、第十晶体管M10、所述第十一晶体管M11、所述第十二晶体管M12、所述第十三晶体管M13、所述第十四晶体管M14和所述第十五晶体管M15构成IPTAT 2产生电路；
所述第十六晶体管M16、所述第十七晶体管M17、所述第十八晶体管M18、所述第十九晶体管M19、所述第二十晶体管M20和所述第二十一晶体管M21为PMOS晶体管；所述第二十二晶体管M22、所述第二十三晶体管M23、所述第二十四晶体管M24、所述第二十五晶体管M25、所述第二十六晶体管M26和所述第二十七晶体管M27为NMOS晶体管；
其中，所述第十六晶体管M16、所述第十七晶体管M17、所述第十八晶体管M18、所述第十九晶体管M19、所述第二十晶体管M20、所述第二十一晶体管M21、所述第二十二晶体管M22、所述第二十三晶体管M23、所述第二十四晶体管M24、所述第二十五晶体管M25、所述第二十六晶体管M26和所述第二十七晶体管M27构成另一个结构完全相同的IPTAT 2产生电路；
所述第二十七晶体管M27的漏极流出电流为IPTAT 4，与电流乘法器中第四十一晶体管M41的漏极相连；
其中所述第十晶体管M10与偏置电流Ib相连，所述第二十二晶体管M22与偏置电流Ib相连。
图4_2示出根据本发明一个实施例的补偿电流Iy产生电路。
所述电流乘法器电路包括：
第二十八晶体管M28、第二十九晶体管M29、第三十晶体管M30、第三十一晶体管M31、第三十二晶体管M32、第三十三晶体管M33、第三十四晶体管M34、第三十五晶体管M35、第三十六晶体管M36、第三十七晶体管M37、第三十八晶体管M38、第三十九晶体管M39、第四十晶体管M40、第四十一晶体管M41、第四十二晶体管M42、第四十三晶体管M43、第四十四晶体管M44、第四十五晶体管M45、第四十六晶体管M46、第四十七晶体管M47、第四十八晶体管M48、第四十九晶体管M49。
所述第二十八晶体管M28、所述第二十九晶体管M29、所述第三十晶体管M30、所述第三十一晶体管M31、所述第三十二晶体管M32、所述第三十三晶体管M33、所述第三十四晶体管M34、所述第三十五晶体管M35、所述第三十六晶体管M36、所述第三十七晶体管M37、所述第三十八晶体管M38、所述第三十九晶体管M39、所述第四十晶体管M40、所述第四十一晶体管M41、所述第四十六晶体管M46和所述第四十七晶体管M47为PMOS晶体管；所述第四十二晶体管M42、所述第四十三晶体管M43、所述第四十四晶体管M44、所述第四十五晶体管M45、所述第四十八晶体管M48和所述第四十九晶体管M49为NMOS晶体管。
所述第二十八晶体管M28流出补偿电流Iy，接入带隙基准核心电路；
所述第四十七晶体管M47的源极，耦接至Iout产生电路中第五十四晶体管的漏极。
该模块为电流乘法器，由电路可知：
由上面三公式，可得：
图4_3示出根据本发明一个实施例的IPTAT产生电路。
IPTAT产生电路，包括；
第五十七晶体管M57、第五十八晶体管M58、第五十九晶体管M59、第二运算放大器OP2、第一PNP双极型晶体管Q3、第二PNP双极型晶体管Q4、第七电阻R7。
所述第五十七晶体管M57、所述第五十八晶体管M58和第五十九晶体管M59为PMOS晶体管。
所述第五十九晶体管M59漏极流出的电流为IPTAT并与IPTAT 4产生电路的第五晶体管M5的漏极相连。
误差放大器采用两级级联结构，其输入级高度对称，从而减小输入失调电压引起的误差。电阻类型和补偿电阻类型相同，考虑到电阻匹配性，取相同单位电阻。考虑到版图绘制时的晶体管匹配，第一PNP双极型晶体管Q3和第二PNP双极型晶体管Q4的个数之比为1:8，版图中晶体管阵列为3×3，第一PNP双极型晶体管Q3位于阵列中央，第二PNP双极型晶体管Q4环绕第一PNP双极型晶体管Q3放置。产生电流为：
图5示出根据本发明一个实施例的IOUT产生电路。
所述的Iout产生电路，包括：
第五十晶体管M50、晶体管M51、第五十二晶体管M52、第五十三晶体管M53、第五十四晶体管M54、第五十五晶体管M55、第五十六晶体管M56、第五电阻R5、第六电阻R6。
所诉第五十晶体管M50、所述第五十一晶体管M51和所述第五十二晶体管M52为PMOS晶体管；所述第五十三晶体管M53、所述第五十四晶体管M54、所述第五十五晶体管M55和所述第五十六晶体管M56为NMOS晶体管。
所述第五十四晶体管M54漏极流出的电流为Iout并与电流乘法器电路中的第四十七晶体管M47的源极相连。
Iout产生电路，上电时利用电源输入端高电压打开第五十五晶体管M55，从而使电路进入工作状态，然后第五十五晶体管M55自行关断开，完成电路启动，避免电路在上电后进入简并状态，完成启动后，该电路自动断开，从而降低电路功耗。
第五十三晶体管M53和第五十四晶体管M54为故意适配的两个NMOS管，产生偏置电流，通过电流镜由第五十晶体管M50按比例复制到对应之路，经过第五电阻R5产生电压，利用第五十四晶体管M54的亚阈区导电特性产生IOUT((公式(12))电流。
在本公开内容中所使用的量词“一个”、“一种”等不排除复数。文中的“第一”、“第二”等仅表示在实施例的描述中出现的先后顺序，以便于区分类似部件。“第一”、“第二”在权利要求书中的出现仅为了便于对权利要求的快速理解而不是为了对其进行限制。权利要求书中的任何附图标记都不应解释为对范围的限制。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种具有电阻补偿的带隙基准电路，包括：
带隙基准核心电路，用于产生一阶补偿的基准电压；
补偿电流产生电路，用于产生带隙基准电路的补偿电流，包括：电流乘法器电路、IPTAT产生电路、IPTAT 2产生电路、IPTAT 4产生电路和Iout产生电路，其中，所述电流乘法器电路，用于产生带隙基准核心电路的补偿电流Iy；所述IPTAT产生电路,用于产生IPTAT电流；所述IPTAT 2产生电路用于产生IPTAT 2电流；所述IPTAT 4产生电路由两个结构相同的IPTAT 2产生电路组成，用于产生带隙基准核心电路的IPTAT 4电流；所述Iout产生电路用于产生Iout电流。
2.如权利要求1所述的一种具有电阻补偿的带隙基准电路，其特征在于，所述带隙基准核心电路包括：
第一晶体管，具有源极、栅极和漏极，其源极耦接至直流电源输入端；
第二晶体管，具有源极、栅极和漏极，其源极耦接至直流电源输入端，其栅极耦接至第一晶体管的栅极；
第三晶体管，具有源极、栅极和漏极，其源极耦接至直流电源输入端，其栅极耦接至第一晶体管的栅极；
第一电阻，具有第一端和第二端，其第一端耦接至第一晶体管的漏极，其第二端耦接至接地端；
第一NPN双极型晶体管，具有发射极、集电极和基极，其集电极耦接至第一晶体管的漏极，其发射极耦接至接地端；
第二NPN双极型晶体管，具有发射极、集电极和基极，其集电极耦接至第一晶体管的漏极，其发射极耦接至接地端；
第二电阻，具有第一端和第二端，其第一端耦接至第二晶体管的漏极，其第二端耦接至第二NPN双极型晶体管的集电极；
第一运算放大器，具有反相输入端、正相输入端和输出端，其反相输入端耦接至第一晶体管的漏极、第一电阻的第一端以及第一NPN双极型晶体管的集电极，其正相输入端耦接至第二晶体管的漏极、第二电阻的第一端，其输出端耦接至第一晶体管的栅极；
第三电阻，具有第一端和第二端，其第一端耦接至第一运算放大器的正相输入端以及第二电阻的第一端，其第二端耦接至接地端；以及
第四电阻，具有第一端和第二端，其第一端耦接至第三晶体管的漏极，其第二端耦接至接地端；
所述第一晶体管、所述第二晶体管和所述第三晶体管为PMOS晶体管，所述第一电阻的阻值和所述第三电阻的阻值相等。
3.如权利要求1所述的一种具有电阻补偿的带隙基准电路，其特征在于，所述IPTAT 4产生电路，包括：
第四晶体管，具有源极、栅极和漏极，其栅极耦接至第五晶体管的栅极和第四晶体管的漏极；
第五晶体管，具有源极、栅极和漏极，其源极耦接至第六晶体管的漏极；
第六晶体管，具有源极、栅极和漏极，其源极耦接至直流电源输入端和第七晶体管的源极，其栅极耦接至第七晶体管的栅极，其漏极耦接至第五晶体管的源极；
第七晶体管，具有源极、栅极和漏极，其源极耦接至直流电源输入端和第六晶体管的源极，其栅极耦接至第六晶体管的栅极和第六晶体管的漏极，其漏极耦接至第四晶体管的源极；
第八晶体管，具有源极、栅极和漏极，其源极耦接至第五晶体管的漏极、第六晶体管的漏极，其栅极耦接至第八晶体管的漏极和第九晶体管的栅极；
第九晶体管，具有源极、栅极和漏极，其源极耦接至第七晶体管的漏极和第四晶体管的源极；
第十晶体管，具有源极、栅极和漏极，其源极耦接至接地端，其漏极耦接至第十晶体管的栅极，其栅极耦接至第十一晶体管的栅极；第十一晶体管，具有源极、栅极和漏极，其源极耦接至接地端，其漏极耦接至第四晶体管的漏极和第五晶体管的栅极；
第十二晶体管，具有源极、栅极和漏极，其源极耦接至接地端，其栅极耦接至第十一晶体管的栅极，其漏极耦接至第八晶体管的漏极和第九晶体管的栅极；
第十三晶体管，具有源极、栅极和漏极，其源极耦接至接地端，其栅极耦接至第十二晶体管的栅极，其漏极耦接至第五晶体管的漏极和第九晶体管的漏极；
第十四晶体管，具有源极、栅极和漏极，其源极耦接至接地端，其漏极耦接至第十三晶体管的漏极，其栅极耦接至第十四晶体管的漏极；
第十五晶体管，具有源极、栅极和漏极，其源极耦接至接地端，其栅极耦接至第五晶体管的漏极、第九晶体管的漏极和第十四晶体管的栅极；
第十六晶体管，具有源极、栅极和漏极，其源极耦接至电源输入端，其栅极耦接至第十六晶体管的漏极，其漏极耦接至第十五晶体管的漏极；
第十七晶体管，具有源极、栅极和漏极，其源极耦接至电源输入端，其栅极耦接至第十五晶体管的漏极、第十六晶体管的漏极和第十六晶体管的栅极；
第十八晶体管，具有源极、栅极和漏极，其源极耦接至第十七晶体管的漏极，其栅极耦接至第十八晶体管的漏极；
第十九晶体管，具有源极、栅极和漏极，其源极耦接至第十六晶体管的漏极，其栅极耦接至第十八晶体管的栅极；
第二十晶体管，具有源极、栅极和漏极，其源极耦接至第十六晶体管的漏极和第十九晶体管的源极，其栅极耦接至第二十晶体管的漏极；
第二十一晶体管，具有源极、栅极和漏极，其源极耦接至第十七晶体管的漏极和第十八晶体管的源极，其栅极耦接至第二十晶体管的栅极和第二十晶体管的漏极；
第二十二晶体管，具有源极、栅极和漏极，其源极耦接至接地端，其漏极耦接至第二十二晶体管的栅极；
第二十三晶体管，具有源极、栅极和漏极，其源极耦接至接地端，其漏极耦接至第十八晶体管的漏极和第十九晶体管的栅极，其栅极耦接至第二十二晶体管的栅极；
第二十四晶体管，具有源极、栅极和漏极，其源极耦接至接地端，其漏极耦接至第二十晶体管的漏极和第二十一晶体管的栅极，其栅极耦接至第二十三晶体管的栅极；
第二十五晶体管，具有源极、栅极和漏极，其源极耦接至接地端，其漏极耦接至第十九晶体管的漏极和第二十一晶体管的漏极，其栅极耦接至第二十四晶体管的栅极；
第二十六晶体管，具有源极、栅极和漏极，其源极耦接至接地端，其漏极耦接至第二十五晶体管的漏极，其栅极耦接至第二十五晶体管的漏极；以及
第二十七晶体管，具有源极、栅极和漏极，其源极耦接至接地端，其栅极耦接至第二十六晶体管的栅极和第二十六晶体管的漏极。
4.如权利要求1所述的一种具有电阻补偿的带隙基准电路，其特征在于，所述电流乘法器电路包括：
第二十八晶体管，具有源极、栅极和漏极，其源极耦接至直流电源输入端，其栅极耦接至第二十八晶体管的漏极，其漏极耦接至第二十七晶体管的漏极；
第二十九晶体管，具有源极、栅极和漏极，其源极耦接至直流电源输入端，其栅极耦接至第二十九晶体管的漏极，其漏极耦接至第二十八晶体管的漏极和第二十八晶体管的栅极；
第三十晶体管，具有源极、栅极和漏极，其源极耦接至直流电源输入端，其栅极耦接至第二十九晶体管的漏极和第二十九晶体管的栅极；
第三十一晶体管，具有源极、栅极和漏极，其源极耦接至直流电源输入端，其栅极耦接至第三十晶体管的栅极，其漏极耦接至第三十晶体管的漏极；
第三十二晶体管，具有源极、栅极和漏极，其源极耦接至直流电源输入端，其栅极耦接至第三十一晶体管的栅极；
第三十三晶体管，具有源极、栅极和漏极，其源极耦接至直流电源输入端，其栅极耦接至第三十一晶体管的栅极和第三十二晶体管的栅极，其漏极耦接至第三十二晶体管的漏极；
第三十四晶体管，具有源极、栅极和漏极，其源极耦接至直流电源输入端，其栅极耦接至第三十三晶体管的栅极；
第三十五晶体管，具有源极、栅极和漏极，其源极耦接至直流电源输入端，其漏极耦接至第三十四晶体管的漏极；
第三十六晶体管，具有源极、栅极和漏极，其源极耦接至直流电源输入端，其栅极耦接至第三十五晶体管的栅极；
第三十七晶体管，具有源极、栅极和漏极，其源极耦接至直流电源输入端，其栅极耦接至第三十六晶体管的栅极，其漏极耦接至第三十六晶体管的漏极；
第三十八晶体管，具有源极、栅极和漏极，其源极耦接至直流电源输入端，其栅极耦接至第三十七晶体管的栅极；
第三十九晶体管，具有源极、栅极和漏极，其源极耦接至直流电源输入端，其栅极耦接至第三十七晶体管的栅极和第三十八晶体管的栅极，其漏极耦接至第三十八晶体管的漏极；
第四十晶体管，具有源极、栅极和漏极，其源极耦接至直流电源输入端，其栅极耦接至第三十九晶体管的栅极，其漏极耦接至第四十晶体管的栅极；
第四十一晶体管，具有源极、栅极和漏极，其源极耦接至直流电源输入端，其栅极耦接至第四十晶体管的栅极，其漏极耦接至第四十晶体管的漏极和第四十一晶体管的栅极；
第四十二晶体管，具有源极、栅极和漏极，其漏极耦接至第三十二晶体管的漏极和第三十三晶体管的漏极，其栅极耦接至第四十二晶体管的漏极；
第四十三晶体管，具有源极、栅极和漏极，其漏极耦接至第二十七晶体管的漏极、第三十四晶体管的漏极和第三十五晶体管的漏极，其栅极耦接至第四十二晶体管的栅极，其源极耦接至第三十晶体管的漏极和第三十一晶体管的漏极；
第四十四晶体管，具有源极、栅极和漏极，其漏极耦接至第三十六晶体管的漏极和第三十七晶体管的漏极，其栅极耦接至第四十四晶体管的漏极，其源极耦接至第三十晶体管的漏极、第三十一晶体管的漏极和第四十三晶体管的源极；
第四十五晶体管，具有源极、栅极和漏极，其栅极耦接至第四十四晶体管的栅极，其源极耦接至第四十二晶体管的源极；
第四十六晶体管，具有源极、栅极和漏极，其源极耦接至接地端，其栅极耦接至第三十四晶体管的漏极、第三十五晶体管的漏极和第四十三晶体管的漏极，其漏极耦接至第四十五晶体管的漏极；
第四十七晶体管，具有源极、栅极和漏极，其源极耦接至接地端，其栅极耦接至第四十六晶体管的栅极；
第四十八晶体管，具有源极、栅极和漏极，其源极耦接至接地端，其漏极耦接至第四十二晶体管的源极和第四十五晶体管的源极，其栅极耦接至第三十八晶体管的漏极和第三十九晶体管的漏极；
第四十九晶体管，具有源极、栅极和漏极，其源极耦接至接地端，其栅极耦接至第四十八晶体管的栅极，其漏极耦接至第四十四晶体管的源极。
5.如权利要求1所述的一种具有电阻补偿的带隙基准电路，其特征在于，所述Iout产生电路包括：
第五十晶体管，具有源极、栅极和漏极，其源极耦接至直流电源输入端；
第五十一晶体管，具有源极、栅极和漏极，其源极耦接至直流电源输入端，其栅极耦接至第五十晶体管的栅极，其漏极耦接至第五十一晶体管的栅极；
第五十二晶体管，具有源极、栅极和漏极，其源极耦接至直流电源输入端，其栅极耦接至第五十一晶体管的栅极；
第五十三晶体管，具有源极、栅极和漏极，其漏极耦接至第五十一晶体管的栅极和第五十二晶体管的栅极，其栅极耦接至第五十三晶体管的漏极，其源极耦接至第五十二晶体管的漏极；
第五十四晶体管，具有源极、栅极和漏极，其漏极耦接至第四十七晶体管的漏极，其源极耦接至接地端，其栅极耦接至第五十晶体管的漏极；
第五十五晶体管，具有源极、栅极和漏极，其漏极耦接至第五十一晶体管的漏极、第五十三晶体管的漏极和第五十三晶体管的栅极，其栅极耦接至第五十二晶体管的漏极和第五十三晶体管的源极；
第五十六晶体管，具有源极、栅极和漏极，其源极耦接至接地端，其栅极耦接至第五十五晶体管的栅极，其漏极耦接至第五十二晶体管的漏极和第五十三晶体管的源极；
第五电阻，具有第一端和第二端，其第一端耦接至第五十晶体管的漏极和第五十四晶体管的栅极，其第二端耦接至接地端；以及
第六电阻，具有第一端和第二端，其第一端耦接至第五十五晶体管的源极，其第二端耦接至接地端。
6.如权利要求1所述的一种具有电阻补偿的带隙基准电路，其特征在于，所述IPTAT产生电路包括；
第五十七晶体管，具有源极、栅极和漏极，其源极耦接至直流电源输入端；
第五十八晶体管，具有源极、栅极和漏极，其源极耦接至直流电流输入端，其栅极耦接至第五十七晶体管的栅极；
第五十九晶体管，具有源极、栅极和漏极，其源极耦接至直流电流输入端，其栅极耦接至第五十八晶体管的栅极，其漏极耦接至第五晶体管的漏极；
第二运算放大器，具有正相输入端、反相输入端和输出端，其正相输入端耦接至第五十八晶体管的漏极，其反相输入端耦接至第五十七晶体管的漏极，其输出端耦接至第五十八晶体管的栅极和第五十九晶体管的栅极；
第一PNP双极型晶体管，具有发射极、基极和集电极，其发射极耦接至第五十七晶体管的漏极和第二运算放大器的反相输入端，其基极耦接至接地端，其集电极耦接至接地端；
第二PNP双极型晶体管，具有发射极、基极和集电极，其基极耦接至接地端，其集电极耦接至接地端；以及
第七电阻，具有第一端和第二端，其第一端耦接至运算放大器的正相输入端和第五十八晶体管的漏极，其第二端耦接至第二PNP双极型晶体管的发射极。
7.如权利要求3所述的一种具有电阻补偿的带隙基准电路，其特征在于：
所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管、所述第八晶体管和所述第九晶体管为PMOS晶体管；
所述第十晶体管、所述第十一晶体管、所述第十二晶体管、所述第十三晶体管、所述第十四晶体管和所述第十五晶体管为NMOS晶体管；
其中，所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管、所述第八晶体管、所述第九晶体管、第十晶体管、所述第十一晶体管、所述第十二晶体管、所述第十三晶体管、所述第十四晶体管和所述第十五晶体管构成IPTAT 2产生电路；
所述第十六晶体管、所述第十七晶体管、所述第十八晶体管、所述第十九晶体管、所述第二十晶体管和所述第二十一晶体管为PMOS晶体管；
所述第二十二晶体管、所述第二十三晶体管、所述第二十四晶体管、所述第二十五晶体管、所述第二十六晶体管和所述第二十七晶体管为NMOS晶体管；
其中，其中，所述第十六晶体管、所述第十七晶体管、所述第十八晶体管、所述第十九晶体管、所述第二十晶体管、所述第二十一晶体管、所述第二十二晶体管、所述第二十三晶体管、所述第二十四晶体管、所述第二十五晶体管、所述第二十六晶体管和所述第二十七晶体管构成另一个结构完全相同的IPTAT 2产生电路；
所述第二十七晶体管的漏极流出电流为IPTAT 4，与电流乘法器中第四十一晶体M41的漏极相连；
所述第十晶体管与偏置电流Ib相连，所述第二十二晶体管与偏置电流Ib相连。
8.如权利要求4所述的一种具有电阻补偿的带隙基准电路，其特征在于：
所述第二十八晶体管、所述第二十九晶体管、所述第三十晶体管、所述第三十一晶体管、所述第三十二晶体管、所述第三十三晶体管、所述第三十四晶体管、所述第三十五晶体管、所述第三十六晶体管、所述第三十七晶体管、所述第三十八晶体管、所述第三十九晶体管、所述第四十晶体管、所述第四十一晶体管、所述第四十六晶体管和所述第四十七晶体管为PMOS晶体管；
所述第四十二晶体管、所述第四十三晶体管、所述第四十四晶体管、所述第四十五晶体管、所述第四十八晶体管和所述第四十九晶体管为NMOS晶体管；
其中，所述第二十八晶体管M28流出补偿电流Iy，接入带隙基准核心电路；
所述第四十七晶体管M47的源极，耦接至Iout产生电路中第五十四晶体管的漏极。
9.如权利要求5所述的一种具有电阻补偿的带隙基准电路，其特征在于：
所述第五十晶体管、所述第五十一晶体管和所述第五十二晶体管为PMOS晶体管；
所述第五十三晶体管、所述第五十四晶体管、所述第五十五晶体管和所述第五十六晶体管为NMOS晶体管；
所述第五十四晶体管漏极流出的电流为Iout并与电流乘法器电路中的第四十七晶体管的源极相连。
10.如权利要求6所述的一种具有电阻补偿的带隙基准电路，其特征在于：
所述第五十七晶体管、所述第五十八晶体管和第五十九晶体管为PMOS晶体管；
所述第五十九晶体管漏极流出的电流为IPTAT并与IPTAT 4产生电路的第五晶体管的漏极相连。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113071458A (zh) * 2021-04-22 2021-07-06 吉林大学 一种基于有人和无人驾驶模式的fsac赛车主动制动系统
CN116736927A (zh) * 2023-05-31 2023-09-12 北京思凌科半导体技术有限公司 电流基准源电路及芯片

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103365331A (zh) * 2013-07-19 2013-10-23 天津大学 一种二阶补偿基准电压产生电路
CN203350306U (zh) * 2013-07-19 2013-12-18 天津大学 一种二阶补偿基准电压产生电路
CN104035470A (zh) * 2014-06-19 2014-09-10 电子科技大学 一种低温漂系数的带隙基准电压产生电路
US20150214903A1 (en) * 2014-01-27 2015-07-30 Montage Technology (Shanghai) Co., Ltd. Voltage Regulator and Method of Regulating Voltage
CN208061060U (zh) * 2018-04-26 2018-11-06 成都信息工程大学 一种具有电阻补偿的带隙基准电路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103365331A (zh) * 2013-07-19 2013-10-23 天津大学 一种二阶补偿基准电压产生电路
CN203350306U (zh) * 2013-07-19 2013-12-18 天津大学 一种二阶补偿基准电压产生电路
US20150214903A1 (en) * 2014-01-27 2015-07-30 Montage Technology (Shanghai) Co., Ltd. Voltage Regulator and Method of Regulating Voltage
CN104035470A (zh) * 2014-06-19 2014-09-10 电子科技大学 一种低温漂系数的带隙基准电压产生电路
CN208061060U (zh) * 2018-04-26 2018-11-06 成都信息工程大学 一种具有电阻补偿的带隙基准电路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113071458A (zh) * 2021-04-22 2021-07-06 吉林大学 一种基于有人和无人驾驶模式的fsac赛车主动制动系统
CN113071458B (zh) * 2021-04-22 2021-11-19 吉林大学 一种基于有人和无人驾驶模式的fsac赛车主动制动系统
CN116736927A (zh) * 2023-05-31 2023-09-12 北京思凌科半导体技术有限公司 电流基准源电路及芯片
CN116736927B (zh) * 2023-05-31 2024-02-06 北京思凌科半导体技术有限公司 电流基准源电路及芯片

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