CN108281167A - 具有电阻变化材料的存储器件和该存储器件的操作方法 - Google Patents

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Abstract

提供了具有电阻变化材料的存储器件和该存储器件的操作方法。存储器件包括：存储器单元阵列，包括根据电阻的变化存储不同的数据的第一电阻式存储器单元和第二电阻式存储器单元；缓冲器，包括分别与第一电阻式存储器单元和第二电阻式存储器单元相对应的第一存储区域和第二存储区域；以及控制电路，接收要编程到存储器单元阵列的程序数据，比较存储在第一存储区域中的第一数据和存储在第一电阻式存储器单元中的第二数据，并且作为比较的结果，确定第一存储区域和第二存储区域中的一个作为程序数据要被写入到的存储区域。

Description

具有电阻变化材料的存储器件和该存储器件的操作方法
技术领域
本公开涉及具有电阻变化材料的存储器件和该存储器件的操作方法。
背景技术
使用电阻材料的非易失性存储器件的示例包括相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)和磁随机存取存储器(MRAM)。动态随机存取存储器(DRAM)或闪存使用电荷存储数据，而使用电阻材料的非易失性存储器件使用诸如硫族化合物合金之类的相变材料状态的变化(在PRAM的情况下)、可变电阻器的电阻的变化(在RRAM的情况下)、或者取决于铁磁材料的磁化状态的磁性隧道结(MTJ)薄膜的电阻的变化(在MRAM的情况下)米存储数据。
发明内容
本公开的示例性实施例提供了可以被小型化并且可以高速处理数据的存储器件。
本公开的示例性实施例还提供了一种小尺寸存储器件，其可以确保数据输入和输出的可靠性，而不必考虑电阻漂移现象。
本公开的示例性实施例还提供了一种小尺寸存储器件的操作方法，其可以确保数据输入和输出的可靠性，而不必考虑电阻漂移现象。
然而，本公开的示例性实施例不限于本文所阐述的那些。通过参考下面给出的本公开的详细描述，本公开的上述和其他示例性实施例对于本公开所属领域的普通技术人员而言将变得更加显而易见。
根据本公开的示例性实施例，提供了一种存储器件，包括：存储器单元阵列，至少包括第一电阻式存储器单元和第二电阻式存储器单元，其中所述第一电阻式存储器单元和所述第二电阻式存储器单元各自包括电阻变化材料，并且各自被配置为根据电阻的值存储不同的数据。缓冲器，包括分别与所述第一电阻式存储器单元和所述第二电阻式存储器单元相对应的第一存储区域和第二存储区域；以及控制电路，被配置为接收要编程到所述存储器单元阵列的程序数据，比较存储在所述第一存储区域中的第一数据和存储在所述第一电阻式存储器单元中的第二数据，并且响应于比较所述第一数据和所述第二数据，确定所述第一存储区域和所述第二存储区域中的一个作为所述程序数据要被写入到的选定存储区域。
根据本公开的另一示例性实施例，提供了一种操作存储器件的方法，包括：接收程序数据；读取存储在所述存储器件的缓冲器的第一存储区域中的第一数据，其中所述第一存储区域被写指针指向；读取存储在所述存储器件的第一电阻式存储器单元中的第二数据，所述第一电阻式存储器单元与所述第一存储区域相对应并根据电阻的值存储不同的数据；比较所述第一数据和所述第二数据；以及当比较所述第一数据和所述第二数据产生第一结果时，将所述程序数据写入所述第一存储区域，并且当比较所述第一数据和所述第二数据产生与所述第一结果不同的第二结果时，控制所述写指针指向所述缓冲器的与所述第一存储区域不同的第二存储区域。
根据本公开的另一示例性实施例，提供了一种操作存储器件的方法，包括：接收程序数据；读取存储在所述存储器件的缓冲器的第一存储区域中的第一数据，其中所述缓冲器包括所述第一存储区域和与所述第一存储区域分离的第二存储区域；读取存储在所述存储器件的存储器单元阵列的第一电阻式存储器单元中的第二数据，其中所述第一电阻式存储器单元与所述第一存储区域相对应并根据电阻的值存储不同的数据；比较所述第一数据和所述第二数据；以及当比较所述第一数据和所述第二数据产生第一结果时，将所述程序数据写入所述第一存储区域，并且当比较所述第一数据和所述第二数据产生与所述第一结果不同的第二结果时，将所述程序数据写入所述第二存储区域。
根据本发明的另一方面，一种存储器件包括：存储器单元阵列，包括多个电阻式存储器单元，所述多个电阻式存储器单元各自包括电阻变化材料，并且被配置为根据电阻的值存储不同的数据；缓冲器，包括多个存储区域；以及控制电路，被配置为接收要编程到存储器单元阵列的程序数据，并且还被配置为使得响应于所述程序数据，当写指针指向所述多个存储区域中的第一存储区域时，控制电路确定所述第一区域是否为空，并且当所述第一区域为空时，控制电路将所述程序数据写入第一区域和所述多个电阻式存储器单元中的第一电阻式存储器单元，其中所述第一电阻式存储器单元与所述缓冲器的第一存储区域相对应，并且当第一区域不为空时，控制电路比较存储在第一存储区域中的第一数据和存储在第一电阻式存储器单元中的第二数据，并且响应于比较第一数据和第二数据，确定是否将所述程序数据写入第一存储区域和第一电阻式存储器单元。
其他特征和示例性实施例可以通过以下详细描述、附图和权利要求变得清楚明白。
附图说明
通过参照附图详细描述本公开的示例性实施例，本公开的以上和其他示例性实施例和特征将变得被更清楚，在附图中：
图1示出了电阻漂移现象。
图2示出了根据图1所示的电阻漂移现象的电阻式存储器单元的分布的变化。
图3示出了根据本公开的一些示例性实施例的考虑到图1所示的电阻漂移现象的存储器件的写入方法。
图4示出了根据本公开的一些示例性实施例的考虑到图1所示的电阻漂移现象的存储器件的读取方法。
图5是根据本公开的一些示例性实施例的存储器件的框图。
图6是图5的存储器控制器的详细框图。
图7是图5的存储器元件的详细框图。
图8、图9和图10示出了图7的存储器单元阵列。
图11示出了图7的缓冲器。
图12是示出了根据本公开的一些示例性实施例的存储器件的读操作的流程图。
图13是示出了根据本公开的一些示例性实施例的存储器件的写操作的流程图。
图14、图15、图16和图17示出了图13的写操作。
图18、图19和图20示出了根据本公开的一些示例性实施例的存储器件的优点。
图21是示出了根据本公开的一些示例性实施例的存储器件的写操作的流程图。
图22是根据本公开的一些示例性实施例的存储器件的框图。
图23示出了图22的存储器件的操作的示例。
具体实施方式
如在本发明构思的技术领域中通常的做法，可以以功能块、单元和/或模块来描述并示出实施例的一个或多个元素。这些功能块、单元和/或模块通过诸如逻辑电路、微处理器、硬连线电路等的电子电路物理地实现，并且可以可选地由固件和/或软件驱动。此外，在不脱离本发明构思的范围的情况下，实施例的每个功能块、单元和/或模块可以物理地分离成两个或更多个交互和离散的块、单元和/或模块。此外，在不脱离本发明构思的范围的情况下，实施例的两个或更多个功能块、单元和/或模块可以物理地组合成更复杂的块或单元。
图1示出了电阻漂移现象。具体地，图1是表示相变材料的电阻随时间变化的曲线图。更具体地，图1是表示复位状态下的相变材料的电阻随时间变化以及设置状态下的相变材料的电阻随时间变化的曲线图。
在根据电阻存储不同数据的电阻式存储器单元(RMC)中的具有相变材料的相变存储器单元可以根据相变材料的电阻存储不同的数据。
相变材料在被加热后缓慢冷却而变成结晶状态，或者在快速冷却时变成非晶状态。相变材料在结晶状态下具有低电阻，并且在非晶态下具有高电阻。因此，结晶状态下的相变材料可以被定义为例如设置数据或“零”数据，并且非晶态状态下的相变材料可以被定义为例如复位数据或“一”数据。
在相变材料由于热而达到非晶状态的情况下，相变材料中可能存在结构缺陷。结构缺陷可以通过结构缓和工艺来处理。随着结构缺陷被处理，可能会发生如图1所示的电阻漂移现象，其是复位状态下的相变材料的电阻增加的现象。
图2示出了根据图1所示的电阻漂移现象的电阻式存储器单元的分布的变化。
如图2所示，电阻漂移现象可改变电阻式存储器单元的分布。具体地，参考图2，具有设置状态“SET”的相变材料的电阻式存储器单元(以下称为设置状态电阻式存储器单元)的分布随时间变化不大，但具有复位状态“RST”的相变材料的电阻式存储器单元(以下称为复位状态电阻式存储器单元)的分布会随时间发生显著变化。
包括在每个电阻式存储器单元中的相变材料在达到非晶状态之后所需的时间的量可被定义为稳定时间tWTR。参考图2，可以理解的是，复位状态的电阻式存储器单元的分布的变化响应于稳定时间tWTR从t1改变为t2(其长于t1)而发生。这里，t2可以被定义为足以确保复位状态的电阻式存储器单元的所定义百分比的电阻将达到其最终值的所定义百分比的时间。
由于电阻漂移现象，根据从复位状态的电阻式存储器单元读取数据的时间，可能会意外地发生错误。
例如，如果在复位状态的电阻式存储器单元中的电阻漂移现象未充分进行的情况下执行读操作，则可能无法正确地从复位状态的电阻式存储器单元读取复位数据。
克服这个问题的一个方法是给予足够的时间以使电阻漂移现象在复位状态的电阻式存储器单元中发生，下面将参考图3和图4描述该方法。
图3示出了根据本公开的一些示例性实施例的考虑到图1所示的电阻漂移现象的存储器件的写入方法。
参考图3，当将程序数据写入包括多个电阻式存储器单元的存储器单元阵列时，程序数据也可以被写入缓冲器(或缓冲存储器)。具体地说，当将程序数据被写入存储器单元阵列时，程序数据也可以被写入缓冲器，特别是写入由缓冲器的写指针wPtr指向的存储区域。更具体地说，当将程序数据被写入具有预定地址的电阻式存储器单元时，可以将预定地址和程序数据写入由缓冲器的写指针wPtr指向的存储区域。
可以设置缓冲器的尺寸或长度，使得在假设了将数据写入存储器单元阵列和缓冲器的数据速率的情况下，可以确保长达t2的稳定时间tWTR。缓冲器的写指针wPtr可以顺序地指向缓冲器的第一存储区域1到第N存储区域N，使得数据可以被顺序地写入缓冲器。此后，缓冲器的写指针wPtr可以再次指向第一存储区域1，使得缓冲器可以以先进先出(FIFO)方式工作。
以上述方式同时存储在存储器单元阵列和缓冲器中的程序数据可以是未能确保长达t2的稳定时间tWTR的数据。另一方面，存储在存储器单元阵列而不是缓冲器中的程序数据可以是已经成功地确保了长达t2的稳定时间tWTR的数据。
具体地说，当数据尚未存储在缓冲器和存储器单元阵列中时，缓冲器的写指针wPtr可以指向第一存储区域1，并且响应于由写指针wPtr指向的位置是第一存储区域1，具有第一地址“AD 1”的第一数据“DATA 1”可以被写入第一存储区域1和存储器单元阵列中可以用第一地址“AD 1”访问的电阻式存储器单元两者中。
此后，缓冲器的写指针wPtr可以顺序地指向第二存储区域2至第N存储区域N，使得具有第二地址“AD2”至第N地址“AD N”的第二数据“DATA 2”至第N数据“DATA N”可以分别顺序地存储在缓冲器中。第二数据“DATA 2”至第N数据“DATA N”也可分别存储在存储器单元阵列中的可分别通过第二地址“AD2”至第N地址至“AD N”访问的电阻式存储器单元中。
此后，当由于缓冲器已被数据填满而使得缓冲器的写指针wPtr再次指向第一存储区域1时，第一数据“DATA 1”可以处于已确保长达t2的稳定时间tWTR的状态，这是因为在假设了将数据写入存储器单元阵列和缓冲器的情况下，缓冲器的尺寸足够大以确保稳定时间tWTR长达t2。
因此，存储在存储器单元阵列中的可通过第一地址“AD 1”访问的电阻式存储器单元中的第一数据“DATA 1”可以处于电阻漂移现象已充分进行的状态下，即使该数据是复位数据。因此，缓冲器不再需要保持存储在第一存储区域1中的第一数据“DATA 1”。因此，可以向缓冲器的第一存储区域1写入新的程序数据。
图4示出了根据本公开的一些示例性实施例的考虑到图1所示的电阻漂移现象的存储器件的读取方法。
参考图4，为了从预定地址读取数据，确定缓冲器中是否存在预定地址。响应于确定缓冲器中存在预定地址，从缓冲器(①)读取数据。另一方面，响应于确定缓冲器中不存在预定地址，可以从存储器单元阵列(②)读取数据。
如上所述，存储在存储器单元阵列和缓冲器中的程序数据可以是不能确保长达t2的稳定时间tWTR的数据，在这种情况下，可以通过从缓冲器读取程序数据来提高读操作的可靠性。
另一方面，存储在存储器单元阵列而不是在缓冲器中的程序数据可以是已经成功地确保了长达t2的稳定时间tWTR的数据，在这种情况下，可以从存储器单元阵列读取程序数据。
图3和图4所示的写方法和读方法需要具有足够大的尺寸的缓冲器来确保长达t2的稳定时间tWTR。因此，随着存储器元件的每单位时间的数据处理能力(例如，带宽或数据写入速度)增加，缓冲器的尺寸将相应增加。
然而，在使用静态随机存取存储器(SRAM)来实现缓冲器的情况下，缓冲器在存储器元件中占据的面积增加。因此，随着存储器元件的每单位时间(例如，带宽)的数据处理能力增加，存储器元件的尺寸也会增加。
图5是根据本公开的一些示例性实施例的存储器件的框图。
参考图5，存储器件包括存储器控制器200和多个存储器元件100-1至100-n。
响应于从主机“HOST”接收的读请求或写请求，存储器控制器200控制存储器元件100-1至100-n，使得可以从存储器元件100-1至100-n读取数据，或将数据写入存储器元件100-1至100-n中。
具体地，存储器控制器200可以向存储器元件100-1至100-n提供地址、命令和控制信号，并且因此可以控制对存储器元件100-1至100-n执行的编程(或写)操作、读操作和擦除操作。
存储器控制器200可以经由输入/输出(I/O)数据线提供要写入存储器元件100-1至100-n的程序数据，并且可以经由I/O数据线向存储器控制器200提供从存储器元件100-1至100-n读取的数据。存储器控制器200可经由控制线向存储器元件100-1至100-n提供地址、命令和控制信号。
存储器控制器200和存储器元件100-1至100-n可以集成到单个半导体器件中。例如，存储器控制器200和存储器元件100-1至100-n可以集成到单个存储卡中。例如，存储器控制器200和存储器元件100-1至100-n可以集成到单个半导体器件中，以配置诸如PC卡(例如个人计算机存储卡国际协会(PCMCIA)卡)、紧凑型闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)、通用闪存存储设备(UFS)等的存储卡。例如，存储器控制器200和存储器元件100-1至100-n可以集成到单个半导体器件中以配置固态磁盘/驱动器(SSD)。
图6是图5的存储器控制器的详细框图。
参考图6，存储器控制器200可以包括处理器210、纠错码(ECC)单元220、主机接口230和存储器接口240。
处理器210可以控制存储器控制器200的整体操作。例如，处理器210可以控制与对图5的存储器元件100-1至100-n执行的各种操作相关联的各个功能块。
ECC单元220可以对程序数据执行ECC编码，并且可以对读取的数据执行ECC解码。例如，ECC单元220可以从自存储器元件100-1至100-n读取的数据中检测一个或多个错误，并且可以对读取的数据执行纠错。
ECC单元220可以使用诸如Reed-Solomon(RS)码、汉明码、循环冗余码(CRC)等算法来执行ECC编码和ECC解码。ECC编码可以包括基于要编程的数据产生奇偶校验位，并且ECC解码可以包括校正任何检测到的错误位。例如，ECC单元220可以通过比较在编写数据时产生和存储的奇偶校验位以及在读取数据时产生的奇偶校验位来检测错误位，并且可以通过对检测到的错误位执行预定的逻辑运算(例如，异或(XOR)操作)来校正检测到的错误位。
ECC单元220可以被设置为具有预定的纠错率。ECC单元220的纠错率越高，针对给定大小的每个数据所产生的奇偶校验位数越多。例如，当ECC单元220的纠错率增加时，针对每数据大小(或每个ECC单元)进行纠错的位数可以增加。
主机接口230可以与图5的主机“HOST”连接，以接收来自主机“HOST”的对图5的存储器元件100-1至100-n的操作请求。例如，主机接口230可以从图5中的主机“HOST”接收各种请求(诸如读请求和写请求)，并且可以响应于接收到各种请求而产生用于控制存储器元件100-1至100-n的各种内部信号。
存储器接口260可以执行接口交互以与存储器元件100-1至100-n交换在存储器控制器200中产生的各种信号(例如，命令、地址、模式信号和参考信息)。
图7是图5的存储器元件的详细框图。图8至图10示出了图7的存储器单元阵列。图11示出了图7的缓冲器。
参考图7，存储器元件100-1可以包括存储器单元阵列111、读/写电路120和控制电路130。
存储器单元阵列111可以包括多个电阻式存储器单元，其根据电阻的变化存储不同数据。
具体地，参考图8，存储器单元阵列111可以具有例如三维(3D)堆叠结构。也就是说，存储器单元阵列111可以具有例如多个存储器单元层111_1至111_8的竖直堆叠。图8中示出了具有八个存储器单元层111_1至111_8的竖直堆叠的存储器单元阵列111，但本公开不限于此。
每个存储器单元层111_1至111_8可以包括多组电阻式存储器单元和/或多组冗余存储器单元。在存储器单元阵列111具有3D堆叠结构的情况下，存储器单元层111_1至111_8中的每一个可以具有将在稍后描述的交叉点结构，但本公开不限于此。
参考图9，存储器单元层111_1可以具有交叉点结构。交叉点结构可以是在位线BL1_1至BL4_1和字线WL1_1至WL3_1之间的交叉处相应地形成电阻式存储器单元RMC的结构。具体地说，位线BL1_1至BL4_1可以在第一方向上延伸，字线WL1_1至WL3_1可以在第二方向上延伸以与位线BL1_1至BL4_1相交，并且电阻式存储器单元RMC可以分别形成在位线BL1_1至BL4_1和字线WL1_1至WL3_1之间的交叉处。
在一些示例性实施例中，电阻式存储器单元RMC可以是能够仅存储一个比特的单级单元(SLC)。在其他示例性实施例中，电阻式存储器单元RMC可以是能够存储至少两个比特的多级单元(MLC)。在其他示例性实施例中，一些电阻式存储器单元RMC是SLC，而其它电阻式存储器单元RMC可以是MLC。
在将一比特数据写入电阻式存储器单元RMC的情况下，电阻式存储器单元RMC可以根据写入其中的数据而具有例如电阻电平的两个分布。在将两比特数据写入电阻式存储器单元RMC的情况下，电阻式存储器单元RMC可以根据写入其中的数据而具有例如电阻电平的四个分布。在将三比特数据写入电阻式存储器单元RMC的情况下，电阻式存储器单元RMC可以根据写入其中的数据而具有例如电阻电平的八个分布。
在电阻式存储器单元RMC是相变随机存取存储器(PRAM)的情况下，电阻式存储器单元RMC中的每一个可以包括可变电阻元件GST，其包括相变材料和访问元件D，所述访问元件D控制在可变电阻元件GST中流动的电流。
参考图9，在电阻式存储器单元RMC的每一个中，访问元件D可以是与可变电阻元件GST串联连接的二极管或晶体管(未示出)。
相变材料的示例包括诸如GaSb、InSb、InSe、Sb2Te3或GeTe之类的两种元素的化合物，诸如GeSbTe、GaSeTe、InSbTe、SnSb2Te4或InSbGe之类的三种元素的化合物，或诸如AgInSbTe、(GeSn)SbTe、GeSb(SeTe)或Te81Ge15Sb2S2之类的四种元素的化合物。在一些示例性实施例中，可以使用由锗(Ge)、锑(Sb)和碲(Te)组成的GeSbTe作为相变材料。
在电阻式存储器单元RMC是电阻式随机存取存储器(RRAM)的情况下，每个电阻式存储器单元RMC的可变电阻元件GST可以包括复合金属氧化物。在电阻式存储器单元RMC为RRAM的情况下，电阻式存储器单元RMC可以包括例如NiO或钙钛矿。钙钛矿可以是诸如锰酸盐(Pr0.7Ca0.3MnO3、Pr0.5Ca0.5MnO3其他PCMO、LCMO等)、钛酸盐(STO：Cr)或锆酸盐(SZO：Cr、Ca2Nb2O7：Cr和Ta2O5：Cr)的组成物。可以在每个电阻式存储器单元RMC的可变电阻元件GST中形成细丝，并且该细丝可以成为用于贯穿流过每个电阻式存储器单元RMC的单元电流的电流路径。在一些示例性实施例中，在电阻式存储器单元RMC是RRAM的情况下，可以不在每个电阻式存储器单元RMC中设置访问元件D。
在电阻式存储器单元RMC是磁随机存取存储器(MRAM)的情况下，每个电阻式存储器单元RMC的可变电阻元件GST可以包括磁体的上电极和下电极以及设置在磁体的上电极和下电极之间的介电体。
在下面的描述中，假设电阻式存储器单元RMC是PRAM，但本公开不限于此。
参考图10，在每个电阻式存储器单元RMC中，可以使用控制在可变电阻元件GST中流动的电流的双向阈值开关(OTS)作为访问元件D。
再次参考图7，读/写电路120可以对包括在存储器单元阵列111中的图9的电阻式存储器单元RMC执行写和读操作。读/写电路120可以经由多条位线连接到存储器单元阵列111，并且可以包括将程序数据写入电阻式存储器单元RMC的写电路126和感测电阻式存储器单元RMC的电阻的读电路124。
读/写电路120还可以包括缓冲器122，并且对缓冲器122执行与对存储器单元阵列111执行的读和写操作相同的操作。当将程序数据写入存储器单元阵列111时，相同的程序数据也可以被写入缓冲器122，并且当使用预定地址读取存储在存储器单元阵列111中的数据时，也可以使用相同的数据地址从缓冲器122读取数据。
缓冲器122可以包括地址区122a和数据区122b。在一些示例性实施例中，地址区122a可以包括例如内容可寻址存储器(CAM)，数据区122b可以包括例如静态随机存取存储器(SRAM)。
参考图11，缓冲器122的尺寸可以小于上述参考图3和图5所述的缓冲器尺寸。具体地，假设上面参考图3和4描述的存储器元件包括能够在每单位时间处理K比特数据(在假设了将数据写入存储器单元阵列和缓冲器的数据速率的情况下)的同时确保稳定时间tWTR长达t2，则存储器元件100-1可以包括能够在每单位时间处理K比特数据(在假设了将数据写入存储器单元阵列111和缓冲器122的数据速率的情况下)的同时确保仅长达t3(其短于t2)的稳定时间tWTR。
因此，根据图5和图7的示例性实施例的存储器件可以减小存储器元件100-1的尺寸并且可以高速处理数据，这将在后面详细描述。
再次参考图7，控制电路130可以控制存储器元件100-1的整体操作。控制电路130还可以控制读/写电路120以允许存储器元件100-1执行读和写操作。例如，为了使存储器元件100-1执行读操作和写操作，控制电路130可以向读/写电路120提供诸如读信号和写信号之类的各种信号，并且读/写电路120可以根据控制电路130提供的各种信号向存储器单元阵列111提供读电流(或读电压)或写电流(或写电压)。
具体地，控制电路130可以从例如图5的存储器控制器200接收读命令和地址，并且可以经由读电路124从缓冲器122和存储器单元阵列111读取数据。此外，控制电路130可以从例如存储器控制器200接收写命令、程序数据和地址，并且可以经由写电路126将程序数据写入缓冲器122和存储器单元阵列111。
存储器单元阵列111的每个电阻式存储器单元RMC可以根据存储在其中的数据而具有不同的电阻电平，并且每个电阻式存储器单元RMC的电阻可以根据要写入其中的程序数据而变化。
可以将写操作分类或划分为复位写操作或设置写操作。电阻式存储器单元RMC可以在设置状态下具有相对较低的电阻电平，并且可以在复位状态下具有相对较高的电阻电平。复位写操作可以是为了增加电阻式存储器单元RMC的电阻而执行的写操作，并且设置写操作可以是为降低电阻式存储器单元RMC的电阻而执行的写操作。
存储器单元阵列111可以被划分为例如页面，并且每个页面可以包括多个电阻式存储器单元RMC。每个页面连接到相同的信号线(例如，相同的字线)，并且因此可以被定义为可以通过单行地址访问的一组电阻式存储器单元RMC。
每个页面可以包括多个单元区域。例如，在每个页面的大小为8KB的情况下，每个页面可以具有四个大小为2KB的单元区域。在一些示例性实施例中，单元区域可以被定义为错误检测和校正的单元，即，ECC的单元。
图7中示出了包括解码器132、电压发生器134、参考信号发生器136、指针控制电路137和比较电路138在内的控制电路130，但本公开不限于此。
解码器132可包括例如行解码器和列解码器。行解码器可以响应于行地址来选择存储器单元阵列111的字线，并且列解码器可以响应于列地址来选择存储器单元阵列111的位线。
在写操作期间，电压发生器134可以产生设置电压Vset或复位电压Vreset，并且可以将设置电压Vset或复位电压Vreset提供给存储器单元阵列111的选定电阻式存储器单元RMC。在读操作期间，电压发生器134可以将读电压Vread提供给存储器单元阵列111的选定电阻式存储器单元RMC。
参考信号发生器135可以产生参考电压或电流，并且可以将参考电压或电流提供给读/写电路120。读/写电路120可以使用由参考信号发生器136提供的参考电压或电流来确定由存储器单元阵列111提供的数据。
参考信号发生器136和读/写电路120在图7中被示出为彼此分离，但是备选地，参考信号发生器136可以包括在读/写电路120中。亦或者，参考信号发生器136和电压发生器134可以合并到单个元件中。
指针控制电路137可以控制缓冲器122的写指针(图11的wPtr)。指针控制电路137可以控制写指针wPtr以顺序地指向缓冲器122的第一存储区域至第N存储区域(图11的1至N)，并且可以因此允许程序数据被写入第一存储区域1至第N存储区域N。响应于当写指针wPtr指向第N存储区域N时提供的新的程序数据，指针控制电路137可以控制写指针wPtr再次指向第一存储区域1，使得新的程序数据可以被写入第一存储区域1。
比较电路138可以比较由缓冲器122输出的数据和由存储器单元阵列111输出的数据。
具体地，比较电路138可以使用相同的地址从缓冲器122和存储器单元阵列111两者读取数据，并且可以比较从缓冲器122读取的数据和从存储器单元阵列111读取的数据。
比较电路138在图7中被示出为与读/写电路120分离，但本公开不限于此。也就是说，备选地，比较电路138可以包括在读/写电路120中。亦或者，比较电路138可以包括在读电路124中。亦或者，比较电路138可以包括在图5的存储器控制器200中。
指针控制电路137被示出为与读/写电路120分离，但本公开不限于此。也就是说，备选地，指针控制电路137可以包括在读/写电路120中。亦或者，指针控制电路137可以包括在写电路126中。亦或者，比较电路138可以包括在缓冲器122中。
下面将参考图7和图12描述根据本公开的一些示例性实施例的存储器件的读操作。
图12是示出了根据本公开的一些示例性实施例的存储器件的读操作的流程图。
参考图12，接收读命令(S10)。例如，存储器元件100-1可以从图5的存储器控制器200接收读命令和读地址。响应于接收到读命令和读地址，存储器元件100-1的控制电路130可使用读/写电路120准备读操作。
此后，确定读地址是否存在于缓冲器中(S20)。例如，控制电路130可以通过使用读/写电路120来确定缓冲器122的任一个地址区122a中是否存在读地址。在一些示例性实施例中，控制电路130可以通过使用读/写电路120用读地址来访问存储器单元阵列111中的一个电阻式存储器单元RMC。
此后，响应于确定读地址存在于缓冲器中，对缓冲器执行读操作(S30)。例如，响应于确定读地址存在于缓冲器122的地址区122a之一中，控制电路130可以通过使用读/写电路120从缓冲器122的与存在读地址的地址区122a相对应的数据区122b读取数据。
另一方面，响应于确定读地址不存在于缓冲器122的任一个地址区122a中，对存储器单元阵列111执行读操作(S40)。例如，控制电路130可以通过使用读/写电路120从可通过读地址访问的电阻式存储器单元RMC读取数据。
下面将参考图7和图13至图17描述根据本公开的一些示例性实施例的存储器件的写操作。
图13是示出了根据本公开的一些示例性实施例的存储器件的写操作的流程图。图14至图17示出了图13的写操作。
参考图13，接收程序数据(S100)。例如，存储器元件100-1可以从图5的存储器控制器200接收写命令、写地址和程序数据。响应于接收到写命令、写地址和程序数据，存储器元件100-1可以使用读/写电路120准备写操作。
此后，确定缓冲器的存储区域是否为空(S110)。响应于确定缓冲器的存储区域为空，将程序数据写入缓冲器和存储器单元阵列(S160)。具体而言，确定是否存在先前存储在由写指针wPtr指向的缓冲器122的存储区域中的数据，并且响应于确定缓冲器122的存储区域中没有被写指针wPtr指向的数据，可以将程序数据写入缓冲器122和存储器单元阵列111两者。
例如，参考图14，响应于从图5的存储器控制器200接收的写命令、写地址和程序数据，当缓冲器122的写指针wPtr指向缓冲器122的第三存储区域3时，控制电路130可以通过使用读/写电路120将写地址和程序数据分别写入缓冲器122的第三存储区域3的地址区122a和数据区122b。此外，控制电路130可以将程序数据写入可以通过写地址访问的存储器单元阵列111的电阻式存储器单元RMC。
另一方面，响应于确定缓冲器不为空(S110)，从缓冲器读取第一数据(S120)。具体地，响应于存在先前存储在由写指针wPtr指向的缓冲器122的存储区域中的数据，可以从被写指针wPtr指向的缓冲器122的存储区域读取第一数据。
例如，参考图15，响应于从图5的存储器控制器200接收的写命令、写地址和程序数据，当缓冲器122的写指针wPtr指向第一存储区域1时，控制电路130可以通过使用读/写电路120读取预先存储在缓冲器122的第一存储区域1中的数据。在该示例中，由于第一数据“1001”被存储在第一存储区域1中，所以可以输出第一数据“1001”。
第一数据“1001”仅仅是示例，并且可以存储在缓冲器122中的数据的单位可以变化。也就是说，备选地，作为数据的单位的页面可以存储在缓冲器122的第一存储区域1中。
此后，从存储器单元阵列读取第二数据(S130)。具体地，可以从可通过存储在由写指针wPtr指向的缓冲器122的存储区域中的地址访问的存储器单元阵列111的电阻式存储器单元RMC中读取第二数据。
例如，参考图15，响应于从图5的存储器控制器200接收的写命令、写地址和程序数据，当缓冲器122的写指针wPtr指向缓冲器122的第一存储区域1时，控制电路130可以从可通过地址“AD1”访问的存储器单元阵列111中的电阻式存储器单元RMC读取第二数据。由于第二数据“1011”被存储在可以通过地址“AD1”访问的存储器单元阵列111的电阻式存储器单元RMC中，所以输出第二数据“1011”。
此后，比较从缓冲器的第一存储区域读取的第一数据和从存储器单元阵列读取的第二数据，以确定它们是否相同(S140)。响应于从缓冲器的第一存储区域读取的第一数据和从存储器单元阵列读取的第二数据不相同，控制缓冲器的写指针(S150)。
例如，参考图15，比较电路138可以比较从缓冲器122的第二存储区域读取的第一数据“1001”和从存储器单元阵列111读取的第二数据“1011”，以确定第一数据“1001”和第二数据“1011”是否相同。由于第一数据“1001”和第二数据“1011”不相同，所以控制电路130或指针控制电路137可以控制缓冲器122的写指针wPtr指向缓冲器122的第二存储区域2。然后，从缓冲器的第二存储区域读取新的第一数据(也称为第三数据)(S120)，并且从存储器单元阵列读取新的第二数据(也称为第四数据)(S130)，并且比较从缓冲器的第二存储区域读取的新的第一数据和从存储器单元阵列读取的新的第二数据，以确定它们是否相同(S140)。
例如，参考图16，比较电路138可以比较可通过地址“AD2”访问的从缓冲器122的第二存储区域读取的新的第一数据“0011”和从存储器单元阵列111的电阻式存储器单元RMC读取的新的第二数据“0011”，以确定新的第一数据“0011”和新的第二数据“0011”是否相同。
此后，比较从缓冲器的第二存储区域读取的新的第一数据和从存储器单元阵列读取的新的第二数据，以确定它们是否相同(S140)。响应于从缓冲器的第二存储区域读取的新的第一数据和从存储器单元阵列读取的新的第二数据相同，将程序数据写入缓冲器的第二存储区域和存储器单元阵列两者(S160)。
例如，参考图16，比较电路138可以比较从缓冲器122读取的新的第一数据“0011”和从存储器单元阵列111读取的新的第二数据“0011”，以确定新的第一数据“0011”和新的第二数据“0011”是否相同。由于新的第一数据“0011”和新的第二数据“0011”相同，所以控制电路130可以通过使用读/写电路120或写电路126将写地址“AD0”和程序数据“0100”写入缓冲器122的第二存储区域2。另外，参考图17，控制电路130可以通过使用读/写电路120或写电路126将程序数据“0100”写入可以存储器单元阵列111的通过写地址“AD0”访问的电阻式存储器单元RMC。可以考虑上述操作S120至S160来定义方法的实施例，其中控制电路被配置为：接收要编程到存储器单元阵列的程序数据，以比较存储在第一存储区域中的第一数据和存储在存储器单元阵列的第一电阻式存储器单元中的第二数据，并且响应于比较第一数据和第二数据，确定缓冲器的第一存储区域和第二存储区域中的一个作为要写入所述程序数据的选定存储区域。
图18至图20示出了根据本公开的一些示例性实施例的存储器件和方法的优点。
参考图18，使用能够确保长达t2的稳定时间tWTR的缓冲器执行写操作所需的时间量可以是t11。
使用能够确保长达t3(其中t3＜t2)的稳定时间tWTR的缓冲器执行写操作所需的时间量可以是t12或t13。
执行写操作所需的时间量为t12的第一情况“情况1”是如下情况：相同的数据存储在由写指针wPtr指向的缓冲器122的存储区域和与由写指针wPtr指向的缓冲器122的存储区域相对应的存储器单元阵列111的电阻式存储器单元RMC两者中，如图16所示。也就是说，第一情况“情况1”是如下情况：即使存储在由写指针wPtr指向的缓冲器122的存储区域中的数据是复位数据，也确保了足够的稳定时间tWTR以使得写操作不再受电阻漂移现象影响。
执行写操作所需的时间量为t13的第二情况“情况2”是如下情况：存储在由写指针wPtr指向的缓冲器122的存储区域的数据和存储在与由写指针wPtr指向的缓冲器122的存储区域相对应的存储器单元阵列111的电阻式存储器单元RMC中的数据不同，如图15所示。也就是说，如上所述，写指针wPtr需要被移动至少一次，然后，需要另外执行读操作和用于比较从缓冲器122读取的数据和从存储器单元阵列111读取的数据的比较操作。
执行写操作所需的时间量为t13的第二情况“情况2”对应于图19的阴影区域，且仅出现在少量电阻式存储器单元RMC中。也就是说，执行写操作所需的时间量为t13的第二情况“情况2”对应于存储器单元分布的尾部，其中所述存储器单元分布是通过将缓冲器尺寸从能够确保长达t2的稳定时间tWTR的尺寸减小到仅能够确保长达t3＜t2的稳定时间tWTR的尺寸而获得的。因此，在写操作期间很少发生执行写操作所需的时间量为t13的第二情况“情况2”。
在执行写操作所需的时间量为t12的第一情况“情况1”中执行读操作和比较操作比执行写操作所需的时间量是t11的情况花费更多时间。然而，参考图20，如果在保持相同的写带宽的同时，缓冲器尺寸从能够确保长达t2的稳定时间tWTR的尺寸M2减小到仅能够确保长达t3＜t2的稳定时间tWTR的尺寸M3，则减小缓冲器占用的面积的效果会是很可观的。
因此，可以实现能够在保持任意给定的写带宽的同时高速运行、并且还能够确保读操作和写操作的可靠性的小型存储器件。
图21是示出了根据本公开的一些示例性实施例的存储器件的写操作的流程图。
参考图21，接收程序数据(S200)，确定缓冲器的存储位置是否为空(S210)，从缓冲器读取数据(S220)，以及从存储器单元阵列读取数据(S230)。操作S200、S210、S220和S230与图13的各个对应部分基本相同，因此，将省略其详细描述。
此后，比较从缓冲器读取的第一数据和从存储器单元阵列读取的第二数据，以确定它们是否相同(S240)。响应于从缓冲器读取的第一数据和从存储器单元阵列读取的第二数据不相同，确定是否可以通过错误检测和校正使从缓冲器读取的第一数据和从存储器单元阵列读取的第二数据相同(S250)。
也就是说，在图21的示例性实施例中，如果确定可以通过错误检测和校正使从缓冲器读取的第一数据和从存储器单元阵列读取的第二数据相同，则确定从缓冲器读取的第一数据和从存储器单元阵列读取的第二数据相同。因此，响应于确定可以通过错误检测和校正使从缓冲器读取的第一数据和从存储器单元阵列读取的第二数据相同，将程序数据写入缓冲器和存储器单元阵列(S270)。另一方面，响应于确定不能通过错误检测和校正使从缓冲器读取的第一数据和从存储器单元阵列读取的第二数据相同，控制缓冲器的写指针(S260)。操作S260和S270与图13的各个对应部分基本上相同，因此，将省略其详细描述。
图22是根据本公开的一些示例性实施例的存储器件的框图。
参考图22，存储器件可以包括存储器控制器400和多个存储器元件300-1至300-n。
存储器控制器400可以包括比较电路410，其对存储器元件300-1至300-n执行与图7的比较电路138的操作类似的操作。存储器元件300-1至300-n可分别包括缓冲器300-1a至300-na以及存储器单元阵列300-1b至300-nb。
图23示出了图22的存储器件的操作的示例。
参考图23，比较电路410可以对存储器元件300-1至300-n执行上述比较操作。例如，比较电路410可以从由存储器元件300-1的写指针wPtr指向的存储器元件300-1的缓冲器300-1a的存储区域和与由存储器元件300-1的写指针wPtr指向的缓冲器300-1a的存储区域相对应的存储器单元阵列300-1b的电阻式存储器单元读取数据，并且可以对从由存储器元件300-1的写指针wPtr指向的存储器元件300-1的缓冲器300-1a的存储区域读取的数据和从与由存储器元件300-1的写指针wPtr指向的缓冲器300-1a的存储区域相对应的存储器单元阵列300-1b的电阻式存储器单元读取的数据进行比较(S301)。如果从由存储器元件300-1的写指针wPtr指向的存储器元件300-1的缓冲器300-1a的存储区域读取的数据和从与由存储器元件300-1的写指针wPtr指向的缓冲器300-1a的存储区域相对应的存储器单元阵列300-1b的电阻式存储器单元读取的数据相同，则可以将程序数据写入存储器元件300-1的缓冲器300-1a和存储器单元阵列300-1b(S301)。
另一方面，如果从由存储器元件300-1的写指针wPtr指向的存储器元件300-1的缓冲器300-1a的存储区域读取的数据和从与由存储器元件300-1的写指针wPtr指向的缓冲器300-1a的存储区域相对应的存储器单元阵列300-1b的电阻式存储器单元读取的数据不同，则比较电路410可以从由存储器元件300-2的写指针wPtr指向的存储器元件300-2的缓冲器300-2a的存储区域和与由存储器元件300-2的写指针wPtr指向的缓冲器300-2a的存储区域相对应的存储器单元阵列300-2b的电阻式存储器单元读取数据，并且可以对从由存储器元件300-2的写指针wPtr指向的存储器元件300-2的缓冲器300-2a的存储区域读取的数据和从与由存储器元件300-2的写指针wPtr指向的缓冲器300-2a的存储区域相对应的存储器单元阵列300-2b的电阻式存储器单元读取的数据进行比较(S302)。如果从由存储器元件300-2的写指针wPtr指向的存储器元件300-2的缓冲器300-2a的存储区域读取的数据和从与由存储器元件300-2的写指针wPtr指向的缓冲器300-2a的存储区域相对应的存储器单元阵列300-2b的电阻式存储器单元读取的数据相同，则可以将程序数据写入存储器元件300-2的缓冲器300-2a和存储器单元阵列300-2b(S302)。
比较电路410可以继续执行上述比较操作，直到完成对从存储器元件300-n的写指针wPtr指向的缓冲器300-na的存储区域读取的数据和从由存储器元件300-n的写指针wPtr指向的缓冲器300-na的存储区域相对应的存储器阵列300-nb的电阻式存储器单元读取的数据的比较(S30n)。
尽管上面描述了示例性实施例，但是不意图这些实施例描述本公开的发明构思的所有可能形式。相反，说明书中使用的词语是描述性的而不是限制性的，并且应当理解，在不脱离本公开的发明构思的精神和范围的情况下，可以进行各种改变。另外，可以组合各种实现实施例的特征以形成本公开的另外的示例性实施例。

Claims (20)

1.一种存储器件，所述存储器件包括：
存储器单元阵列，至少包括第一电阻式存储器单元和第二电阻式存储器单元，其中所述第一电阻式存储器单元和所述第二电阻式存储器单元各自包括电阻变化材料，并且各自被配置为根据电阻的值存储不同的数据；
缓冲器，包括分别与所述第一电阻式存储器单元和所述第二电阻式存储器单元相对应的第一存储区域和第二存储区域；以及
控制电路，被配置为接收要编程到所述存储器单元阵列的程序数据，比较存储在所述第一存储区域中的第一数据和存储在所述第一电阻式存储器单元中的第二数据，并且响应于比较所述第一数据和所述第二数据，确定所述第一存储区域和所述第二存储区域中的一个作为所述程序数据要被写入到的选定存储区域。
2.根据权利要求1所述的存储器件，其中，所述控制电路被配置为当所述第一数据和所述第二数据相同时，将所述程序数据写入所述第一存储区域，并且当所述第一数据和所述第二个数据不同时，将所述程序数据写入所述第二存储区域。
3.根据权利要求1所述的存储器件，还包括：
纠错码ECC单元，被配置为对存储在所述存储器单元阵列中的第二数据执行错误检测和校正，
其中所述控制电路被配置为当确定能够通过错误检测和校正使所述第一数据和所述第二数据相同时，将所述程序数据写入所述第一存储区域，并且当确定不能通过错误检测和校正使所述第一数据和所述第二数据相同时，将所述程序数据写入所述第二存储区域。
4.根据权利要求1所述的存储器件，其中，
所述控制电路包括指针控制电路，被配置为对指向所述程序数据要被写入的目标存储区域的写指针进行控制，以及
所述指针控制电路还被配置为根据比较所述第一数据和所述第二数据的结果来控制所述写指针改变所述程序数据要被写入的目标存储区域。
5.根据权利要求1所述的存储器件，其中，所述存储器单元阵列、所述缓冲器和所述控制电路构成存储器元件，所述存储器件还包括被配置为向所述存储器元件提供所述程序数据和写命令的存储器控制器。
6.根据权利要求1所述的存储器件，其中，
所述第一电阻式存储器单元和所述第一存储区域设置在第一存储器元件中，以及
所述第二电阻式存储器单元和所述第二存储区域设置在与所述第一存储器元件不同的第二存储器元件中，
所述存储器件还包括存储器控制器，其被配置为向所述第一存储器元件和所述第二存储器元件提供所述程序数据和写命令。
7.根据权利要求1所述的存储器件，其中，所述第一电阻式存储器单元和所述第二电阻式存储器单元各自包括可变电阻元件和访问元件，所述可变电阻元件包括相变材料，所述访问元件控制在所述可变电阻元件中流过的电流。
8.根据权利要求7所述的存储器件，其中，所述访问元件包括双向阈值开关OTS。
9.一种操作存储器件的方法，包括：
接收程序数据；
读取存储在所述存储器件的缓冲器的第一存储区域中的第一数据，其中所述第一存储区域被写指针指向；
读取存储在所述存储器件的第一电阻式存储器单元中的第二数据，所述第一电阻式存储器单元与所述第一存储区域相对应并根据电阻的值存储不同的数据；
比较所述第一数据和所述第二数据；以及
当比较所述第一数据和所述第二数据产生第一结果时，将所述程序数据写入所述第一存储区域，并且当比较所述第一数据和所述第二数据产生与所述第一结果不同的第二结果时，控制所述写指针指向所述缓冲器的与所述第一存储区域不同的第二存储区域。
10.根据权利要求9所述的方法，还包括：
控制所述写指针指向所述第二存储区域；
比较存储在第二存储区域中的第三数据和存储在与所述第二存储区域相对应的第二电阻式存储器单元中的第四数据；以及
当比较所述第三数据和所述第四数据的结果是所述第一结果时，将所述程序数据写入所述第二存储区域，并且当比较所述第三数据和所述第四数据的结果是所述第二结果时，控制所述写指针指向所述缓冲器的与所述第一存储区域和所述第二存储区域不同的第三存储区域。
11.根据权利要求9所述的方法，其中，所述第一存储区域和所述第一电阻式存储器单元由相同的地址指示。
12.根据权利要求9所述的方法，其中，
所述第一结果包括所述第一数据和所述第二数据相同的第一情况，以及
所述第二结果包括所述第一数据和所述第二数据不同的第二情况。
13.根据权利要求9所述的方法，其中，
所述第一结果包括能够通过错误检测和校正使所述第一数据和所述第二数据相同的情况。
14.根据权利要求9所述的方法，还包括：
提供读命令；以及
响应于所述读命令，从包括所述第一电阻式存储器单元的存储器单元阵列和所述缓冲器中的一个输出读数据。
15.根据权利要求14所述的方法，其中，
提供所述读命令包括提供读地址，以及
输出所述读数据包括：当所述读地址存在于所述缓冲器中时，从所述缓冲器输出所述读数据，并且当所述读地址不存在于所述缓冲器中时，从所述存储器单元阵列输出所述读数据。
16.一种操作存储器件的方法，包括：
接收程序数据；
读取存储在所述存储器件的缓冲器的第一存储区域中的第一数据，其中所述缓冲器包括所述第一存储区域和与所述第一存储区域分离的第二存储区域；
读取存储在所述存储器件的存储器单元阵列的第一电阻式存储器单元中的第二数据，其中所述第一电阻式存储器单元与所述第一存储区域相对应并根据电阻的值存储不同的数据；
比较所述第一数据和所述第二数据；以及
当比较所述第一数据和所述第二数据产生第一结果时，将所述程序数据写入所述第一存储区域，并且当比较所述第一数据和所述第二数据产生与所述第一结果不同的第二结果时，将所述程序数据写入所述第二存储区域。
17.根据权利要求16所述的方法，其中，
所述第一存储区域和所述第二存储区域设置在所述存储器件的单个存储器元件中，以及
所述第一电阻式存储器单元和第二电阻式存储器单元也设置在所述单个存储器元件中。
18.根据权利要求16所述的方法，其中，
所述第一存储区域和所述第一电阻式存储器单元设置在所述存储器件的第一存储器元件中，以及
所述存储器件的所述第二存储区域和第二电阻式存储器单元设置在所述存储器件的与所述第一存储器元件不同的第二存储器元件中。
19.根据权利要求16所述的方法，其中，
所述第一存储区域和所述第一电阻式存储器单元由彼此相同的第一地址指示，以及
所述存储器件的所述第二存储区域和第二电阻式存储器单元由彼此相同的第二地址指示。
20.根据权利要求16所述的操作方法，其中，
所述第一结果包括所述第一数据和所述第二数据相同的第一情况，以及
所述第二结果包括所述第一数据和所述第二数据不同的第二情况。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111796764A (zh) * 2019-04-05 2020-10-20 三星电子株式会社 存储器设备及其操作方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110999075A (zh) 2017-06-30 2020-04-10 艾瑞科技有限公司 用于电阻性输出阻抗的高增益谐振放大器
KR102641097B1 (ko) * 2018-12-31 2024-02-27 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 프로그램 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101354915A (zh) * 2007-04-30 2009-01-28 三星电子株式会社 相变存储器件、使用其的存储系统和读取存储器件的方法
US20090237978A1 (en) * 2008-03-21 2009-09-24 Samsung Electronics Co., Ltd. Semiconductor device having resistance based memory array, method of reading, and systems associated therewith
CN101548335A (zh) * 2007-08-01 2009-09-30 松下电器产业株式会社 非易失性存储装置
CN101727982A (zh) * 2008-10-17 2010-06-09 三星电子株式会社 执行编程和验证操作的可变电阻存储器装置
US20110055486A1 (en) * 2009-09-01 2011-03-03 Samsung Electronics Co., Ltd. Resistive memory devices and related methods of operation

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4325275B2 (ja) 2003-05-28 2009-09-02 株式会社日立製作所 半導体装置
JP4372134B2 (ja) * 2006-09-29 2009-11-25 株式会社日立製作所 データ比較機能を有するストレージシステム
JP5062251B2 (ja) 2007-03-28 2012-10-31 富士通株式会社 可変抵抗メモリ及びそのデータ書込み方法
KR101237005B1 (ko) 2007-11-09 2013-02-26 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치, 이를 포함하는메모리 시스템, 및 이의 구동 방법
KR20090098228A (ko) 2008-03-13 2009-09-17 삼성전자주식회사 상 변화 메모리 장치 및 이의 부트 블럭 설정 방법
KR20090109345A (ko) 2008-04-15 2009-10-20 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치, 이를 포함하는메모리 시스템
JP5188328B2 (ja) 2008-08-29 2013-04-24 株式会社日立製作所 半導体装置
KR20100058825A (ko) * 2008-11-25 2010-06-04 삼성전자주식회사 저항체를 이용한 반도체 장치, 이를 이용한 카드 또는 시스템 및 상기 반도체 장치의 구동 방법
US8174876B2 (en) 2009-06-19 2012-05-08 Hynix Semiconductor Inc. Fusion memory device embodied with phase change memory devices having different resistance distributions and data processing system using the same
JP2011060388A (ja) 2009-09-11 2011-03-24 Toshiba Corp 不揮発性メモリ装置
TWI545587B (zh) 2010-08-06 2016-08-11 半導體能源研究所股份有限公司 半導體裝置及驅動半導體裝置的方法
US8649212B2 (en) 2010-09-24 2014-02-11 Intel Corporation Method, apparatus and system to determine access information for a phase change memory
US8467237B2 (en) 2010-10-15 2013-06-18 Micron Technology, Inc. Read distribution management for phase change memory
US9021227B2 (en) 2011-06-22 2015-04-28 Intel Corporation Drift management in a phase change memory and switch (PCMS) memory device
JP5727948B2 (ja) * 2012-01-16 2015-06-03 株式会社東芝 半導体記憶装置
US9679664B2 (en) * 2012-02-11 2017-06-13 Samsung Electronics Co., Ltd. Method and system for providing a smart memory architecture
US9076530B2 (en) * 2013-02-07 2015-07-07 Seagate Technology Llc Non-volatile write buffer data retention pending scheduled verification
KR102080542B1 (ko) * 2013-06-27 2020-02-25 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
KR102059865B1 (ko) 2013-08-06 2020-02-12 삼성전자주식회사 가변 저항 메모리 장치 및 그것을 포함하는 가변 저항 메모리 시스템
US9245619B2 (en) 2014-03-04 2016-01-26 International Business Machines Corporation Memory device with memory buffer for premature read protection
KR102126760B1 (ko) * 2014-04-07 2020-06-25 삼성전자 주식회사 비휘발성 메모리 장치의 구동 방법
KR20160065661A (ko) 2014-12-01 2016-06-09 주식회사 티엘아이 메모리 컨트롤러, 이를 포함하는 시스템, 및 이의 동작 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101354915A (zh) * 2007-04-30 2009-01-28 三星电子株式会社 相变存储器件、使用其的存储系统和读取存储器件的方法
CN101548335A (zh) * 2007-08-01 2009-09-30 松下电器产业株式会社 非易失性存储装置
US20090237978A1 (en) * 2008-03-21 2009-09-24 Samsung Electronics Co., Ltd. Semiconductor device having resistance based memory array, method of reading, and systems associated therewith
CN101727982A (zh) * 2008-10-17 2010-06-09 三星电子株式会社 执行编程和验证操作的可变电阻存储器装置
US20110055486A1 (en) * 2009-09-01 2011-03-03 Samsung Electronics Co., Ltd. Resistive memory devices and related methods of operation

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111796764A (zh) * 2019-04-05 2020-10-20 三星电子株式会社 存储器设备及其操作方法

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Publication number Publication date
CN108281167B (zh) 2022-11-04
US10074426B2 (en) 2018-09-11
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