CN108256209A - 一种菊花链布线时钟信号传输路径电路 - Google Patents

Abstract

本发明公开了一种菊花链布线时钟信号传输路径电路，包含时钟及与时钟差分输出端口串接的至少两个终端设备。本发明可有效改善串接多设备终端处的传输通道阻抗值，保证整链路通道上的阻抗传输一致性，以此提升时钟信号传输质量，为原理线路功能简化，产品开发成本降低。

Description

一种菊花链布线时钟信号传输路径电路

技术领域

本发明涉及服务器主板制造领域。

背景技术

随着电子科技的高速发展，各ODM Server厂商为更多的占据市场份额，以达到获取市场营销主导地位的目的，在Server产品的开发时，以采用差异化功能设计，小面积高密度PCB尺寸设计及原理线路部件物料精简等设计方式，在尽可能降低产品开发生产费用同时，实现产品设计功能满足客户的需求。以此，提升产品在市场销售时的竞争力。

在原理线路使用部件简化设计方面，对于Server主板上的CLK时钟信号分布系统，传统设计方式是采用点对点(Point to Point)方式，即CLK信号由时钟(CLK Generator)直接输出端接一个时钟终端设备。这样设计方法，当Device终端设备数据较多时，时钟输出端口数量不足话，将需要额外增加一个时钟，这样话，不仅会带来部件物料增多带来的开发成本提升，也可能会因时钟在PCB板上无法摆放，需增加PCB板卡面积等方式，提高PCB板卡加工费用。

在主板时钟系统分配方案中，传统设计方案是采用点对点直接端接方案，当主板上需要支持的IO设备数量较多时，通常是以增加时钟的数量方式提供解决方案，。因而，这种方式的使用，将会增加线路物料的使用数量及因部件数量的增大，影响到后期PCB板上器件摆放及Routing设计的复杂度，对产品开发成本及设计难度等方面都带来不利的影响。

为简化原理线路部件使用数量，节省产品开发成本。针对时钟系统分布方案，采用菊花链方式设计，即使用一个CLK时钟端口串接2～3个终端device设备，但因串接device设备较多时，会因终端设备本身寄生电容特性增多，引起串接终端设备处的传输线特征阻抗变小。

发明内容

本发明为解决菊花链电路但因串接设备较多时，会因终端设备本身寄生电容特性增多，引起串接终端设备处的传输线特征阻抗变小，而造成阻抗不连续，使其信号在传输路径上反射幅度变大，影响到信号完整性问题。为此，本发明提供一种菊花链布线时钟信号传输路径电路，它具有可补偿较多终端设备寄生电容特性、降低信号反射问题带来的信号完整性影响的优点。

为了实现上述目的，本发明采用如下技术方案。

一种菊花链布线时钟信号传输路径电路，包含时钟(CLK)及与时钟差分输出端口串接的至少两个终端设备(device)。所述串接终端设备段处的传输线特征阻抗值为90～100ohm，所述串接终端设备段处的线宽/线距/线宽为3.5mil/4.5mil/3.5mil。

差分走线线宽的变细，可增大串接设备段处的电感值，以此补偿较多设备寄生电容特性，达到阻抗平衡。同时，串接多设备端处的阻抗值提升范围最好控制在90～100ohm之间，以免特征阻抗值提升较高，其模拟线宽变细较多，如达到3mil线宽值。此数值已接近PCB板厂批量生产加工制程能力，若线宽再细话，会引起板卡批量生产报废率提高的风险。

本发明的有益效果：本发明可有效改善串接多设备终端处的传输通道阻抗值，保证整链路通道上的阻抗传输一致性，以此提升时钟信号传输质量，为原理线路功能简化，产品开发成本降低。

附图说明

图1是现有技术中时钟信号系统互连分布图。

图2是实施例的时钟信号系统互连分布图。

图3是差分走线的线宽线距示意图。

图4是实施例的多串接终端设备寄生电容等效示意图。

图5是实施例时钟信号传输路径特征阻抗模拟波形示意图。

图6是对比例1时钟信号传输路径特征阻抗模拟波形示意图。

图7是对比例2时钟信号传输路径特征阻抗模拟波形示意图。

图中，1.时钟、2.PCIe设备、3.第一时钟差分输出、4.第二差分时钟输出；

W为线宽、S为线距、C1～C3为寄生电容。

具体实施方式

下面结合附图与实施例对本发明作进一步说明。

实施例

如图2、图3所示，一种菊花链布线时钟信号传输路径电路，包含时钟(CLK)1及与时钟差分输出端口串接的三个终端PCIe设备2(device)。串接终端设备段处的传输线特征阻抗值为90ohm，串接终端设备段处的线宽W/线距S/线宽W为3.5mil/4.5mil/3.5mil。

实施例的采用此方式互连时，多终端设备本身寄生电容特性将全部集中在同一条传输路径通道上，其等效示意图如附图4所示。时钟1的第一时钟差分输出端口连接寄生电容C1～C3。

时钟信号传输路径特征阻抗模拟波形如图5所示，当串接终端设备段处的传输线阻抗值变高后，其整链路通道的阻抗模拟幅度变化将较好的改善，大幅减缓传输路径上的阻抗突变幅度，有效改善了信号传输质量，提高了原理线路部件简化设计后，在PCB板设计方面的可行性。

对比例1

如图1所示，以传统的时钟信号系统互连方式进行连接，时钟1的第一时钟差分输出3、第二差分时钟输出4各接一个时钟终端PCIe设备2，即采用点对点方式进行互连。处差分走线阻抗定义为85ohm，线宽线距为5mil/7mil/5mil。

时钟信号传输路径特征阻抗模拟波形示如图6所示，整传输链路通道的特征阻抗一致性较好，仅是在端接设备终端因器件本身寄生电容特性，会有略微小的阻抗值偏低变化，但因幅值变化不大，其信号反射造成的影响可忽略不计。

但这种方式当Device终端设备数据较多时，时钟输出端口数量不足话，将需要额外增加时钟。

对比例2

一种菊花链布线时钟信号传输路径电路，包含时钟(CLK)及与时钟差分输出端口串接的三个终端设备(device)。串接终端设备段处的传输线特征阻抗值为90ohm，串接终端设备段处的线宽/线距/线宽为5mil/7mil/5mil。

时钟信号传输路径特征阻抗模拟波形示意如图7，由此可见，在串接终端设备段处的传输通道将并接多个寄生电容，会影响此段处传输线特征阻抗值。

对比例2的方式进行时钟布线设计时，若传输线仍采用对比例1中85ohm阻抗值下的线宽进行各串接终端设备互连时，其传输走线线宽不变，即电感L值保持不变，而电容C值较变大。因而，特征阻抗值将变小，如附图7所示，当采用原始阻抗值下的走线线宽串接互连各终端设备时，其在串接终端处传输通道阻抗幅度值将变小，因而造成传输路径阻抗不连续，加剧了信号反射带来的信号完整性影响。

上述虽然结合附图对本发明的具体实施方式进行了描述，但并非对本发明保护范围的限制，所属领域技术人员应该明白，在本发明的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本发明的保护范围以内。

Claims (1)

1.一种菊花链布线时钟信号传输路径电路，其特征在于，包含时钟及与时钟差分输出端口串接的至少两个终端设备；所述串接终端设备段处的传输线特征阻抗值为90～100ohm，所述串接终端设备段处的线宽/线距/线宽为3.5mil/4.5mil/3.5mil。