CN107729277B - 一种多功能复用高速信号co-lay走线结构及走线方法 - Google Patents

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Abstract

本发明公开一种多功能复用高速信号co‑lay走线结构及走线方法，包括：CPU芯片、PCH芯片、第一switch芯片、第二switch芯片、PCIE连接器、Oculink连接器和PCB板；PCB板上设置有第一至第八过孔、第一至第四co‑lay电阻；第一过孔和第二过孔之间连接信号线，该信号线对应a1走线；第四过孔和第五过孔之间连接信号线，该信号线对应c走线；第七过孔和第八过孔之间连接信号线，该信号线对应a2走线；第八过孔还引出另一信号线，对应b2走线；第九过孔引出一信号线，对应b1走线。本发明通过合理的co‑lay电阻摆放及出线实现多功能单板复用，保证同一块板卡上兼容多种功能应用场景，而不用多余开发另外的类似板卡，节省大量成本，提高设计效率，简洁高效。

Description

一种多功能复用高速信号co-lay走线结构及走线方法
技术领域
本发明涉及高速信号走线领域，具体涉及一种多功能复用高速信号co-lay走线结构及走线方法。
背景技术
随着Intel系统平台在制程和功能上的不断演进，可支持的外围设备越来越多，速率也跟随信号协议越来越高。
为了在有限的封装内集成更多的应用场景，管脚功能的复用开始集成在最新一代CPU芯片中，这也给终端使用者在单位成本前提下提供了更多的选择，从另一方面来说，服务器设计者将面对更为复杂的原理及板卡设计。
这种全新的设计方法仍处于测试阶段，之前的设计规范不再完全适用，Intel提供的设计指导书里也没有给出相应的要求，甚至与之前的规则是相违背的，所以在设计验证阶段摸索出一种适用于这种功能复用的走线方法对这一代平台的服务器主板开发是很有必要的。
以CPU芯片与PCH芯片之间互连的Uplink为例进行说明，CPU芯片与PCH芯片之间通过DMI和Uplink互连。其中：Uplink X8用于数据压缩加密，同时这8对信号线也所对应的管脚也可直接由PCH芯片引出配置为SATA信号直连SATA硬盘。
在设计时，为兼顾两芯片互连以支持数据压缩加密功能和SATA，就需要在原理图设计时将CPU芯片和PCH芯片对应管脚连接起来，同时PCH芯片也要引出SATA信号到SATA接口，再者，CPU芯片的PCIe IO接口也很有可能会连接到PCIe插槽。在这样的应用场景下，即存在信号分支繁多，走线密集等板卡设计难点。线路示意图如图1所示。
发明内容
为解决上述问题，本发明提供一种多功能复用高速信号co-lay走线结构及走线方法。
本发明的技术方案是：一种多功能复用高速信号co-lay走线结构，包括：CPU芯片、PCH芯片、第一switch芯片、第二switch芯片、PCIE连接器和Oculink连接器；CPU芯片与第一switch芯片连接，该连接之间的走线为a1走线；第一switch芯片与PCIE连接器连接，该连接之间的走线为b1走线；第一switch芯片还有第二switch芯片连接，该连接之间的走线为c走线；第二switch芯片与PCH芯片连接，该连接之间的走线为a2走线；第二switch芯片还与Oculink连接器连接，该连接之间的走线为b2走线；
还包括：PCB板；PCB板上设置有第一过孔、第二过孔、第三过孔、第四过孔、第五过孔、第六过孔、第七过孔、第八过孔、第一co-lay电阻、第二co-lay电阻、第三co-lay电阻、第四co-lay电阻；
第一co-lay电阻压叠在第二过孔和第三过孔，第二co-lay电阻压叠在第三过孔和第四过孔处；第一co-lay电阻、第二co-lay电阻在第三过孔相互压叠；
第三co-lay电阻压叠在第五过孔和第六过孔处，第四co-lay电阻压叠在第六过孔和第七过孔处；第三co-lay电阻、第四co-lay电阻在第五过孔相互压叠；
第一co-lay电阻和第二co-lay电阻相互压叠部位的一侧还设置第九过孔；
第一过孔和第二过孔之间连接信号线，该信号线对应a1走线；第四过孔和第五过孔之间连接信号线，该信号线对应c走线；第七过孔和第八过孔之间连接信号线，该信号线对应a2走线；第八过孔还引出另一信号线，对应b2走线；第九过孔引出一信号线，对应b1走线。
进一步地，第一co-lay电阻、第二co-lay电阻、第三co-lay电阻、第四co-lay电阻放置在PCB板的top面。
进一步地，第九过孔为换层过孔。
进一步地，在第九过孔附近设置隔离地孔。
本发明还提供一种基于上述多功能复用高速信号co-lay走线结构的走线方法，包括以下步骤：
绘制原理图，并输出原理框图；
摆放板卡器件，并将第一co-lay电阻、第二co-lay电阻、第三co-lay电阻和第四co-lay电阻放置在相应的功能复用路径交叉处；
根据芯片pin脚分布规划走线层面；
第一co-lay电阻、第二co-lay电阻、第三co-lay电阻和第四co-lay电阻处按权利要求1所述走线结构出线；
连接各个bus走线，根据功能需求焊接相应co-lay电阻。
本发明提供的多功能复用高速信号co-lay走线结构及走线方法，通过合理的co-lay电阻摆放及出线实现多功能单板复用，保证同一块板卡上兼容多种功能应用场景，而不用多余开发另外的类似板卡，节省大量成本，提高设计效率，简洁高效。
附图说明
图1是CPU芯片与PCH芯片之间线路示意图。
图2是本发明具体实施例PCB板走线示意图。
图中，1-CPU芯片，2-第一switch芯片，3-第二switch芯片，4-PCH芯片，5-PCIE连接器，6-Oculink连接器，7-第一过孔，8-a1走线，9-第二过孔，10-隔离地孔，11-第一co-lay电阻，12-第三过孔，13-第九过孔，14-b1走线，15-第二co-lay电阻，16-第四过孔，17-c走线，18-第三co-lay电阻，19-第五过孔，20-第六过孔，21-第四co-lay电阻，22-b2走线，23-第七过孔，24-第八过孔，25-a2走线。
具体实施方式
下面结合附图并通过具体实施例对本发明进行详细阐述，以下实施例是对本发明的解释，而本发明并不局限于以下实施方式。
如图1所示，本发明提供的多功能复用高速信号co-lay走线结构，包括：CPU芯片1、PCH芯片4、第一switch芯片2、第二switch芯片3、PCIE连接器5和Oculink连接器6。CPU芯片1与第一switch芯片2连接，该连接之间的走线为a1走线8；第一switch芯片2与PCIE连接器5连接，该连接之间的走线为b1走线；第一switch芯片2还有第二switch芯片3连接，该连接之间的走线为c走线17；第二switch芯片3与PCH芯片4连接，该连接之间的走线为a2走线25；第二switch芯片3还与Oculink连接器6连接，该连接之间的走线为b2走线22。
本实施例的PCB板设计如图2所示，本实施例附图2只截取PCB板的一部分以说明本发明技术方案。PCB板上设置有第一过孔7、第二过孔9、第三过孔、第四过孔16、第五过孔19、第六过孔20、第七过孔23、第八过孔24、第一co-lay电阻11、第二co-lay电阻15、第三co-lay电阻18、第四co-lay电阻21。
c走线17的两个节点处要走两个co-lay电阻才能实现所需功能连接，共两种：第一种是CPU芯片1和PCH芯片4直连的a1→c→a2；第二种是CPU芯片1到slot，即a1→b1。同时，PCH到SATA走a2→b2。考虑到各段走线的长度值，以降低走线损耗，以及考虑到降低过孔之间的串扰，本实施例的第一co-lay电阻11、第二co-lay电阻15、第三co-lay电阻18、第四co-lay电阻21放置在PCB板的top面，各个co-lay电阻处按以下方式摆放和出线：
第一co-lay电阻11压叠在第二过孔9和第三过孔，第二co-lay电阻15压叠在第三过孔和第四过孔16处；第一co-lay电阻11、第二co-lay电阻15在第三过孔相互压叠。第一co-lay电阻11和第二co-lay电阻15相互压叠部位的一侧还设置第九过孔。第一过孔7和第二过孔9之间连接信号线，该信号线对应a1走线8；第四过孔16和第五过孔19之间连接信号线，该信号线对应c走线17；第七过孔23和第八过孔24之间连接信号线，该信号线对应a2走线25；第八过孔24还引出另一信号线，对应b2走线22；第九过孔引出一信号线，对应b1走线。其中，第九过孔为换层过孔。在第九过孔附近设置隔离地孔10，以起到屏蔽作用。
基于上述走线结构，设计人员可根据以下方法步骤实现板卡兼容设计：
S1:绘制原理图，并输出原理框图；
S2:摆放板卡器件，并将第一co-lay电阻11、第二co-lay电阻15、第三co-lay电阻18和第四co-lay电阻21放置在相应的功能复用路径交叉处；
S3:根据芯片pin脚分布规划走线层面；
S4:第一co-lay电阻11、第二co-lay电阻15、第三co-lay电阻18和第四co-lay电阻21处按上述走线结构出线；
S5：连接各个bus走线，根据功能需求焊接相应co-lay电阻。
通过本实施例的走线结构及走线方法，合理地摆放co-lay电阻及设计出现，实现多功能单板复用，保证同一块板卡上兼容多种功能应用场景，而不用多余开发另外的类似板卡，为项目节省大量成本，提高设计效率，简洁高效。
以上公开的仅为本发明的优选实施方式，但本发明并非局限于此，任何本领域的技术人员能思之的没有创造性的变化，以及在不脱离本发明原理前提下所作的若干改进和润饰，都应落在本发明的保护范围内。

Claims (5)

1.一种多功能复用高速信号co-lay走线结构，包括：CPU芯片、PCH芯片、第一switch芯片、第二switch芯片、PCIE连接器和Oculink连接器；其特征在于，CPU芯片与第一switch芯片连接，该连接之间的走线为a1走线；第一switch芯片与PCIE连接器连接，该连接之间的走线为b1走线；第一switch芯片还有第二switch芯片连接，该连接之间的走线为c走线；第二switch芯片与PCH芯片连接，该连接之间的走线为a2走线；第二switch芯片还与Oculink连接器连接，该连接之间的走线为b2走线；
还包括：PCB板；PCB板上设置有第一过孔、第二过孔、第三过孔、第四过孔、第五过孔、第六过孔、第七过孔、第八过孔、第一co-lay电阻、第二co-lay电阻、第三co-lay电阻、第四co-lay电阻；
第一co-lay电阻压叠在第二过孔和第三过孔，第二co-lay电阻压叠在第三过孔和第四过孔处；第一co-lay电阻、第二co-lay电阻在第三过孔相互压叠；
第三co-lay电阻压叠在第五过孔和第六过孔处，第四co-lay电阻压叠在第六过孔和第七过孔处；第三co-lay电阻、第四co-lay电阻在第五过孔相互压叠；
第一co-lay电阻和第二co-lay电阻相互压叠部位的一侧还设置第九过孔；
第一过孔和第二过孔之间连接信号线，该信号线对应a1走线；第四过孔和第五过孔之间连接信号线，该信号线对应c走线；第七过孔和第八过孔之间连接信号线，该信号线对应a2走线；第八过孔还引出另一信号线，对应b2走线；第九过孔引出一信号线，对应b1走线。
2.根据权利要求1所述的多功能复用高速信号co-lay走线结构，其特征在于，第一co-lay电阻、第二co-lay电阻、第三co-lay电阻、第四co-lay电阻放置在PCB板的top面。
3.根据权利要求1或2所述的多功能复用高速信号co-lay走线结构，其特征在于，第九过孔为换层过孔。
4.根据权利要求3所述的多功能复用高速信号co-lay走线结构，其特征在于，在第九过孔附近设置隔离地孔。
5.一种基于权利要求1所述多功能复用高速信号co-lay走线结构的走线方法，其特征在于，包括以下步骤：
绘制原理图，并输出原理框图；
摆放板卡器件，并将第一co-lay电阻、第二co-lay电阻、第三co-lay电阻和第四co-lay电阻放置在相应的功能复用路径交叉处；
根据芯片pin脚分布规划走线层面；
第一co-lay电阻、第二co-lay电阻、第三co-lay电阻和第四co-lay电阻处按权利要求1所述走线结构出线；
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