CN210006044U - 一种用于承载处理器的印刷电路板 - Google Patents

Abstract

本公开是关于一种用于承载处理器的印刷电路板，包括：电路板基板，其中，电路板基板中布设有不同型号的处理器，每个型号的处理器在电路板基板上布设有多个处理器，多个处理器至少属于两个型号，同一型号的任意两个处理器之间通过多根互联总线进行通信连接，不同型号的处理器之间用于通信连接的互联总线的数量相同；电路板基板上还布设有串行总线，各互联总线在电路板基板上的走线方向与串行总线在电路板基板上的走线方向相同。本公开实施例能够降低印刷电路板的加工的难度，提高印刷电路板良品率。

Description

一种用于承载处理器的印刷电路板

技术领域

本公开涉及印刷电路板制造技术领域，尤其涉及一种用于承载处理器的印刷电路板。

背景技术

英特尔Whitley平台是英特尔公司计划于2020年推出的新的处理平台，针对该平台所使用的处理器进行印刷电路板设计时，如图1所示，印刷电路板中用于CPU(CentralProcessing Unit，中央处理器)间通信的其中一条互联总线(英文名称UPI，Ultra PathInterconnect)走线方向和PCIe(peripheral component interconnect express，高速串行计算机扩展总线标准)线路(即串行总线)的走线方向会形成十字交叉。

相关技术通常采用特殊的钻孔技术，例如，背钻，盲白孔，雷射孔等技术，在互联总线走线和串行总线走线的交叉处进行钻孔，从而避免互联总线走线方向和串行总线走线方向形成十字交叉，以避免高速信号通道由于十字交叉而带来的引号干扰问题。

但是，上述通过特殊的钻孔技术会增加印刷电路板的加工的难度，容易因加工失败而造成印刷电路板报废，导致良品率的下降，从而导致成本上升。

实用新型内容

本公开提供一种用于承载处理器的印刷电路板，以至少解决相关技术中因对互联总线走线和串行总线走线的交叉处采用特殊钻孔技术而导致的印刷电路板良品率下降的问题。本公开的技术方案如下：

根据本公开实施例的第一方面，提供一种用于承载处理器的印刷电路板，包括：电路板基板，其中，

所述电路板基板中布设有不同型号的处理器，每个型号的处理器在所述电路板基板上布设有多个处理器，多个处理器至少属于两个型号，同一型号的任意两个处理器之间通过多根互联总线进行通信连接，不同型号的处理器之间用于通信连接的互联总线的数量相同；

所述电路板基板上还布设有串行总线，各互联总线在所述电路板基板上的走线方向与所述串行总线在所述电路板基板上的走线方向相同。

可选的，每个所述处理器包括多个数据传输端口，任意一根互联总线通过两个处理器的两个数据传输端口建立通信连接，任意两个处理器之间用于建立通信连接的互联总线在所述电路板基板上的走线方向相互平行。

可选的，所述处理器包括的多个数据传输端口之间相互独立。

可选的，所述互联总线为用户程序接口总线。

可选的，所述多根互联总线包括：第一互联总线，第二互联总线，以及第三互联总线，其中，所述第一互联总线分别通过两个处理器中的其中一个处理器的第一数据传输端口以及另一个处理器的第二数据传输端口建立通信连接，所述第二互联总线分别通过两个处理器中的其中一个处理器的第二数据传输端口以及另一个处理器的第一数据传输端口建立通信连接，所述第三互联总线分别通过两个处理器中的其中一个处理器的第三数据传输端口以及另一个处理器的第三数据传输端口建立通信连接。

可选的，所述电路板基板上预留有用于连接第四互联总线的数据传输端口，所述第四互联总线为除所述多根互联总线外的其他互联总线。

可选的，所述第一互联总线分别与其中一个处理器的第一处理单元以及另一个处理器的第一处理单元连接，所述第二互联总线分别与其中一个处理器的第一处理单元以及另一个处理器的第二处理单元连接，所述第三互联总线分别与其中一个处理器的第二处理单元以及另一个处理器的第一处理单元连接。

可选的，不同型号处理器的架构或制程不同。

本公开的实施例提供的技术方案至少带来以下有益效果：本公开实施例印刷电路板的电路板基板上，同一型号的任意两个处理器之间通过多根互联总线进行通信连接，不同型号的处理器之间用于通信连接的互联总线的数量相同，并且电路板基板上还布设有串行总线，各互联总线在电路板基板上的走线方向与串行总线在电路板基板上的走线方向相同，因此无需再对印刷电路板使用特殊的钻孔技术，从而降低印刷电路板的加工的难度，提高印刷电路板良品率。应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。

图1是根据一示例性实施例示出的印刷电路板中互联总线与串行总线形成十字交叉的示意图；

图2是根据一示例性实施例示出的一种用于承载处理器的印刷电路板的结构示意图；

图3是根据一示例性实施例示出的另一种用于承载处理器的印刷电路板的结构示意图；

图4是根据一示例性实施例示出的再一种用于承载处理器的印刷电路板的结构示意图；

图5是根据一示例性实施例示出的第四种用于承载处理器的印刷电路板的结构示意图；

图6是根据一示例性实施例示出的第五种用于承载处理器的印刷电路板的结构示意图。

具体实施方式

为了使本领域普通人员更好地理解本公开的技术方案，下面将结合附图，对本公开实施例中的技术方案进行清楚、完整地描述。

需要说明的是，本公开的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本公开的实施例能够以除了在这里图示或描述的那些以外的顺序实施。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置和方法的例子。

本公开实施例公开了一种用于承载处理器的印刷电路板，如图2所示，包括：电路板基板1，其中，电路板基板1中可以布设有不同型号的处理器，每个型号的处理器在电路板基板1上可以布设有多个处理器，多个处理器至少属于两个型号，同一型号的任意两个处理器之间可以通过多根互联总线2进行通信连接，不同型号的处理器之间用于通信连接的互联总线的数量相同。进一步地，电路板基板上还可以布设有串行总线3，各互联总线在电路板基板1上的走线方向与串行总线3在电路板基板1上的走线方向相同。可以理解，不同型号处理器的架构或制程不同，例如，型号为Cooper Lake的CPU，或者型号为Ice Lake的CPU，当然，以上所举例子仅用于对本公开实施例的CPU型号解释说明，并非对本公开中CPU型号的限定。

当然，图2中所示的电路基板1为示意图，本公开的电路基板除设置上述各互联总线外，还可以设置其他元器件，例如，电容、电阻、电感、芯片、插槽等电子元器件或零部件，本公开实施例对此不作限定。如图2所示，三根互联总线可以将两颗CPU连通起来，以建立两个CPU之间的通信连接，形成高速的数据通道。

发明人发现，现有的标准层数印刷电路板通常为12层，互联总线只能设置在L3(第3层)，L5(第5层)和L10(第10层)三个走线层(因为其它层被内存，电源，串行总线等总线占满，无法走互联总线信号，但在L10走线层，互联总线走线方向与串行总线总线走线方向形成了十字交叉，所以必须通过增加特殊的钻孔技术，例如，背钻，盲白孔，镭射孔等钻孔技术来解决十字交叉问题。

而本公开实施例的印刷电路板，由于各互联总线在电路板基板1上的走线方向与串行总线3在电路板基板1上的走线方向相同，因此无需再对印刷电路板使用特殊的钻孔技术。

作为本公开实施例一种可选的实施方式，如图3所示，每个处理器包括多个数据传输端口7，任意一根互联总线可以通过两个处理器的两个数据传输端口7建立通信连接，任意两个处理器之间用于建立通信连接的互联总线在电路板基板1上的走线方向相互平行。这样，能够使各互联总线的走线方向与串行总线3在电路板基板1上的走线方向相同，避免出现十字交叉，因此无需再对印刷电路板使用特殊的钻孔技术，从而降低印刷电路板的加工的难度，提高印刷电路板良品率。

作为本公开实施例一种可选的实施方式，一个处理器包括的多个数据传输端口7之间可以是相互独立的，也即，每个数据传输端口7之间的数据传输互不干扰。

作为本公开实施例一种可选的实施方式，上述互联总线可以为用户程序接口总线，这是由于本公开实施例可以去除原本与串行总线走线方向出现十字交叉的一条互联总线，虽然所去除的互联总线对一些数据处理场景的计算性能产生影响，但是该影响可以通过用户程序接口总线输入指令，从而对CPU的任务分配过程进行优化而消除。

作为本公开实施例一种可选的实施方式，如图4所示，上述多根互联总线2可以包括：第一互联总线21，第二互联总线22，以及第三互联总线23。其中，第一互联总线21分别通过两个处理器中的其中一个处理器的第一数据传输端口以及另一个处理器的第二数据传输端口建立通信连接，第二互联总线22分别通过两个处理器中的其中一个处理器的第二数据传输端口以及另一个处理器的第一数据传输端口建立通信连接，第三互联总线23分别通过两个处理器中的其中一个处理器的第三数据传输端口以及另一个处理器的第三数据传输端口建立通信连接。

作为本公开实施例另一种可选的实施方式，如图5所示，第一互联总线21可以分别通过第一处理器的P0数据传输端口以及第二处理器的P1数据传输端口建立通信连接；第二互联总线22可以分别通过第一处理器的P1数据传输端口以及第二处理器的P0数据传输端口建立通信连接；第三互联总线23可以分别通过第一处理器的P2数据传输端口以及第二处理器的P2数据传输端口建立通信连接。可以理解，对于上述处理器中的任意一个处理器，该处理中的P0数据传输端口、P1数据传输端口、P2数据传输端口是相互独立的。

可见，通过上述第一互联总线21，第二互联总线22，以及第三互联总线23，能够将两个处理器进行通信连接，形成高速的数据通道。

作为本公开实施例一种可选的实施方式，电路板基板1预留有用于连接第四互联总线的数据传输端口，这样，当本公开实施例的印刷电路板用于有四互联总线的使用需求的CPU时，可以利用预留的数据传输端口，实现4互联总线。

为本公开实施例一种可选的实施方式，如图6所示，第一互联总线21可以分别与其中一个处理器的第一处理单元以及另一个处理器的第一处理单元连接，第二互联总线22可以分别与其中一个处理器的第一处理单元以及另一个处理器的第二处理单元连接，第三互联总线23可以分别与其中一个处理器的第二处理单元以及另一个处理器的第一处理单元连接，从而将两个处理器的处理单元进行通信连接，形成高速的数据通道。本公开实施例的处理单元，具体可以为处理器的内核(即Die)。

本公开实施例提供的一种用于承载处理器的印刷电路板，电路板基板上，同一型号的任意两个处理器之间通过多根互联总线进行通信连接，不同型号的处理器之间用于通信连接的互联总线的数量相同，并且电路板基板上还布设有串行总线，各互联总线在电路板基板上的走线方向与串行总线在电路板基板上的走线方向相同，因此无需再对印刷电路板使用特殊的钻孔技术，从而降低印刷电路板的加工的难度，提高印刷电路板良品率。

本领域技术人员在考虑说明书及实践这里公开的公开后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神仅由所附的权利要求指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限制。

Claims (8)

1.一种用于承载处理器的印刷电路板，其特征在于，包括：电路板基板(1)，其中，

所述电路板基板(1)中布设有不同型号的处理器，每个型号的处理器在所述电路板基板(1)上布设有多个处理器，多个处理器至少属于两个型号，同一型号的任意两个处理器之间通过多根互联总线(2)进行通信连接，不同型号的处理器之间用于通信连接的互联总线的数量相同；

所述电路板基板上还布设有串行总线(3)，各互联总线在所述电路板基板(1)上的走线方向与所述串行总线(3)在所述电路板基板(1)上的走线方向相同。

2.根据权利要求1所述的用于承载处理器的印刷电路板，其特征在于，每个所述处理器包括多个数据传输端口(7)，任意一根互联总线通过两个处理器的两个数据传输端口(7)建立通信连接，任意两个处理器之间用于建立通信连接的互联总线在所述电路板基板(1)上的走线方向相互平行。

3.根据权利要求2所述的用于承载处理器的印刷电路板，其特征在于，所述处理器包括的多个数据传输端口(7)之间相互独立。

4.根据权利要求1-3中任意一项所述的用于承载处理器的印刷电路板，其特征在于，所述互联总线为用户程序接口总线。

5.根据权利要求1-3中任意一项所述的用于承载处理器的印刷电路板，其特征在于，所述多根互联总线(2)包括：第一互联总线(21)，第二互联总线(22)，以及第三互联总线(23)，其中，所述第一互联总线(21)分别通过两个处理器中的其中一个处理器的第一数据传输端口以及另一个处理器的第二数据传输端口建立通信连接，所述第二互联总线(22)分别通过两个处理器中的其中一个处理器的第二数据传输端口以及另一个处理器的第一数据传输端口建立通信连接，所述第三互联总线(23)分别通过两个处理器中的其中一个处理器的第三数据传输端口以及另一个处理器的第三数据传输端口建立通信连接。

6.根据权利要求5所述的用于承载处理器的印刷电路板，其特征在于，所述电路板基板(1)上预留有用于连接第四互联总线的数据传输端口，所述第四互联总线为除所述多根互联总线外的其他互联总线。

7.根据权利要求5所述的用于承载处理器的印刷电路板，其特征在于，所述第一互联总线(21)分别与其中一个处理器的第一处理单元以及另一个处理器的第一处理单元连接，所述第二互联总线(22)分别与其中一个处理器的第一处理单元以及另一个处理器的第二处理单元连接，所述第三互联总线(23)分别与其中一个处理器的第二处理单元以及另一个处理器的第一处理单元连接。

8.根据权利要求1-3中任意一项所述的用于承载处理器的印刷电路板，其特征在于，不同型号处理器的架构或制程不同。

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