CN108242400A - 封装载板及其制造方法 - Google Patents

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Abstract

一种封装载板，包括基层以及分别设置于基层两侧的第一线路层、第二线路层，所述基层包括第一表面及与所述第一表面相对的第二表面，所述基层自所述第二表面朝向所述第一表面方向内凹形成一盲孔，所述盲孔包括一顶部及与所述顶部相对的底部，所述第一线路层包括一底面及与所述底面相对的顶面，所述第一线路层的顶面上设置有一导电垫，所述导电垫包括一上表面及与所述上表面相对的下表面,所述导电垫的上表面抵接所述盲孔底部，所述第二线路层电性连接所述盲孔。

Description

封装载板及其制造方法
技术领域
本发明涉及一种封装载板，特别涉及一种线路密度高的封装载板及其制造方法。
背景技术
封装载板一般通过SAP(Semi-Additive Process)或者ETP(mbedded tranceProcess)方式制成。
通过ETP方式制作的封装载板通常设置有多个盲孔，并进一步对盲孔进行填充导电物质而形成封装载板的线路层。然而，由于封装载板中所述盲孔的高纵横比，往往会导致在填充导电物质时，容易漏填或者填充不充分产生凹陷或者接通不良等问题，从而易导致制成后的封装载板品质欠佳。
发明内容
有鉴于此，本发明提供一种品质良好的封装载板及其制造方法。
一种封装载板，包括基层以及分别设置于基层两侧的第一线路层、第二线路层，所述基层包括第一表面及与所述第一表面相对的第二表面，所述基层自所述第二表面朝向所述第一表面方向内凹形成一盲孔，所述盲孔包括一顶部及与所述顶部相对的底部，所述第一线路层包括一底面及与所述底面相对的顶面，所述第一线路层的顶面上设置有一导电垫，所述导电垫包括一上表面及与所述上表面相对的下表面，所述导电垫的上表面抵接所述盲孔底部，所述第二线路层电性连接所述盲孔。
进一步地，所述盲孔的纵截面呈梯形，其孔径自所述第二表面朝向第一表面方向逐渐减小，所述导电垫的顶面面积大于所述盲孔的底面面积。
进一步地，所述第一线路层内埋于所述基层中，且所述第一线路层的底面与所述基层的第一表面平齐。
进一步地，所述第一线路层包括一第一连接部，所述导电垫设置于所述第一连接部上，所述导电垫的横向宽度小于所述第一连接部的横向宽度，且所述导电垫设置于所述第一连接部上。
进一步地，所述第二线路层包括一与所述第一连接部正对的第二连接部，所述第二连接部延伸至所述盲孔内与所述导电垫连接。
进一步地，还包括分别设置于所述第一线路层、第二线路层上的防焊层、镍金层，并通过在所述镍金层上设置焊球与一芯片进行电连接。
本发明所述封装载板中，所述第二线路层与所述基层之间设置导电结合层，增加了第二线路层良好导电性以及与所述基层的结合良度。进一步地，由于所述盲孔与所述第一线路层之间设置导电垫，从而缩小了盲孔的纵向深度，降低了盲孔在基层上的纵横比，从而使得填充于所述盲孔内的导电结合层、导电垫与所述第一线路层连接更好。
一种上述所述封装载板的制造方法，包括如下步骤：
提供一支撑板，所述支撑板包括一底板、依次叠置于所述底板上的金属层、粘合层以及第一导电结合层；
在所述支撑板的第一导电结合层上贴设一第一光阻层；
通过曝光显影技术去除部分第一光阻层并设置第一线路层于所述支撑板上；
在所述第一线路层上贴设第二光阻层，所述第二光阻层包覆所述第一线路层及所述第一光阻层；
去除部分所述第二光阻层并镀设导电垫于所述第一线路层上；
清除剩余的所述第一光阻层和所述第二光阻层；
在所述第一线路层上设置一具有第二导电结合层的基层，所述基层包覆所述第一线路层和所述导电垫；
在所述基层上开设形成一盲孔，所述盲孔自所述基层的第二表面朝向第一表面方向内凹至所述导电垫，进一步镀设所述第二导电结合层贴设所述盲孔内壁延伸连接至所述导电垫；
在所述第二导电结合层上贴设一第三光阻层；
通过曝光显影技术，去除部分第三光阻层，并镀设一第二线路层于所述第二导电结合层上；
清除剩余的所述第三光阻层，从而暴露出所述第二线路层以及部分所述第二导电结合层；
将所述支撑板从所述粘合层处切断，从而使得所述底板以及金属层一同从所述第一导电结合层处分离；
去除位于二相邻的所述第二线路层之间的第二导电结合层，从而使得所述第二导电结合层一一对应地设置于所述第二线路层底部，同时去除所述支撑板残留的第一导电结合层。
进一步地，所述盲孔的纵截面呈梯形，其孔径自所述第二表面朝向第一表面方向逐渐减小，所述导电垫的上表面面积大于所述盲孔的底部的面积。
进一步地，所述第一线路层的底面与所述基层的第一表面平齐。
进一步地，还包括在所述第一线路层、第二线路层上分别设置防焊层和镍金层。
进一步地，还包括将所述封装载板进行翻转封装，并在所述封装载板上形成焊球与芯片连接。
本发明所述封装载板的制造方法中，同样采用常用的SAP和ETP工艺，可以采用常有的制程设备，节约资源且效率高，而且通过在所述第一线路层上镀设所述导电垫，使得形成盲孔的纵向深度减小，从而降低了所述盲孔在基层上的纵横比，使得在后续镀设所述第二线路层时，所述导电结合层及所述第二线路层能够更容易填充至所述盲孔中通过所述导电垫与所述第一线路层电连通，避免因第二线路层漏填充所述盲孔或者填充不足而产生凹陷等引起封装载板的电接通不良，从而增加了封装载板的品质。
附图说明
图1所示为本发明一实施例中封装载板的剖视图。
图2-16分别所示为图1所述封装载板的制造方法流程图。
主要元件符号说明
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本发明一部分实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。
本文中所使用的方位词“第一”、“第二”均是以使用时的位置定义，而并不限定。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本发明。
如图1所示,本发明一实施中的封装载板100，包括一基层10、分别设置于所述基层10两侧的第一线路层20、第二线路层30、第二导电结合层50。在本实施方式中,所述封装载板100为封装基板。
所述基层10为绝缘材料。所述基层10具有一第一表面101及与所述第一表面101相对的第二表面102。所述基层10自第二表面102朝向第一表面101方向内凹形成一盲孔11。所述盲孔11的纵截面呈梯形，其孔径自所述第二表面102朝向第一表面101方向逐渐减小。所述盲孔11包括一顶部110以及与所述顶部110相对的底部111。
所述第一线路层20内埋于所述基层10中。所述第一线路层20具有一底面201及与所述底面201相对的顶面202。所述第一线路层20的底面201与所述基层10第一表面101平齐。所述导电垫40设置于所述顶面202上。所述第一线路层20包括一第一连接部21，所述第一连接部21上设置有一导电垫40。
所述导电垫40为金属材料，在本发明实施例中，所述导电垫40的材料为铜。所述导电垫40位于所述基层10第一连接部与所述盲孔11之间。所述导电垫40的横向宽度小于所述第一连接部21的横向宽度，且所述导电垫40设置于所述第一连接部21中部。所述导电垫40进一步包括一上表面401以及与所述上表面401相对的下表面402。所述导电垫40的上表面401抵接所述盲孔11的底部111且所述导电垫40的上表面401面积大于所述盲孔11的底部111的面积。所述导电垫40的纵向厚度大于所述第一线路层20纵向的厚度。
所述第二导电结合层50设置于所述基层10的第二表面102上，所述第二线路层30设置于所述第二导电结合层50上。所述第二导电结合层50与所述第二线路层30一一对应设置。所述第二导电结合层50的厚度较薄，用于增加所述第二线路层30的导电性以及增加所述第二线路层30与所述基层10的结合良度。进一步地，所述第二导电结合层50贴设所述盲孔11的内壁而延伸至连接至所述导电垫40。所述第二线路层30包括一第二连接部31，所述第二连接部31与所述第一连接部21正对设置，且所述第二连接部31延伸填充至所述盲孔11中。
本发明所述封装载板100中，所述第二线路层30与所述基层10之间设置第二导电结合层50，增加了第二线路层30良好导电性以及与所述基层的结合良度。进一步地，由于所述盲孔11与所述第一线路层20之间设置导电垫40，从而缩小了盲孔11的纵向深度，降低了盲孔在基层10上的纵横比，从而使得填充于所述盲孔11内的第二导电结合层50、导电垫40与所述第一线路层20连接更好。
如图2-15所示，本发明所述封装载板的制造方法，包括如下步骤：
步骤1：如图2所示，提供一支撑板200，所述支撑板200包括一底板210、依次叠置于所述底板210上的金属层220、粘合层230以及第一导电结合层240。
在本发明实施例中，所述金属层220为铜，所述粘合层230为镍，所述第一导电结合层240为铜。
步骤2：如图3所示，在所述支撑板200的第一导电结合层240上贴设一第一光阻层300。
步骤3：如图4所示，通过曝光显影技术，去除部分第一光阻层300并镀设第一线路层20于所述支撑板200上。
所述第一线路层20具有一底面201及与所述底面201相对的顶面202。
步骤4：如图5所示，在所述第一线路层20上贴设第二光阻层400，所述第二光阻层400包覆所述第一线路层20及所述第一光阻层300。
步骤5：如图6所示，去除部分所述第二光阻层400并设置导电垫40于所述第一线路层20上。
所述导电垫40进一步包括一上表面401以及与所述上表面401相对的下表面402。
步骤6：如图7所示，清除剩余的所述第一光阻层300和所述第二光阻层400。
步骤7：如图8所示，在所述第一线路层20上层压设置一设有第二导电结合层50的基层10，所述基层10包覆所述第一线路层20和所述导电垫40。
所述第二导电结合层50位于所述基层远离所述第一线路层20的一侧。所述基层10具有一第一表面101及与所述第一表面101相对的第二表面102。
步骤8：如图9所示，在所述基层10上开设形成一盲孔11，所述盲孔11自所述基层10的第二表面102朝向第一表面101方向内凹至所述导电垫40，进一步镀设所述第二导电结合层50贴设所述盲孔11内壁延伸连接至所述导电垫40。
所述盲孔11的纵截面呈梯形，其孔径自所述第二表面102朝向第一表面101方向逐渐减小。所述盲孔11包括一顶部110以及与所述顶部110相对的底部111。
步骤9，如图10所示，在所述第二导电结合层50上贴设一第三光阻层500。
步骤10，如图11所示，通过曝光显影技术去除部分第三光阻层500，并镀设一第二线路层30于所述第二导电结合层50上，并使得所述第二导电结合层50填充至所述盲孔11中与所述导电垫40连接。
步骤11，如图12所示，清除剩余的所述第三光阻层500，从而暴露出所述第二线路层30以及部分所述第二导电结合层50。
步骤12，如图13所示，将所述支撑板200从所述粘合层230处切断，从而使得所述底板210以及金属层220一同从所述第一导电结合层240处分离。
步骤13，如图14所示，去除位于二相邻的所述第二线路层30之间的第二导电结合层50，从而使得所述第二导电结合层50与所述第二线路层30一一对应，同时去除所述支撑板200的第一导电结合层240，从而制得所述封装载板100。
步骤14，如图15所示，在所述第一线路层20、第二线路层30上分别设置防焊层70、镍金层60。
步骤15，如图16所示，将设置有防焊层70、镍金层60的所述封装载板100翻转180度后进行封装，进一步在所述镍金层60上形成焊球80，并与芯片90连接。
本发明所述封装载板的制造方法中，同样采用常用的SAP和ETP工艺，可以采用常有的制程设备，节约资源且效率高，而且通过在所述第一线路层20上镀设所述导电垫40，使得形成盲孔11的深度减小，从而降低了所述盲孔在基层10上的纵横比，使得在后续镀设所述第二线路层30时，所述第二导电结合层50及所述第二线路层30能够更容易填充至所述盲孔11中通过所述导电垫40与所述第一线路层20电连通，避免因第二线路层30漏填充所述盲孔11或者填充不足而产生凹陷等引起封装载板的电接通不良，从而增加了封装载板的品质。
可以理解的是，对于本领域的普通技术人员来说，可以根据本发明的技术构思做出其它各种相应的改变与变形，而所有这些改变与变形都应属于本发明的权利要求的保护范围。

Claims (10)

1.一种封装载板，包括基层以及分别设置于基层两侧的第一线路层、第二线路层，所述基层包括第一表面及与所述第一表面相对的第二表面，所述基层自所述第二表面朝向所述第一表面方向内凹形成一盲孔，所述盲孔包括一顶部及与所述顶部相对的底部，所述第一线路层包括一底面及与所述底面相对的顶面，其特征在于：所述第一线路层的顶面上设置有一导电垫，所述导电垫包括一上表面及与所述上表面相对的下表面,所述导电垫的上表面抵接所述盲孔底部，所述第二线路层电性连接所述盲孔。
2.如权利要求1所述封装载板，其特征在于：所述盲孔的纵截面呈梯形，其孔径自所述第二表面朝向第一表面方向逐渐减小，所述导电垫的顶面面积大于所述盲孔的底面面积。
3.如权利要求1所述封装载板，其特征在于：所述第一线路层内埋于所述基层中，且所述第一线路层底面与所述基层的第一表面平齐。
4.如权利要求1所述封装载板，其特征在于：所述第一线路层包括一第一连接部，所述导电垫设置于所述第一连接部上，所述导电垫的横向宽度小于所述第一连接部的横向宽度，且所述导电垫设置于所述第一连接部上，所述第二线路层包括一与所述第一连接部正对的第二连接部，所述第二连接部延伸至所述盲孔内与所述导电垫连接。
5.如权利要求1所述封装载板，其特征在于：进一步包括分别设置于所述第一线路层、第二线路层上的防焊层、镍金层，并通过在所述镍金层上设置焊球与一芯片进行电连接。
6.一种如权利要求1所述封装载板的制造方法，包括如下步骤：
提供一支撑板，所述支撑板包括一底板、依次叠置于所述底板上的金属层、粘合层以及第一导电结合层；
在所述支撑板的第一导电结合层上贴设一第一光阻层；
通过曝光显影技术去除部分第一光阻层并设置第一线路层于所述支撑板上；
在所述第一线路层上贴设第二光阻层，所述第二光阻层包覆所述第一线路层及所述第一光阻层；
去除部分所述第二光阻层并镀设导电垫于所述第一线路层上；
清除剩余的所述第一光阻层和所述第二光阻层；
在所述第一线路层上设置一具有第二导电结合层的基层，所述基层包覆所述第一线路层和所述导电垫；
在所述基层上开设形成一盲孔，所述盲孔自所述基层的第二表面朝向第一表面方向内凹至所述导电垫，进一步镀设所述第二导电结合层贴设所述盲孔内壁延伸连接至所述导电垫；
在所述第二导电结合层上贴设一第三光阻层；
通过曝光显影技术去除部分第三光阻层，并镀设一第二线路层于所述第二导电结合层上；
清除剩余的所述第三光阻层，从而暴露出所述第二线路层以及部分所述第二导电结合层；
将所述支撑板从所述粘合层处切断，从而使得所述底板以及金属层一同从所述第一导电结合层处分离；
去除位于二相邻的所述第二线路层之间的第二导电结合层，从而使得所述第二导电结合层一一对应地设置于所述第二线路层底部，同时去除所述支撑板残留的第一导电结合层。
7.如权利要求6所述封装载板的制造方法，其特征在于：所述盲孔的纵截面呈梯形，其孔径自所述第二表面朝向第一表面方向逐渐减小，所述导电垫的上表面面积大于所述盲孔的底部的面积。
8.如权利要求6所述封装载板的制造方法，其特征在于：所述第一线路层的底面与所述基层的第一表面平齐。
9.如权利要求6所述封装载板的制造方法，其特征在于：还包括在所述第一线路层、第二线路层上分别设置防焊层和镍金层。
10.如权利要求9所述封装载板的制造方法，其特征在于：还包括将所述封装载板进行翻转封装，并在所述封装载板上形成焊球与芯片连接。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101316475A (zh) * 2007-06-01 2008-12-03 欣兴电子股份有限公司 线路板的立体图案化结构及其工艺
CN105575923A (zh) * 2014-09-12 2016-05-11 矽品精密工业股份有限公司 基板结构及其制法
CN105826306A (zh) * 2015-01-22 2016-08-03 联发科技股份有限公司 芯片封装、封装基板及封装基板的制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101316475A (zh) * 2007-06-01 2008-12-03 欣兴电子股份有限公司 线路板的立体图案化结构及其工艺
CN105575923A (zh) * 2014-09-12 2016-05-11 矽品精密工业股份有限公司 基板结构及其制法
CN105826306A (zh) * 2015-01-22 2016-08-03 联发科技股份有限公司 芯片封装、封装基板及封装基板的制造方法

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