CN108231769A - 半导体元件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制作方法。该半导体元件包含有一定义有至少一存储区域的基底、一形成于该基底上的网目型隔离结构、以及多个存储电极接触插塞。该存储区域内设置有多个存储单元。该网目型隔离结构包含有多个基本上同质的介电侧壁，以及多个由该多个介电侧壁定义的第一开口。该多个存储电极接触插塞分别设置于该多个第一开口内，且分别与该多个存储单元电连接。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种半导体元件及其制作方法，尤其是涉及一种半导体存储器元件及其制作方法。
背景技术
动态随机存取存储器(dynamic random access memory，以下简称为DRAM)是一种主要的挥发性(volatile)存储器，且是很多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元则由一金属氧化半导体(metal oxide semiconductor，以下简称为MOS)晶体管与一电容(capacitor)串联组成。
电容是通过存储电极(storage node)与形成于电极接触洞(node contact)中的导电结构电连接，并与MOS晶体管的漏极形成一位存取的通路，用于达到存储或输出数据的目的。随着DRAM集成度的提升，必须要减低DRAM存储单元中被电容所占据的面积，而为了使电容的电容量维持一个可以接受的数值，现有技术是采用堆叠电容的技术(stackedcapacitor)。堆叠电容的使用除了可以提供高电容量之外，也可降低每一个DRAM存储单元之间的相互干扰，更可对此种基本堆叠电容作多种形式的变化以提高表面积。一般而言，堆叠电容可以由其制造程序区分为位线上电容(capacitor over bit line，以下简称为COB)与位线下电容(capacitor under bit line，CUB)。
随着DRAM的集成度提高，COB中用以提供存储电极电连接的接触插塞结构与位线间的重叠边际(overlay margin)随之降低，换句话说即造成制作工艺良率的问题。因此，使DRAM性能不会降低的制作工艺方法与结构一直是DRAM技术开发所努力的方向。
发明内容
本发明的一目的在于改善制作工艺良率的半导体存储器元件及其制作方法。
本发明提供一种半导体元件，该半导体元件包含有一定义有至少一存储区域的基底、一形成于该基底上的网目型(mesh)隔离结构、以及多个存储电极接触插塞(storagenode contact plug)。该存储区域内设置有多个存储单元。该网目型隔离结构包含有多个基本上同质(essentially homogeneous)的介电侧壁(dielectric sidewall)，以及多个由该多个介电侧壁定义的第一开口(aperture)。该多个存储电极接触插塞分别设置于该多个第一开口内，且分别与该多个存储单元电连接。
本发明还提供一种半导体元件的制作方法，该制作方法包含有以下步骤。首先提供一基底，该基底上定义有至少一存储区域，且该存储区域内的该基底内形成有多个存储单元，该基底上更形成有一第一绝缘层，且该第一绝缘层包含有一第一绝缘材料。该存储区域内的该第一绝缘层内形成有多个位线结构，该多个位线结构是沿一第一方向延伸，并沿一第二方向排列，且该第一方向与该第二方向彼此垂直。接下来，在该基底上形成多个第一掩模图案(mask pattern)，该多个第一掩模图案是沿该第二方向延伸，并沿该第一方向排列，以使该第一绝缘层形成多个第一暴露部分。之后，移除该第一绝缘层的该多个第一暴露部分，以于该第一绝缘层内形成多个凹槽。而在形成该多个凹槽之后，在该基底上形成一第二绝缘层，该第二绝缘层填满该多个凹槽，并使该第一绝缘层形成多个第二暴露部分。该第二绝缘层包含有一第二绝缘材料，且该第二绝缘材料与该第一绝缘材料不同。随后移除该第一绝缘层的该多个第二暴露部分，以于该基底上形成一网目型隔离结构，该网目型隔离结构包含有多个基本上同质的介电侧壁以及多个由该多个介电侧壁定义的开口。在形成该多个开口之后，在该多个开口内分别形成一存储电极接触插塞。
根据本发明所提供的半导体元件的制作方法，于基底上形成具有多个开口的网目型隔离结构，随后于该网目型隔离结构内形成所需的存储电极接触插塞。由于存储电极接触插塞是直接形成于网目型隔离结构的开口内，因此存储电极接触插塞与位线以及位线接触插塞之间保有完整的电性隔离结构。简单地说，根据本发明所提供的半导体元件的制作方法，可提升制作工艺良率。更重要的是，根据本发明所提供的半导体元件，可在DRAM集成度提高时，仍确保DRAM元件的功能。
附图说明
图1A～图7为本发明所提供的半导体元件的制作方法的一第一较佳实施例的示意图，其中图1A、图2A、图3A、图4A、图5A及图6A为本较佳实施例所提供的半导体元件的制作方法的平面图，而图1B、图2B、图3B、图4B、图5B及图6B则为分别图1A、图2A、图3A、图4A、图5A及图6A中沿A-A’切线所得的剖视图。
图1A～图4B以及图8A～图9B为本发明所提供的半导体元件的制作方法的一第二较佳实施例的示意图，其中图1A、图2A、图3A及图4A与图8A、图9A为本较佳实施例所提供的半导体元件的制作方法的平面图，而图1B、图2B、图3B及图4B以及图8B、图9B则分别为图1A、图2A、图3A及图4A与图8A、图9A中沿B-B’切线所得的剖视图。
其中，附图标记说明如下：
100 基底
102 存储区域(记忆体区域)
104 周边区域
104D 晶体管元件
106 浅沟隔离结构
108 凹槽
110 存储单元
112 介电层
114 埋藏式栅极
116 绝缘层
118 源极/漏极区域
119 蚀刻停止层
120 第一绝缘层
122 第一掩模图案
124 第一暴露部分
126 凹槽
130 位线结构
132 位线接触插塞
134 位线
136 间隙壁
138 覆盖层
140 第二绝缘层
142、142’ 第二掩模图案
144 阶差
148、148’ 第二暴露部分
150 网目型隔离结构
152c 直肋
152r 横肋
154 介电侧壁
156a、156b 开口
160 存储电极接触插塞
具体实施方式
熟悉该项技术的人士应可理解的是，以下提供多个不同的实施例，用以公开本发明的不同特征，但不以此为限。另外，以下公开的附图被简化以更清楚表达本发明的特征，故以下公开的附图并未绘示出一指定元件(或装置)的所有元件。此外，以下公开的附图是根据本发明理想化的示意图，故由这些示意图变异的型态，利如因制造技术和或容许误差造成的差异为可预期的。也因此本发明的公开不应指限定于所附的附图公开的特定形状，且应包括如因制作工艺技术造成的形状的偏差。
此外，熟悉该项技术的人士应可理解以下说明中，当某一组成元件，例如一区域、一层、一部分等类似组成元件，被称为在另一组成元件「上」，是指该组成元件是直接设置于该另一组成元件上，也可指涉或有其他组成元件介于两者之间。然而，当某一组成元件背称为直皆形成在另一组成元件上，则是指这两个组成元件之间并未再有其他组成元件存在。另外，本发明所公开的当某一组成元件「形成」在另一组成元件上时，该组成元件可以生长(growth)、沉积(deposition)、蚀刻(etch)、连结(attach)、连接(connect)耦接(couple)等方法，或其他方式制备或制造于该组成元件上。
另外，本发明中所使用的用语如「底部」、「下方」、「上方」、「顶部」等，用以描述附图中不同组成元件的相对位置。然而，当将附图翻转使其上下颠倒时，前述的「上方」即成为「下方」。由此可知，本发明中所使用的相对性描述用语可依据该元件或设备的方位而定。
请参阅图1A～图7，其为本发明所提供的半导体元件的制作方法的一第一较佳实施例示意图，其中图1A～图6A为上视图，而图1B～图6B则为图1A～图6A中沿A-A’切线所得的剖视图。如图1A与图1B所示，本较佳实施例所提供的半导体元件的制作方法首先提供一基底100，基底100上至少定义有一存储区域102与一周边区域104，且存储区域102内形成有多个存储单元110。在本较佳实施例中，存储单元110较佳可包含动态随机存取存储器(dynamic random access memory，以下简称为DRAM)，但不限于此。
如图1B所示，在本发明的实施例中，存储单元110可通过以下步骤形成：首先，在存储区域102与周边区域104内形成多个浅沟隔离(shallow trench isolations，以下简称为STI)结构106，用以定义多个用以容置晶体管元件的主动区域，且用以提供这些主动区域之间的电性隔离。接下来，在基底100以及存储区域102内的STI结构106中形成多个凹槽108，并且于各凹槽108内形成覆盖其侧壁与底部的介电层112。之后于凹槽108内分别形成一埋藏式栅极(buried gate)114，并且在形成埋藏式栅极114之后，在各凹槽108内形成密封凹槽108的绝缘层116。之后，在埋藏式栅极114两侧的基底100内形成源极/漏极区域118。值得注意的是，埋藏式栅极114沿一第一方向D1排列，并沿一第二方向D2延伸，且第一方向D1与第二方向D2彼此垂直。是以，在存储区域102内的基底100内形成上述存储单元110。然而，熟悉该项技术的人士应知，存储单元110可通过任何合适的制作工艺与步骤形成，故不限于此。熟悉该项技术的人士应知，为了缩短制作工艺时间与简化制作工艺，可在制作存储单元时结合周边电路的制作。因此可根据不同的要求，在完成存储单元110之后，更于周边区域104内形成具有适当功能的晶体管元件104D，随后可于基底100上形成一蚀刻停止层119，如图1B所示。另外，熟悉该项技术的人士应知，存储单元110的源极/漏极区域118可与周边区域104内的晶体管元件104D的源极/漏极区域同时或分开制作，此处不予以赘述。
请继续参阅图1A。在形成存储单元110以及晶体管元件104D之后，在基底100上形成一第一绝缘层120与多个形成于第一绝缘层内的位线结构130。第一绝缘层120包含有一第一绝缘材料，举例来说可以是氧化硅(SiO)，但不限于此。如图1A所示，位线结构130可包含有位线接触插塞132、与位线接触插塞132实体与电连接的位线134、设置于位线134侧壁的间隙壁136、以及形成于位线134顶部的覆盖层138。如图1A所示，位线结构130沿第一方向D1延伸，并沿第二方向D2排列。另外值得注意的是，位线结构130的间隙壁136以及覆盖层138包含一第二绝缘材料，且第二绝缘材料不同于第一绝缘材料。举例来说，第二绝缘材料较佳包含氮化硅(SiN)或氮碳化硅(SiCN)，但不限于此。
请参阅图2A至图3B。接下来，在基底100上形成多个第一掩模图案(mask pattern)122，第一掩模图案122沿第二方向D2延伸，并沿第一方向D1排列，以使第一绝缘层120形成多个第一暴露部分124。值得注意的是，第一暴露部分124的位置对应各埋藏式栅极114的位置，如图2A与图2B所示。在形成第一暴露部分124之后，即移除第一绝缘层120的第一暴露部分124，以于第一绝缘层12内形成多个凹槽126，如图3A与图3B所示。随后移除第一掩模图案122。
请参阅图4A与图4B。在形成凹槽126之后，在基底100上形成一第二绝缘层140，第二绝缘层140填满凹槽126并完全覆盖第一绝缘层120的表面与位线结构130的表面。值得注意的是，第二绝缘层120可包含第二绝缘材料。换句话说，第二绝缘层120以及位线结构130的间隙壁136与覆盖层138可包含相同的绝缘材料。值得注意的是，由于凹槽126深度过大，在移除第一绝缘层120的第一暴露部分124以形成凹槽126时，即使第一绝缘材料与第二绝缘材料包含有不同的蚀刻率，仍有可能耗损部分第二绝缘材料，也就是说仍然可能对位线结构的覆盖层138与间隙壁136造成损害。然而，由于本较佳实施例在形成凹槽126之后，更形成一填满凹槽126的第二绝缘层140，因此在形成凹槽126时对位线结构130的覆盖层138与间隙壁136造成的损害可由第二绝缘层140补偿，故可确保位线结构130的位线接触插塞132与位线134仍然完整的被保护住。
请参阅图5A与图5B。在形成第二绝缘层140之后，在存储区域102内形成一第二掩模图案142，且第二掩模图案142暴露出第二绝缘层140的部分表面。随后，移除被第二掩模图案140暴露出的第二绝缘层140部分表面，使第一绝缘层120形成多个第二暴露部分148，随后移除第二掩模图案142。此外，在本较佳实施例中，由于存储区域102内仅有部分的第二绝缘层140被移除，故存储区域102内的第二绝缘层140的顶部表面包含有一阶差(stepheight)144，如图5B所示。
请参阅图6A与图6B。接下来，移除第一绝缘层120的第二暴露部分148，以于基底100上形成一网目型隔离结构150。网目型隔离结构150包含有多个直肋(column rib)152c与多个横肋(row rib)152r。请参阅图6A，详细地说，位线结构130的间隙壁136与覆盖层138形成网目型隔离结构150的横肋152r，而第二绝缘层140则形成网目型隔离结构150的直肋152c。由此可知，位线结构150的位线接触插塞132与位线134形成于网目型隔离结构150的横肋152r之内。另一方面，间隙壁136与第二绝缘层140形成网目型隔离结构150的多个介电侧壁(dielectric sidewall)154(示于图6B)。值得注意的是，由于间隙壁136与第二绝缘层140皆包含第二绝缘材料，因此可形成基本上同质(essentially homogeneous)的介电侧壁154。另外，由于网目型隔离结构150的直肋152c也包含第二绝缘材料，故网目型隔离结构150的直肋152c与等介电侧壁154基本上同质。更重要的是，网目型隔离结构150的介电侧壁154定义出多个开口(aperture)156a，且开口156a分别对应于存储单元110的源极区域118，如图6B所示。
请参阅图7。在形成网目型隔离结构150之后，移除暴露于开口156a底部的蚀刻停止层119，而暴露出各存储单元110的源极区域118。随后于网目型隔离结构150的各开口156a内分别形成一存储电极(storage node，以下简称为SN)接触插塞160。更重要的是，位线134可通过介电侧壁154而与SN接触插塞160实体与电性隔离。在本较佳实施例中，SN接触插塞160可包含一复合结构，举例来说，SN接触插塞160可包含一非晶硅(amorphoussilicon)层以及一金属硅化物层，但不限于此。随后，更可继续存储电极接触垫(landingpad)以及电容器的制作。
是以，本较佳实施例是提供一种半导体元件，其包含有基底100，基底100定义有至少存储区域102，且存储区域102内设置有多个存储单元110。半导体元件尚包含一网目型隔离结构150，形成于存储区域102内的基底100上，网目型隔离结构150包含有基本上同质的介电侧壁154，以及由该多个介电侧壁154定义的开口156a。半导体元件还包含SN接触插塞160，分别设置于开口156a内，且分别与存储单元110电连接。如前所述，各存储单元110分别包含一形成于基底100内的埋藏式栅极114，以及形成于各埋藏式栅极114相对两侧的基底100内的源极区域118。开口154即分别对应于源极区域118，而SN接触插塞160分别与源极区域118电连接，如图7所示。
请继续参阅图7。另外值得注意的是，网目型隔离结构150还包含有多个由介电侧壁154定义的开口156b，而第一绝缘层120即分别形成于开口156b之内。在本较佳实施例的某些变化型中，开口156b以及形成于开口156b之内的第一绝缘层120可设置于存储区域102的外围，尤其是设置于SN接触插塞160与周边区域104之间，但不限于此。
根据本较佳实施例所提供的半导体元件的制作方法，是于需提供电性隔离之处移除部分第一绝缘层120而形成凹槽，而后形成具有开口154的网目型隔离结构150，之后方于网目型隔离结构150的开口154内直接形成SN接触插塞160。由此可知，与现有技术中于需提供电连接之处移除绝缘层而形成开口，之后于这些开口内形成接触插塞相较，本较佳实施例是提供一反向(reverse)制作途径。更重要的是，通过网目型隔离结构150的形成，可补偿在蚀刻过程中对位线结构130的覆盖层138与间隙壁136造成的伤害，故可确保位线接触插塞132与位线134以及SN接触插塞160之间的电性隔离的完整性。简单地说，通过此一反向制作途径，本较佳实施例是提供一良率较佳的半导体元件的制作方法。
请参阅图1A～图4B以及图8A～9B图，其为本发明所提供的半导体元件的制作方法的一第二较佳实施例的示意图，其中图1A～图4A与图8A～图9A为平面图，而图1B～图4B以及图8B～图9B则为图1A至图4A与图9A至图9A中沿B-B’切线所得的剖视图。首先须注意的是，在本较佳实施例中，部分步骤是与前述较佳实施例相同，如图1A至图4B所示的步骤，故熟悉该项技术的人士应可根据前述步骤轻易了解，是以本较佳实施例中与第一较佳实施例相同的步骤以及组成材料选择将不再予以绘示。如前所述，本较佳实施例所提供的半导体元件的制作方法首先提供一基底100，基底100上至少定义有一存储区域102与周边区域104，且存储区域102内形成有多个存储单元110，存储单元110分别包含一埋藏式栅极114以及形成于埋藏式栅极114两侧的基底100内的源极/漏极区域118。此外，可根据不同的要求，可在完成存储单元110之后，更于周边区域104内形成具有适当功能的晶体管104D，随后可于基底100上形成一蚀刻停止层119，如图1B所示。基底100上尚形成有一第一绝缘层120与多个位线结构130，第一绝缘层120包含有一第一绝缘材料。如图1A所示，位线结构130可包含有位线接触插塞132、与位线接触插塞132实体与电连接的位线134、设置于位线134侧壁的间隙壁136、以及形成于位线134顶部的覆盖层138。如图1A所示，位线结构130是沿第一方向D1延伸，并沿一第二方向D2排列，且第一方向D1与第二方向D2彼此垂直。另外值得注意的是，位线结构130的间隙壁136以及覆盖层138包含一第二绝缘材料，且第二绝缘材料不同于第一绝缘材料。
请参阅图2A至图3B。接下来，在基底100上形成多个第一掩模图案122，第一掩模图案122是沿第二方向D2延伸，并沿第一方向D1排列，以使第一绝缘层120形成多个第一暴露部分124。值得注意的是，第一暴露部分124的位置是对应各埋藏式栅极116的位置，如图2A与图2B所示。在形成第一暴露部分124之后，即移除第一绝缘层120的第一暴露部分124，以于第一绝缘层12内形成多个凹槽126，如图3A与图3B所示。随后移除第一掩模图案122。
请参阅图4A与图4B。在形成凹槽126之后，是于基底100上形成一第二绝缘层140，第二绝缘层140填满凹槽126并完全覆盖第一绝缘层120的表面与位线结构130的表面。值得注意的是，第二绝缘层120可包含第二绝缘材料。换句话说，第二绝缘层120以及位线结构130的间隙壁136与覆盖层138可包含相同的绝缘材料。如前所述，由于凹槽126深度过大，在移除第一绝缘层120的第一暴露部分124以形成凹槽126时，即使第一绝缘材料与第二绝缘材料包含有不同的蚀刻率，仍有可能耗损部分第二绝缘材料，也就是说仍然可能对位线结构的覆盖层138与间隙壁136造成损害。然而，由于本较佳实施例是在形成凹槽126之后，更形成一填满凹槽126的第二绝缘层140，因此在形成凹槽126时对位线结构130的覆盖层138与间隙壁136造成的损害可由第二绝缘层140补偿，故可确保位线结构130的位线接触插塞132与位线134仍然完整的被保护住。
请参阅图8A与图8B。在形成第二绝缘层140之后，是对第二绝缘层140进行一全面性的蚀刻，以移除部分第二绝缘层140，并使第一绝缘层120形成多个第二暴露部分148’。由于第二绝缘层140的高度被全面性的降低，是以在形成第一绝缘层120的第二暴露部分148’之后，第二绝缘层140的顶部表面皆共平面，如图8B所示。
请参阅图9A与图9B。接下来，在基底100上形成一第二掩模图案142’，用以覆盖部分第一绝缘层120的第二暴露部分148’。随后，移除未被第二掩模图案142’覆盖的第二暴露部分148’，以于基底100上形成一网目型隔离结构150。如前所述，网目型隔离结构150包含有多个直肋152c与多个横肋152r。请参阅图9A，详细地说，位线结构130的间隙壁136与覆盖层138形成网目型隔离结构150的横肋152r，而第二绝缘层140则形成网目型隔离结构150的直肋152c。由此可知，位线结构150的位线接触插塞132与位线134形成于网目型隔离结构150的横肋152r之内。另一方面，间隙壁136与第二绝缘层140形成网目型隔离结构150的多个介电侧壁154(示于图9B)。值得注意的是，由于间隙壁136与第二绝缘层140皆包含第二绝缘材料，因此可形成基本上同质的介电侧壁154。另外，由于网目型隔离结构150的直肋152c也包含第二绝缘材料，故网目型隔离结构150的直肋152c与等介电侧壁154基本上同质。更重要的是，网目型隔离结构150的介电侧壁154定义出多个开口156a，且开口156a分别对应于存储单元110的源极区域118，如图9B所示。而在形成网目型隔离结构150之后，移除第二掩模图案142’。
请重新参阅图7。在形成如图9B所示的网目型隔离结构150之后，移除暴露于开口156a底部的蚀刻停止层119，而暴露出各存储单元110的源极区域118。随后于网目型隔离结构150的各开口156a内分别形成一存储电极接触插塞160。在本较佳实施例中，SN接触插塞160可包含一复合结构，举例来说，SN接触插塞160可包含一非晶硅层以及一金属硅化物层，但不限于此。随后，更可继续存储电极接触垫以及电容器的制作。
是以，本较佳实施例是提供一种半导体元件，其包含有基底100，基底100定义有至少存储区域102，且存储区域102内设置有多个存储单元110。半导体元件尚包含一网目型隔离结构150，形成于存储区域102内的基底100上，网目型隔离结构150包含有基本上同质的介电侧壁154，以及由该多个介电侧壁154定义的开口156a。半导体元件还包含SN接触插塞160，分别设置于开口156a内，且分别与存储单元110电连接。如前所述，各存储单元110分别包含一形成于基底100内的埋藏式栅极114，以及形成于各埋藏式栅极114相对两侧的基底100内的源极区域118。开口154即分别对应于源极区域118，而SN接触插塞160分别与源极区域118电连接，如图7所示。
请继续参阅图7。另外值得注意的是，网目型隔离结构150还包含有多个由介电侧壁154定义的开口156b，而第一绝缘层120即分别形成于开口156b之内。在本较佳实施例的某些变化型中，开口156b以及形成于开口156b之内的第一绝缘层120可设置于存储区域102的外围，尤其是设置于SN接触插塞160与周边区域104之间，但不限于此。
根据本较佳实施例所提供的半导体元件的制作方法，是于需提供电性隔离之处移除部分第一绝缘层120而形成凹槽，而后形成具有开口154的网目型隔离结构150，之后方于网目型隔离结构150的开口154内直接形成SN接触插塞160。由此可知，与现有技术中于需提供电连接之处移除绝缘层而形成开口，之后于这些开口内形成接触插塞相较，本较佳实施例是提供一反向制作途径。更重要的是，通过网目型隔离结构150的形成，可补偿在蚀刻过程中对位线结构130的覆盖层138与间隙壁136造成的伤害，故可确保位线接触插塞132与位线134以及SN接触插塞160之间的电性隔离的完整性。简单地说，通过此一反向制作途径，本较佳实施例是提供一良率较佳的半导体元件的制作方法。
综上所述，根据本发明所提供的半导体元件的制作方法，是于基底上形成具有多个开口的网目型隔离结构，随后于该网目型隔离结构内形成所需的存储电极接触插塞。由于存储电极接触插塞是直接形成于网目型隔离结构的开口内，因此存储电极接触插塞与位线以及位线接触插塞之间保有完整的电性隔离结构。简单地说，根据本发明所提供的半导体元件的制作方法，是可提升制作工艺良率。更重要的是，根据本发明所提供的半导体元件，是可在DRAM集成度提高时，仍确保DRAM元件的功能。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种半导体元件，包含有：
基底，该基底定义有至少一存储区域，且该存储区域内设置有多个存储单元；
网目型(mesh)隔离结构，形成于该基底上，该网目型隔离结构包含有多个基本上同质(essentially homogeneous)的介电侧壁(dielectric sidewall)，以及由该多个介电侧壁定义的多个第一开口(aperture)；以及
多个存储电极接触插塞(storage node contact plug)，分别设置于该多个第一开口内，且分别与该多个存储单元电连接。
2.如权利要求1所述的半导体元件，还包含多个形成于该基底内的埋藏式栅极(buriedgate)，以及多个形成于各埋藏式栅极相对两侧的该基底内的源极区域。
3.如权利要求2所述的半导体元件，其中该多个第一开口分别对应于该多个源极区域，且该多个存储电极接触插塞分别与该多个源极区域电连接。
4.如权利要求1所述的半导体元件，其中该网目型隔离结构在一平面图中包含有多个直肋(column rib)与多个横肋(row rib)。
5.如权利要求4所述的半导体元件，还包含多个位线结构(bit line structure)，用以形成该多个横肋。
6.如权利要求4所述的半导体元件，其中该多个直肋与该多个介电侧壁基本上同质。
7.如权利要求1所述的半导体元件，其中该多个介电侧壁基本上包含有氮化硅(SiN)或氮碳化硅(SiCN)。
8.如权利要求1所述的半导体元件，其中该网目型隔离结构还包含有多个由该多个介电侧壁定义的第二开口。
9.如权利要求8所述的半导体元件，还包含多个绝缘层，形成于该多个第二开口内，且该多个绝缘层的一蚀刻率不同于该多个介电侧壁的一蚀刻率。
10.一种半导体元件的制作方法，包含有：
提供一基底，该基底上定义有至少一存储区域，且该存储区域内的该基底内形成有多个存储单元，该基底上还形成有第一绝缘层，该存储区域内的该第一绝缘层内形成有多个位线结构，该第一绝缘层包含有一第一绝缘材料，该多个位线结构沿一第一方向延伸，并沿一第二方向排列，且该第一方向与该第二方向彼此垂直；
在该基底上形成多个第一掩模图案(mask pattern)，该多个第一掩模图案沿该第二方向延伸，并沿该第一方向排列，以使该第一绝缘层形成多个第一暴露部分；
移除该第一绝缘层的该多个第一暴露部分，以于该第一绝缘层内形成多个凹槽；
在该基底上形成第二绝缘层，该第二绝缘层填满该多个凹槽，并使该第一绝缘层形成多个第二暴露部分，该第二绝缘层包含有一第二绝缘材料，且该第二绝缘材料与该第一绝缘材料不同；
移除该第一绝缘层的该多个第二暴露部分，以于该基底上形成一网目型隔离结构，该网目型隔离结构包含有多个基本上同质的介电侧壁以及由该多个介电侧壁定义的多个开口；以及
在该多个开口内分别形成一存储电极接触插塞。
11.如权利要求10所述的半导体元件的制作方法，其中该多个存储单元分别包含一埋藏式栅极，形成于该基底内。
12.如权利要求10所述的半导体元件的制作方法，其中该多个位线结构还包含多个位线、位线接触插塞、多个形成于该多个位线的侧壁的间隙壁、以及多个覆盖该多个位线的顶部的覆盖层。
13.如权利要求12所述的半导体元件的制作方法，其中该多个间隙壁与该多个覆盖层包含该第二绝缘材料。
14.如权利要求13所述的半导体元件的制作方法，其中该多个间隙壁与该多个覆盖层形成该网目型隔离结构的多个横肋，该第二绝缘层形成该网目型隔离结构的多个直肋。
15.如权利要求13所述的半导体元件的制作方法，其中该多个间隙壁与该多个第二绝缘层形成该网目型隔离结构的该多个介电侧壁，且该多个位线通过该多个介电侧壁而与该多个存储电极接触插塞实体与电性隔离。
16.如权利要求10所述的半导体元件的制作方法，其中于该基底上形成该第二绝缘层，该第二绝缘层填满该多个凹槽，并使该第一绝缘层形成该多个第二暴露部分的步骤还包含：
在该基底上形成该第二绝缘层，该第二绝缘层填满该多个凹槽并完全覆盖该第一绝缘层的表面与该多个位线结构的表面；
在该存储区域内形成一第二掩模图案，该第二掩模图案暴露出该第二绝缘层的部分表面；以及
移除被该第二掩模图案暴露出的该第二绝缘层部分表面，以形成该第一绝缘层的该多个第二暴露部分。
17.如权利要求16所述的半导体元件的制作方法，其中在形成该第一绝缘层的该多个第二暴露部分之后，该存储区域内的该第二绝缘层的顶部表面包含有一阶差(stepheight)。
18.如权利要求10所述的半导体元件的制作方法，其中于该基底上形成该第二绝缘层，该第二绝缘层填满该多个凹槽，并使该第一绝缘层形成该多个第二暴露部分的步骤还包含：
在该基底上形成该第二绝缘层，该第二绝缘层填满该多个凹槽并完全覆盖该第一绝缘层的表面与该多个位线结构的表面；
移除该存储区域内的部分该第二绝缘层，以形成该第一绝缘层的该多个第二暴露部分；以及
在该存储区域内形成一第二掩模图案，用以覆盖部分该第一绝缘层的该多个第二暴露部分。
19.如权利要求18所述的半导体元件的制作方法，其中在形成该第一绝缘层的该多个第二暴露部分之后，该第二绝缘层的顶部表面皆共平面。
20.如权利要求18所述的半导体元件的制作方法，其中该第二掩模图案于形成该网目状隔离结构后移除。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI680578B (zh) * 2018-08-13 2019-12-21 南亞科技股份有限公司 半導體結構及其製備方法
CN111463206A (zh) * 2020-04-22 2020-07-28 福建省晋华集成电路有限公司 存储器及其形成方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108573926B (zh) * 2017-03-09 2020-01-21 联华电子股份有限公司 半导体存储装置以及其制作方法
CN109494192B (zh) * 2017-09-11 2020-10-09 联华电子股份有限公司 半导体元件以及其制作方法
US11217527B2 (en) 2019-12-10 2022-01-04 Winbond Electronics Corp. Semiconductor device and manufacturing method of the same
TWI736315B (zh) 2020-06-12 2021-08-11 華邦電子股份有限公司 具有防護柱的半導體記憶裝置及其製造方法
CN113823629B (zh) * 2020-06-18 2024-03-12 华邦电子股份有限公司 具有防护柱的半导体存储装置及其制造方法
KR20220010672A (ko) 2020-07-17 2022-01-26 삼성전자주식회사 반도체 메모리 소자

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080091635A (ko) * 2007-04-09 2008-10-14 주식회사 하이닉스반도체 반도체 메모리 소자의 메모리 셀 어레이
CN103367317A (zh) * 2012-03-30 2013-10-23 三星电子株式会社 半导体器件、其制造方法以及包括其的系统
US20130328196A1 (en) * 2012-06-11 2013-12-12 Jun-Hyeub Sun Semiconductor device with multi-layered storage node and method for fabricating the same
US20160276349A1 (en) * 2015-03-20 2016-09-22 Samsung Electronics Co., Ltd. Semiconductor devices having bit lines and method of fabricating the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005026641A (ja) * 2003-07-04 2005-01-27 Nec Electronics Corp 半導体装置およびその製造方法
KR100843715B1 (ko) 2007-05-16 2008-07-04 삼성전자주식회사 반도체소자의 콘택 구조체 및 그 형성방법
KR101406225B1 (ko) * 2008-04-11 2014-06-13 삼성전자주식회사 반도체 소자의 제조방법
KR20120007708A (ko) * 2010-07-15 2012-01-25 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
KR101907070B1 (ko) * 2012-05-30 2018-10-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102076060B1 (ko) * 2013-06-10 2020-02-11 삼성전자주식회사 커패시터를 포함하는 반도체 소자 및 이의 제조 방법
KR102014950B1 (ko) * 2013-08-26 2019-08-28 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080091635A (ko) * 2007-04-09 2008-10-14 주식회사 하이닉스반도체 반도체 메모리 소자의 메모리 셀 어레이
CN103367317A (zh) * 2012-03-30 2013-10-23 三星电子株式会社 半导体器件、其制造方法以及包括其的系统
US20130328196A1 (en) * 2012-06-11 2013-12-12 Jun-Hyeub Sun Semiconductor device with multi-layered storage node and method for fabricating the same
US20160276349A1 (en) * 2015-03-20 2016-09-22 Samsung Electronics Co., Ltd. Semiconductor devices having bit lines and method of fabricating the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI680578B (zh) * 2018-08-13 2019-12-21 南亞科技股份有限公司 半導體結構及其製備方法
CN111463206A (zh) * 2020-04-22 2020-07-28 福建省晋华集成电路有限公司 存储器及其形成方法
CN111463206B (zh) * 2020-04-22 2022-03-29 福建省晋华集成电路有限公司 存储器及其形成方法

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