CN108206695B - 模拟至数字转换器 - Google Patents

Abstract

本发明提供了一种模拟至数字转换器，用于将模拟的输入信号转换为数字的输出信号。模拟至数字转换器包括主电路和比较器，主电路，用于传输该模拟的输入信号，以形成传输后的输入信号；对误差信号进行滤波，以形成滤波后的误差信号；以及，将传输后的输入信号和滤波后的误差信号进行组合，以形成组合信号。比较器耦接于主电路，用于对组合信号进行量化，以提供该输出信号；其中，误差信号用于反映组合信号和输出信号之间的差值。采用本发明，能够减少噪声。

Description

模拟至数字转换器

技术领域

本发明涉及一种模拟至数字转换器(analog-to-digital converter，ADC)，更特别地，涉及一种具有增强的噪声整形的改进型模拟至数字转换器(ADC)。

背景技术

模拟至数字转换器(ADC)对现代电子设备至关重要，例如，模拟至数字转换器(ADC)广泛用于移动电话和智能电话的通信电路(例如，无线收发器)中。然而，传统的模拟至数字转换器(ADC)通常会带来一些不利影响(例如，噪声)。

发明内容

有鉴于此，本发明的目的之一在于提供一种模拟至数字转换器，以解决上述问题。

第一方面，本发明提供一种模拟至数字转换器，用于将模拟的输入信号转换为数字的输出信号。模拟至数字转换器包括主电路和第一比较器，主电路用于传输该输入信号，以形成传输后的输入信号；对误差信号进行滤波，以形成滤波后的误差信号；以及，将该传输后的输入信号和该滤波后的误差信号进行组合，以形成第一组合信号。第一比较器耦接于主电路，用于对第一组合信号进行量化，以提供该输出信号。其中，误差信号用于反映第一组合信号和输出信号之间的差值。

第二方面，本发明提供一种模拟至数字转换器，该模拟至数字转换器耦接于第一节点上的输入信号，且在一个周期期间将输入信号的样本转换为输出信号的样本。模拟至数字转换器包括：比较器、电容器阵列、辅助电容器、第一开关和第二开关。比较器用于对组合信号进行量化，以提供该输出信号的样本。电容器阵列耦接于第二节点；辅助电容器耦接于第三节点；第一开关耦接在第一节点和第二节点之间；以及，第二开关耦接在第二节点和第三节点之间；其中，该周期包括采样阶段、组合阶段和比较阶段。在采样阶段期间，第一开关是接通的，以将第一节点导通到第二节点；而第二开关是断开的，以阻止第二节点和第三节点之间的导通，其中，输入信号的第一样本被采样至第一电容器阵列中。在组合阶段期间，第一开关是断开的，以阻止第一节点和第二节点之间的导通，而第二开关是接通的，以将第三节点导通到第二节点，且组合信号被形成在第二节点上。在比较阶段期间，第一开关是断开的，第二开关是接通的，比较器被使能，以对组合信号进行量化并提供该输出信号的样本，以及，电容器阵列接收该输出信号的反馈，以在第二节点上形成该组合信号。

上述技术方案提供了一种模拟至数字转换器的新颖架构，通过对误差信号进行滤波并将滤波后的误差信号与传输后的输入信号进行组合，从而引入对噪声信号进行整形的噪声传递函数。本发明提供的模拟至数字转换器能够减少噪声。

本领域技术人员在阅读附图所示优选实施例的下述详细描述之后，可以毫无疑义地理解本发明的这些目的及其它目的。详细的描述将参考附图在下面的实施例中给出。

附图说明

通过阅读后续的详细描述以及参考附图所给的示例，可以更全面地理解本发明，其中：

图1根据本发明一实施例示出了模拟至数字转换器(ADC)；

图2根据本发明一实施例示出了模拟至数字转换器(ADC)；

图3a根据本发明一实施例示出了模拟至数字转换器(ADC)；

图3b根据本发明实施例示出了一种操作时序；

图3c示出了图3a所示的ADC采用图3b中的操作时序来操作时的操作状态；

图4a根据本发明一实施例示出了ADC；

图4b示出了图4a所示的ADC采用图3b中的操作时序来操作时的操作状态；

图5a根据本发明一实施例示出了ADC；

图5b根据本发明实施例示出了一种操作时序；

图5c示出了图3a所示的ADC采用图5b中的操作时序来操作时的操作状态；

图6a根据本发明一实施例示出了ADC；

图6b根据本发明实施例示出了图6a中的ADC可能采用的一种操作时序；

图7a根据本发明一实施例示出了ADC；

图7b根据本发明实施例示出了一种操作时序；

图7c示出了图7a中的ADC采用图7b中的操作时序来操作时的操作状态；

图8a根据本发明一实施例示出了ADC；

图8b示出了图8a所示的ADC的噪声传递函数(NTF)；

图9a至图9e根据本发明实施例分别示出了可变电容器，这些可变电容器可被采用来实现图3a、图4a、图6a或图7a中的可变电容器。

在下面的详细描述中，为了说明的目的，阐述了许多具体细节，以便本领域技术人员能够更透彻地理解本发明实施例。然而，显而易见的是，可以在没有这些具体细节的情况下实施一个或多个实施例，不同的实施例可根据需求相结合，而并不应当仅限于附图所列举的实施例。

具体实施方式

以下描述为本发明实施的较佳实施例，其仅用来例举阐释本发明的技术特征，而并非用来限制本发明的范畴。在通篇说明书及权利要求书当中使用了某些词汇来指称特定的元件，所属领域技术人员应当理解，制造商会使用不同的名称来称呼同样的元件。因此，本说明书及权利要求书并不以名称的差值作为区别元件的方式，而是以元件在功能上的差值作为区别的基准。本发明中使用的术语“元件”、“系统”和“装置”可以是与计算机相关的实体，其中，该计算机可以是硬件、软件、或硬件和软件的结合。在以下描述和权利要求书当中所提及的术语“包含”和“包括”为开放式用语，故应解释成“包含，但不限定于…”的意思。此外，术语“耦接”意指间接或直接的电气连接。因此，若文中描述一个装置耦接于另一装置，则代表该装置可直接电气连接于该另一装置，或者透过其它装置或连接手段间接地电气连接至该另一装置。

文中所用术语“基本”或“大致”是指在可接受的范围内，本领域技术人员能够解决所要解决的技术问题，基本达到所要达到的技术效果。举例而言，“大致等于”是指在不影响结果正确性时，技术人员能够接受的与“完全等于”有一定误差的方式。

本发明提供了一种模拟至数字转换器(ADC)，为便于理解，以下实施例中的输入信号通常以差分信号为例来进行示例说明，但应当说明的是，本发明并不限于差分输入信号的情形。在实际应用中，本发明提供的模拟至数字转换器(ADC)还可以应用于单端输入信号的情形，应当理解的是，对于单端情形，本领域技术人员可依据本发明公开的实施例得出相应的变型实施例。

请参考图1，图1根据本发明一实施例示出了模拟至数字转换器(ADC)100。模拟至数字转换器(ADC)100可以将模拟的输入信号V转换为数字的输出信号D，并且可以包括主电路(main circuit)110和比较器(comparator)120，比较器120耦接于主电路110。主电路110可以通过输入传输模块(input transferblock)112来传输该模拟的输入信号V，以形成传输后的输入信号(transferredinput signal)Vf1；通过回路滤波器(loop filter)118对误差信号Ve进行滤波，以形成滤波后的误差信号(filtered error signal)Vf2；以及，通过将传输后的输入信号Vf1(输入传输模块112的输出)和滤波后的误差信号Vf2(回路滤波器118的输出)组合(如求和单元114的操作)，形成组合信号Vx。比较器120可以对组合信号Vx进行量化，以提供该输出信号D。误差信号Ve可以反映组合信号Vx和输出信号D之间的差值(difference，该差值可以是求和单元116的结果，其中，求和单元116可具有负号，用于将组合信号Vx减去输出信号D)。在一示例中，输入传输模块112可用来调整输入信号的大小，例如，输入传输模块112可以包括缩放单元。求和单元116可以基于组合信号Vx和输出信号D获得误差信号(或残余电压)。

通过将噪声(例如，热噪声、量化噪声和/或失配噪声等)建模为由比较器120添加的噪声信号Q，输出信号D可以表示为图1中所示的等式EQ1，即，D＝S(z)*V+(1-H(z))*Q，其中，S(z)和H(z)分别是输入传输模块112和回路滤波器118的传递函数(本实施例中以z变换为例)。如等式EQ1所示，模拟至数字转换器(ADC)100的架构装置将引入噪声传递函数(noise transfer function，NTF)NTF(z)，其中，NTF(z)＝(1-H(z))，噪声传递函数NTF(z)被运行在噪声信号Q上。噪声传递函数NTF(z)被设计为对噪声信号Q进行整形，以使噪声信号Q远离输入信号V的期望频带。具有传递函数H(z)的回路滤波器118可以是有限脉冲响应(Finite Impulse Response，FIR)滤波器或无限脉冲响应(Infinite Impulse Response，IIR)滤波器。

请参考图2，图2根据本发明一实施例示出了模拟至数字转换器(ADC)200。模拟至数字转换器(ADC)200可以将模拟的输入信号V转换为数字的输出信号D，以及，可以包括主电路210和比较器220，比较器220耦接于主电路210。主电路210可以通过输入传输模块212来传输该输入信号V，以形成传输后的输入信号Vf1；通过回路滤波器218对误差信号Ve进行滤波，以形成滤波后的误差信号Vf2；以及，通过将传输后的输入信号Vf1(输入传输模块212的结果)和滤波后的误差信号Vf2(回路滤波器218的结果)组合(如求和单元214的操作)，形成组合信号Vx。比较器220可以对组合信号Vx进行量化，以提供输出信号D。误差信号Ve(求和单元216的结果)可以反映组合信号Vx和输出信号D之间的差值。

输入传输模块212可以包括输入缩放单元(input scaling unit)213，输入缩放单元213用于利用因子k/(k+1)对输入信号V进行缩放(scale)。回路滤波器218可以包括延迟单元(delay unit)226和回路缩放单元(loop scaling unit)222、224和228，用于对误差信号进行延迟和缩放。回路缩放单元222、224和228可以分别利用因子(k+1)/(k+n)、n和1/(k+1)来缩放信号，其中，因子k和n均为正常数(positive constant)。

请结合图2，参考图3a、图3b和图3c。图3a根据本发明实施例示出了一种基于逐次逼近寄存器(successive approximation register，SAR)的ADC 300；图3b根据本发明实施例示出了一种操作时序，其中，ADC 300可以采用图3b所示的时序来操作，如图3c所示。依据图3b所示的时序，ADC 300可以实现图2中的ADC 200，并将模拟的输入信号V转换成数字的输出信号D。例如，如图3b所示，在周期T[i]中，将输入信号V的样本(sample)V[i]转换为输出信号D的样本D[i]。

如图3a所示，输入信号V可以是差分信号，如两个输入信号V+和V-。ADC300可以分别耦接于节点n3a和n3a-上的输入信号V+和V-，并且可以包括主电路310、比较器320和控制电路350。比较器320可以由时钟ckc控制，且包括正端(positive terminal)322和负端(negative terminal)324。当时钟ckc使能比较器320时，比较器320比较正端322和负端324上的信号电平(例如，电压)，并产生比较结果。控制电路350耦接于比较器320的输出端，并且通过连续地(successively)记录(register)比较器320的比较结果来产生输出信号D。控制电路350还可以响应比较器320的比较结果，以产生两个控制信号w3和w3-。主电路310可以包括两个内部电路330和340，其中，内部电路330可以耦接在输入信号V+和比较器320的正端322之间，以及，内部电路340可以耦接在输入信号V-和比较器320的负端324之间。

内部电路330可以包括：耦接于节点n3b的电容器阵列(capacitor array)Cs、耦接在节点n3c和节点G(例如，接地节点)之间的辅助电容器(auxiliary capacitor)Cr、耦接在节点n3a和n3b之间的开关ss3，以及，耦接在节点n3b和n3c之间的开关sr3。例如，电容器阵列Cs可以包括Nb个二进制加权电容器(binary weighted capacitor)，而数量Nb可以与输出信号D的每个样本D[i]的位数正相关。在一实施例中，电容器阵列Cs中的电容器的顶板(top plate)可以共同耦接于节点n3b，而电容器阵列Cs中的电容器的底板(bottom plate)上的电压可以由控制信号w3控制。

对于输入信号V+的差分形式，内部电路340与内部电路330相匹配，从而，内部电路340可以包括：耦接于节点n3b-的电容器阵列Cs-、耦接在节点n3c-和节点G之间的辅助电容器Cr-、耦接在节点n3a-和n3b-之间的开关ss3-，以及，耦接在节点n3b-和n3c-之间的开关sr3-。例如，电容器阵列Cs-可以包括与电容器阵列Cs相同数量的Nb个二进制加权电容器。在一实施例中，电容器阵列Cs-中的电容器的顶板可以共同耦接于节点n3b-，而电容器阵列Cs-中的电容器的底板上的电压可以由控制信号w3-来控制。

如图3a所示，比较器320的正端322耦接于节点n3b，以及，比较器320的负端324耦接于节点n3b-。开关ss3和ss3-由相同的时钟cks1控制。开关sr3和sr3-由相同的时钟cks2控制。在一实施例中，电容器Cr可以是可变的(如可变电容)，以选择性地提供第一电容1*C和与第一电容不同的第二电容n*C，C为常数，其中，因子n可以是大于1的常数。类似地，电容器Cr-可以是可变的，以选择性地提供第一电容1*C和与第一电容不同的第二电容n*C。电容器Cr和Cr-可以被布置成同时提供相同的电容；因此，电容器Cr和Cr-的电容可以用相同的信号var_c表示。节点n3c上的信号Vr+和节点n3c-上的信号Vr-可以构成差分信号Vr。

图3a所示的电路用于差分输入信号，然而，普通技术人员可以容易地修改该电路，以用于单端的输入信号。例如，单端的输入信号可以是输入信号V+，其中，输入信号V-和内部信号Vr-是恒定的接地信号，以及，内部电路340可被简化为用于将比较器320的负端324接地的导线。

如图3b所示，周期T[i]开始于时间点t0并结束于时间点u0，在周期T[i]中，样本V[i]被转换为样本D[i]。为了使ADC 300根据图3b所示的时序进行操作，在每个周期(如T[i-1]、T[i]、T[i+1])中(为方便说明，以周期T[i]为例)，如时钟cks1的时序所示，从时间点t1至t2，开关ss3是接通的(on)，以将节点n3a导通到节点n3b，而开关ss3在该周期T[i]的其余时间段中是断开的(off)，以阻止节点n3a和节点n3b之间的导通；即开关ss3在时间点t0和时间点t1之间是保持断开的，以及在时间点t2至u0之间也是保持断开的。类似地，从时间点t1至t2，开关ss3-是接通的，以将节点n3a-导通到节点n3b-，而开关ss3-在该周期T[i]的其余时间段中是保持断开的，以阻止节点n3a-和节点n3b-之间的导通。

在周期T[i]中，如时钟cks2的时序所示，从时间点t3至t7，开关sr3是接通的，以将节点n3b导通到节点n3c，而开关sr3在该周期T[i]的其它时间段中是断开的，以阻止节点n3b和节点n3c之间的导通，即，在时间点t0和t3之间，以及，在时间点t7至u0之间，开关sr3是保持断开的。类似地，从时间点t3至t7，开关sr3-是接通的，以将节点n3b-导通到节点n3c-，而开关sr3-在该周期T[i]的其余时间段中是断开的，以阻止节点n3b-和节点n3c-之间的导通。

在周期T[i]中，如信号var_c的时序所示，从时间点t6至t8，电容器Cr(和Cr-)可以提供电容n*C(用“H”表示)，以及，电容器Cr(和Cr-)在该周期T[i]的其余时间段中可以提供电容1*C(用“L”表示)，即，在时间点t0和t6之间以及在时间点t8和u0之间提供电容1*C。请注意，当电容器Cr(和Cr-)在时间点t6至t8之间提供电容n*C时，开关sr3(和sr3-)在时间点t7上从接通变为断开。

根据时钟cks1、cks2和信号var_c的时序，周期T[i]被分段(如图3b所示)，以包括：从时间点t1至t2的采样阶段(ampling phase)Ta[i]、从时间点t3至t4的组合阶段Tb[i]、从时间点t4至t5的比较阶段Tc[i]、从时间点t6至t7的第一缩放阶段Td[i]，以及，从时间点t8至u0的第二缩放阶段Te[i]。

为了使ADC 300根据图3b所示的时序操作，以及实现图2中的ADC 200，在采样阶段Ta[i]期间(请一并参考图3c，在图3c中，ADC 300以简化方式示出，用于清楚地示例而又不失一般性)，开关ss3(和ss3-)是接通的，开关sr3(和sr3-)是断开的，以及，电容器Cr(和Cr-)提供电容1*C。因此，在采样阶段Ta[i]中，输入信号V作为样本V[i]可以被采样至电容器阵列Cs(和Cs-)。

在周期T[i]的组合阶段Tb[i]期间，开关ss3(和ss3-)是断开的，开关sr3(和sr3-)是接通的，电容器Cr(和Cr-)提供电容1*C，而电容器阵列Cs(和Cs-)的电容可以是k*C。因此，在组合阶段Tb[i]中，通过电荷共享(charge sharing)，被存储(store)在电容器阵列Cs(和Cs-)中的输入信号V的样本V[i]和被存储在电容器Cr(和Cr-)中的信号Vr的值Vr(t0)可以被线性组合，以及，节点n3c(和n3c-)上的信号Vr可以被更新为值Vr(t4)，以形成图2中的组合信号Vx。换句话说，在组合阶段Tb[i]期间，主电路310可以实现输入传输模块212(图2)的输入缩放单元213，以利用因子k/(k+1)对输入信号V(样本V[i])进行缩放；主电路310还可以实现回路缩放单元228，以利用因子1/(k+1)对延迟单元226的输出(值Vr(t0))进行缩放；以及，主电路310还可以实现求和单元214，以对缩放信号V[i]*k/(k+1)和Vr(t0)*1/(k+1)求和，求和后的信号作为信号Vx，Vx＝Vr(t4)。

在周期T[i]的比较阶段Tc[i]期间，开关ss3(和ss3-)是保持断开的，开关sr3(和sr3-)是保持接通的，以及，比较器320根据时钟ckc导通(on)时的脉冲序列而被使能多次，因此，控制电路350可以在脉冲期间分别依次获得并寄存样本D[i]的位元，以及，根据所获得的样本D[i]的位元，通过信号w3(和w3-)可以控制电容器阵列Cs(和Cs-)的电压，以更新信号Vr。

例如，在获得样本D[i]的第一位元(例如，最高有效位(most significant bit，MSB))之后，控制电路350可以寄存该第一位元，并通过信号w3(和w3-)控制电容器阵列Cs(和Cs-)的电压，以从节点n3c(和n3c-)上的信号Vr中减去反映该第一位元的第一值。应当理解的是，通过切换电容器阵列Cs(和Cs-)中的电容的底板电压来使得电容器阵列Cs(和Cs-)的电压等于第一位元的模拟数值(第一值)所对应的电压大小，以从节点n3c(和n3c-)上的信号Vr中减去反映该第一位元的第一值，从而得到剩下的残存电压(或残值)。例如，根据信号w3(和w3-)将部分(或全部)电容的底板连接至其它的预设参考电压而不是连接至接地电压(详情请参见传统的SAR ADC架构)，从而，改变电容器阵列Cs(和Cs-)的电压，以更新信号Vr。在随后的脉冲中，比较器320通过比较操作可以提供样本D[i]的第二位元(例如，较低有效位(less significant bit，LSB))，控制电路350可以寄存该第二位元，并通过信号w3(和w3-)控制电容器阵列Cs(和Cs-)，以进一步地从信号Vr中减去反映该第二位元的第二值。接着，可以在每个脉冲中逐个获得样本D[i]的其余位元。在比较阶段Tc[i]的最后一个脉冲中，控制电路350可以寄存样本D[i]的最后一位元，并通过信号w3(和w3-)来控制电容器阵列Cs(和Cs-)的电压，以减去反映该最后一位元的最后一个值。因此，当比较阶段Tc[i]在时间点t5结束时，通过从值Vr(t4)中减去样本D[i]的反馈，信号Vr从值Vr(t4)更新为值Vr(t5)。换句话说，在比较阶段Tc[i]期间，比较器320可以对组合信号Vx＝Vr(t4)进行量化，并提供输出信号D的样本D[i]；以及，电容器阵列Cs(和Cs-)可以实现求和单元216(图2)，以接收输出信号D的反馈并形成误差信号Ve，Ve＝Vr(t5)。可以理解的是，在本发明实施例中，样本D[i]的反馈是指样本D[i]所代表的模拟数值，以及，第i位元的反馈(或第i值)是指第i位元所代表的模拟数值(例如，第一位元的第一值表示第一位元所代表的模拟数值)，进而通过从信号Vr中减去该模拟数值可以获得残值(即逐次逼近后剩下的残存电压)。应注意，现有技术的SAR ADC不会通过电容器阵列减去反映最后一位元(last bit)的最后一个值(last value)，而本发明提供的模拟至数字转换器在得到最后一位元的数字值之后，会继续执行电容器阵列Cs的切换操作，以使信号Vr减去反映该最后一位元的最后一个值，从而得到最终的残值，然后根据本发明所描述的方案对该残值进行后续操作。

在周期T[i]的第一缩放阶段Td[i]期间，开关ss3(和ss3-)是保持断开的，开关sr3(和sr3-)是保持接通的，以及，电容器Cr(和Cr-)从电容1*C转变为电容n*C。因此，可以利用因子(k+1)/(k+n)对节点n3c(和n3c-)上的信号Vr进行缩放，以及，节点n3c(和n3c-)上的信号Vr从值Vr(t5)更新为值Vr(t7)。换句话说，在第一缩放阶段Td[i]期间，主电路310可以实现图2中的回路缩放单元222，以利用因子(k+1)/(k+n)对信号Ve＝Vr(t5)进行缩放。在时间点t7上，开关sr3(和sr3-)转变为断开。

在周期T[i]的第二缩放阶段Te[i]期间，开关ss3(和ss3-)是保持断开的，开关sr3(和sr3-)是保持断开的，以及，电容器Cr(和Cr-)从电容n*C转变为电容1*C。因此，可以利用因子n对节点n3c(和n3c-)上的信号Vr进行缩放，以及，信号Vr从值Vr(t8)更新为值Vr(u0)。换句话说，在第二缩放阶段Te[i]期间，主电路310可以实现图2中的回路缩放单元224。

在第二缩放阶段Te[i]之后，由于开关sr3(和sr3-)是断开的，因此，Vr(u0)可被存储在电容器Cr(和Cr-)中，以被延迟到后一周期T[i+1]的组合阶段Tb[i+1](时间点u3和u4之间)。因此，对于周期T[i+1]，将在组合阶段Tb[i+1]中被组合的值Vr(u0)已在前一周期T[i]中被延迟；类似地，对于周期T[i]，在组合阶段Tb[i]中被与样本V[i]组合的值Vr(t0)已在前一周期T[i-1]的缩放阶段Te[i-1](时间点p8和t0之间)中被延迟。换句话说，在第二缩放阶段Te[i]至下一组合阶段Tb[i+1]前的时间点u3之间，通过将开关sr3(和sr3-)保持为断开的，主电路310可以实现图2中的延迟单元226。

请结合图2，参考图4a和图4b。图4a根据本发明一实施例示出了ADC 400。ADC 400可以采用图3b所示的时序，因此，ADC 400操作为如图4b所示，以实现图2所示的ADC 200。如图4a所示，ADC 400可将模拟的输入信号V转换为数字的输出信号D；例如，如图3b所示，在周期T[i]期间，ADC 400可以将输入信号V的样本V[i]转换为输出信号D的样本D[i]。

如图4a所示，输入信号V可以是差分信号，如两个输入信号V+和V-。ADC400耦接于节点n4a和n4a-上的输入信号V+和V-，以及，ADC 400可以包括主电路410、比较器420和控制电路450。比较器420可以由时钟ckc控制，且包括正端422和负端424。当时钟ckc使能比较器420时，比较器420比较正端422和负端424上的信号电平(例如，电压)，从而产生比较结果。控制电路450耦接于比较器420的输出端，且可以通过连续地记录比较器420的比较结果来产生输出信号D。控制电路450还可以响应于比较器420的比较结果，以产生两个控制信号w4和w4-。主电路410包括两个内部电路430和440，其中，内部电路430耦接在输入信号V+和比较器420的正端422之间，以及，内部电路440耦接在输入信号V-和比较器420的负端424之间。

内部电路430可以包括：耦接于节点n4b的电容器阵列Cs、耦接在节点n4c和节点G之间的辅助电容器Cr、耦接在节点n4a和n4b之间的开关ss4，以及，耦接在节点n4b和n4c之间的开关sr4。例如，电容器阵列Cs可以包括Nb个二进制加权电容器，在一实施例中，电容器阵列Cs中的电容器的顶板可以共同耦接于节点n4b，而电容器阵列Cs中的电容器的底板上的电压可以由控制信号w4控制。

对于输入信号V+的差分形式，内部电路440与内部电路430相匹配，从而，内部电路440可以包括：耦接于节点n4b-的电容器阵列Cs-、耦接在节点n4c-和节点G之间的辅助电容器Cr-、耦接在节点n4a-和n4b-之间的开关ss4-，以及，耦接在节点n4b-和n4c-之间的开关sr4-。例如，电容器阵列Cs-可以包括与电容器阵列Cs相同数量的Nb个二进制加权电容器。在一实施例中，电容器阵列Cs-中的电容器的顶板可以共同耦接于节点n4b-，而电容器阵列Cs-中的电容器的底板上的电压可以由控制信号w4-来控制。

如图4a所示，比较器420的正端422耦接于节点n4c，以及，比较器420的负端424耦接于节点n4c-；开关ss4和ss4-由相同的时钟cks1控制；开关sr4和sr4-由相同的时钟cks2控制。在一实施例中，电容器Cr是可变的，以选择性地提供第一电容1*C和与第一电容不同的第二电容n*C，C为常数。类似地，电容器Cr-可以是可变的，以选择性地提供第一电容1*C和与第一电容不同的第二电容n*C。电容器Cr和Cr-可以被布置成同时提供相同的电容；因此，电容器Cr和Cr-的电容可以用相同的信号var_c表示。节点n4c上的信号Vr+和节点n4c-上的信号Vr-可以构成差分信号Vr。图4a所示的电路用于差分输入信号；然而，普通技术人员可以容易地修改该电路，以用于单端输入信号。

为了使ADC 400根据图3b所示的时序操作，在每个周期(如T[i-1]、T[i]、T[i+1])中(为方便描述，以周期T[i]为例)，如时钟cks1的时序所示，从时间点t1至t2，开关ss4是接通的，以将节点n4a导通到节点n4b，而开关ss4在该周期T[i]的其余时间段(从时间点t0至t1，以及，从时间点t2至u0)中是断开的，以阻止节点n4a和节点n4b之间的导通。类似地，从时间点t1至t2，开关ss4-是接通的，以将节点n4a-导通到节点n4b-，而开关ss4-在该周期T[i]的其余时间段中是保持断开的，以阻止节点n4a-和节点n4b-之间的导通。

在周期T[i]中，如时钟cks2的时序所示，从时间点t3至t7，开关sr4是接通的，以将节点n4b导通到节点n4c，而开关sr4在该周期T[i]的其它时间段(从时间点t0至t3，以及，从时间点t7至u0)中是断开的，以阻止节点n4b和节点n4c之间的导通。类似地，从时间点t3到时间点t7，开关sr4-是接通的，以将节点n4b-导通到节点n4c-，而在该周期T[i]的其余时间段中，开关sr4-是断开的，以阻止节点n4b-和节点n4c-之间的导通。

在周期T[i]中，如信号var_c的时序所示，从时间点t6至t8，电容器Cr(和Cr-)提供电容n*C(用“H”表示)，以及，电容器Cr(和Cr-)在该周期T[i]的其余时间段中提供电容1*C(用“L”表示)，即，在时间点t0和t6之间以及在时间点t8和u0之间提供电容1*C。

如前所述，根据时钟cks1、cks2和信号var_c的时序，如图3b所示，周期T[i]可以包括：从时间点t1至t2的采样阶段Ta[i]、从时间点t3至t4的组合阶段Tb[i]、从时间点t4至t5的比较阶段Tc[i]、从时间点t6至t7的第一缩放阶段Td[i]，以及，从时间点t8至u0的第二缩放阶段Te[i]。

为了使ADC 400根据图3b所示的时序操作，并且实现图2中的ADC 200。在采样阶段Ta[i]期间(请一并参考图4b，在图4b中，ADC 400以简化方式示出，用于清楚地示例而又不失一般性)，开关ss4(和ss4-)是接通的，开关sr4(和sr4-)是断开的，以及，电容器Cr(和Cr-)提供电容1*C。因此，在采样阶段Ta[i]中，输入信号V可以被采样至电容器阵列Cs(和Cs-)中，以作为样本V[i]。

在周期T[i]的组合阶段Tb[i]期间，开关ss4(和ss4-)是断开的，开关sr4(和sr4-)是接通的，电容器Cr(和Cr-)提供电容1*C，而电容器阵列Cs(和Cs-)的电容可以是k*C。因此，在组合阶段Tb[i]中，通过电荷共享(charge sharing)，被存储在电容器阵列Cs(和Cs-)中的输入信号V的样本V[i]和被存储在电容器Cr(Cr-)中的信号Vr(Vr-)的值Vr(t0)可以被线性组合，以及，节点n4c(和n4c-)上的信号Vr可以更新为值Vr(t4)，以形成图2中的组合信号Vx。换句话说，在组合阶段Tb[i]期间，主电路410可以实现输入传输模块212的输入缩放单元213(图2)，以利用因子k/(k+1)对输入信号V(如样本V[i])进行缩放；主电路410还可以实现回路缩放单元228，以利用因子1/(k+1)对延迟单元226的输出(如值Vr(t0))进行缩放；以及，主电路410还可以实现求和单元214，以将缩放信号V[i]*k/(k+1)和Vr(t0)*1/(k+1)求和，并形成信号Vx，Vx＝Vr(t4)。

在周期T[i]的比较阶段Tc[i]期间，开关ss4(和ss4-)是保持断开的，开关sr4(和sr4-)是保持接通的，以及，比较器420根据时钟ckc导通时的脉冲序列而被使能多次，因此，控制电路450可以在脉冲期间分别依次获得并寄存样本D[i]的位元，以及，根据所获得的样本D[i]的位元，可以通过信号w4(和w4-)来控制电容器阵列Cs(和Cs-)的电压。

例如，在获得样本D[i]的第一位元(例如，最高有效位(MSB))之后，控制电路450可以寄存该第一位元，并通过信号w4(和w4-)控制电容器阵列Cs(和Cs-)的电压，以从节点n4c(和n4c-)上的信号Vr中减去反映该第一位元的第一值。在随后的脉冲中，比较器420连续地执行一系列的比较操作，以提供样本D[i]的其余位元，控制电路450可以寄存这些位元，并通过信号w4(和w4-)来控制电容器阵列Cs(和Cs-)的电压，以进一步地减去反映这些位元的值。因此，通过从值Vr(t4)中减去样本D[i]的反馈，当阶段Tc[i]在时间点t5结束时，信号Vr从值Vr(t4)被更新为值Vr(t5)。换句话说，在阶段Tc[i]期间，比较器420可以对组合信号Vx＝Vr(t4)进行量化，并提供输出信号D的样本D[i]；以及，电容器阵列Cs(和Cs-)可以实现求和单元216(图2)，以接收输出信号D的反馈并形成误差信号Ve＝Vr(t5)。

在周期T[i]的第一缩放阶段Td[i]期间，开关ss4(和ss4-)是保持断开的，开关sr4(和sr4-)是保持接通的，以及，电容器Cr(和Cr-)可以从电容1*C转变为电容n*C。因此，可以利用因子(k+1)/(k+n)对节点n4c(和n4c-)上的信号Vr进行缩放，以及，节点n4c(和n4c-)上的信号Vr从值Vr(t5)更新为值Vr(t7)。换句话说，在第一缩放阶段Td[i]期间，主电路410可以实现图2中的回路缩放单元222，以利用因子(k+1)/(k+n)对信号Ve＝Vr(t5)进行缩放。在时间点t7上，开关sr4(和sr4-)转变为断开。

在周期T[i]的第二缩放阶段Te[i]期间，开关ss4(和ss4-)是保持断开的，开关sr4(和sr4-)是保持断开的，以及，电容器Cr(和Cr-)从电容n*C转变为电容1*C。因此，可以利用因子n对节点n4c(和n4c-)上的信号Vr进行缩放，以及，信号Vr从值Vr(t8)更新为值Vr(u0)。换句话说，在第二缩放阶段Te[i]期间，主电路410可以实现图2中的回路缩放单元224。

在第二缩放阶段Te[i]之后，由于开关sr4(和sr4-)是断开的，因此，Vr(u0)可被存储在电容器Cr(和Cr-)中，以被延迟到后一周期T[i+1]的组合阶段Tb[i+1]。因此，对于周期T[i+1]，将在组合阶段Tb[i+1]中被组合的值Vr(u0)已在前一周期T[i]中被延迟；类似地，对于周期T[i]，在组合阶段Tb[i]中被与样本V[i]组合的值Vr(t0)已在前一周期T[i-1]的缩放阶段Te[i-1]中被延迟。换句话说，在缩放阶段Te[i]至下一组合阶段Tb[i+1]前的时间点u3之间，通过将开关sr4(和sr4-)保持为是断开的，主电路410可以实现图2中的延迟单元226。

图3a中的ADC 300和图4a中的ADC 400均可以采用图3b所示的时序来进行操作，以实现图2中的ADC 200。请参考图5a、图5b及图5c。图5a根据本发明一实施例示出了ADC 500，图5b根据本发明一实施例示出了一种操作时序，其中，图3a中的ADC 300和图4a中的ADC400均可以采用图5b所示的操作时序来实现图5a中的ADC 500。例如，图3a中的ADC 300可以采用图5b所示的时序来操作，如图5c所示。

图5a所示的ADC 500可以将模拟的输入信号V转换为数字的输出信号D，以及，可以包括主电路510和比较器520，比较器520耦接于主电路510。主电路510可以通过输入传输模块512来传输该输入信号V，以形成传输后的输入信号Vf1；通过回路滤波器518对误差信号Ve进行滤波，以形成滤波后的误差信号Vf2；以及，通过将该传输后的输入信号Vf1和该滤波后的误差信号Vf2进行线性组合(求和单元514)，形成组合信号Vxi；以及，通过前向传输模块(forward transfer block)530来传输该组合信号Vxi，以形成传输后的组合信号Vx。比较器520可以对组合信号Vx进行量化，以提供输出信号D。误差信号Ve(求和单元516的结果)可以反映组合信号Vx和输出信号D之间的差值。

输入传输模块512可以包括输入缩放单元513，输入缩放单元513用于利用因子k/(k+n)对输入信号V进行缩放。前向传输模块530可以包括缩放单元521，缩放单元521用于利用因子(k+n)/(k+1)对组合信号Vxi进行缩放。回路滤波器518可以包括延迟单元526以及回路缩放单元522、528，用于对误差信号Ve进行延迟和缩放。回路缩放单元522和528可以分别利用因子(k+1)/(k+n)和n/(k+n)来缩放信号，其中，k和n是正常数。

依据图5b所示的时序，ADC 300(图3a)或ADC 400(图4a)可以实现ADC 500(图5a)，以将模拟的输入信号V转换为数字的输出信号D。例如，在周期T[i]期间，将输入信号V的样本V[i]转换为输出信号D的样本D[i]。

如图5b所示，周期T[i]开始于时间点t0并结束于时间点u0，在周期T[i]期间，样本V[i]被转换为样本D[i]。为了使ADC 300或ADC 400根据图5b所示的时序进行操作，在每个周期(如T[i-1]、T[i]、T[i+1])中(为方便说明，以周期T[i]为例)，如时钟cks1的时序所示，开关ss3(和ss3-，或者，ss4和ss4-)从时间点t1至t2是接通的，而开关ss3(和ss3-，或者，ss4和ss4-)在该周期T[i]的其余时间段中是断开的。在周期T[i]中，如时钟cks2的时序所示，开关sr3(和sr3-，或者，sr4和sr4-)从时间点t3至t7是接通的，而开关sr3(和sr3-，或者，sr4和sr4-)在该周期T[i]的其它时间段中是断开的。在周期T[i]中，如信号var_c的时序所示，从时间点t0至t3b以及从时间点t6至u0，电容器Cr(和Cr-)可以提供电容n*C(用“H”表示)，以及，电容器Cr(和Cr-)在该周期T[i]的其余时间段中(即从时间点t3b至t6)提供电容1*C(用“L”表示)。

根据时钟cks1、cks2和信号var_c的时序，如图5b所示，周期T[i]被分段，以包括：从时间点t1至t2的采样阶段Ta[i]、从时间点t3至t3b的组合阶段Tf[i]、从时间点t3b至t4的缩放阶段Tg[i](如第二缩放阶段)、从时间点t4至t5的比较阶段Tc[i]，以及，从时间点t6至t7的另一缩放阶段Td[i](如第一缩放阶段)。

为了使ADC 300(或者ADC 400)根据图5b所示的时序操作，且实现图5a中的ADC500，在采样阶段Ta[i]期间(请一并参考图5c，在图5c中，ADC 300以简化方式示出，用于清楚地示例而又不失一般性)，开关ss3(和ss3-)是接通的，而开关sr3(和sr3-)是断开的，以及，电容器Cr(和Cr-)提供电容n*C。因此，在采样阶段Ta[i]中，输入信号V被采样至电容器阵列Cs(和Cs-)中并作为样本V[i]。在时间点t3上，开关sr3(和sr3-)从断开转变为接通。

在周期T[i]的组合阶段Tf[i]期间，开关ss3(和ss3-)是断开的，开关sr3(和sr3-)是接通的，电容器Cr(和Cr-)可以保持提供电容n*C，而电容器阵列Cs(和Cs-)的电容可以是k*C。因此，在组合阶段Tf[i]中，通过电荷共享，被存储在电容器阵列Cs(和Cs-)中的输入信号V的样本V[i]和被存储在电容器Cr(和Cr-)中的信号Vr的值Vr(p7)可以被线性组合，以及，节点n3c(和n3c-)上的信号Vr可以被更新为值Vr(t3b)，以形成图5a中的组合信号Vx。换句话说，在组合阶段Tf[i]期间，主电路310可以实现输入传输模块512的输入缩放单元513(图2)，以利用因子k/(k+n)对输入信号V(样本V[i])进行缩放；主电路310还可以实现回路缩放单元528，以利用因子n/(k+n)对延迟单元526的输出(值Vr(p7))进行缩放；以及，主电路310还可以实现求和单元514，以将缩放信号V[i]*k/(k+n)和Vr(p7)*n/(k+n)求和，并形成信号Vxi，Vxi＝Vr(t3b)。在时间点t3b上，电容Cr(和Cr-)的电容从n*C转变为1*C。

在周期T[i]的第一缩放阶段Tg[i]期间，开关ss3(和ss3-)是保持断开的，开关sr3(和sr3-)是保持接通的，以及，电容器Cr(和Cr-)可以提供电容1*C。因此，可以利用因子(k+n)/(k+1)对节点n3c(和n3c-)上的信号Vr进行缩放，以及，节点n3c(和n3c-)上的信号Vr从值Vr(t3b)更新为值Vr(t4)。换句话说，在第一缩放阶段Tg[i]期间，主电路310可以实现图5a中的回路缩放单元521，以利用因子(k+n)/(k+1)对信号Vxi＝Vr(t3b)进行缩放，并形成信号Vx，Vx＝Vr(t4)。

在周期T[i]的比较阶段Tc[i]期间，开关ss3(和ss3-)是保持断开的，开关sr3(和sr3-)是保持接通的，以及，比较器320根据时钟ckc导通时的脉冲序列而被使能多次，因此，控制电路350可以在脉冲期间分别依次获得并寄存样本D[i]的位元，以及，根据所获得的样本D[i]的多个位元，可以通过信号w3(和w3-)来控制电容器阵列Cs(和Cs-)的电压。因此，当比较阶段Tc[i]在时间点t5结束时，通过从值Vr(t4)中减去样本D[i]的反馈，信号Vr从值Vr(t4)更新为值Vr(t5)。换句话说，在比较阶段Tc[i]期间，比较器320可以对组合信号Vx＝Vr(t4)进行量化，并提供输出信号D的样本D[i]；以及，电容器阵列Cs(和Cs-)可以实现求和单元516(图5a)，以接收输出信号D的反馈并形成误差信号Ve，Ve＝Vr(t5)。在时间点t6上，电容Cr(和Cr-)从电容1*C转变为电容n*C。

在周期T[i]的第二缩放阶段Td[i]期间，开关ss3(和ss3-)是保持断开的，开关sr3(和sr3-)是保持接通的，以及，电容器Cr(和Cr-)可以提供电容n*C。因此，节点n3c(和n3c-)上的信号Vr被因子(k+1)/(k+n)进行缩放，以及，信号Vr从值Vr(t5)更新为值Vr(t7)。换句话说，在第二缩放阶段Td[i]期间，主电路310可以实现图5a中的回路缩放单元522，以利用因子(k+1)/(k+n)对信号Ve＝Vr(t5)进行缩放。

在第二缩放阶段Td[i]之后，由于开关sr3(和sr3-)是断开的，因此，Vr(t7)可被存储在电容器Cr(和Cr-)中，以被延迟到后一周期T[i+1]的组合阶段Tf[i+1](时间点u3和u3b之间)。因此，对于周期T[i+1]，将在组合阶段Tf[i+1]中被组合的值Vr(t7)已在前一周期T[i]中被延迟；类似地，对于周期T[i]，在组合阶段Tf[i]中被与样本V[i]组合的值Vr(p7)已在前一周期T[i-1]的缩放阶段Td[i-1](时间点t6和p7之间)中被延迟。换句话说，从时间点t7(缩放阶段Td[i]后)至u3(下一组合阶段Tf[i+1]前)，通过将开关sr3(和sr3-)保持为断开的，主电路310可以图5a中的延迟单元526。

比较图2中的ADC 200和图5a中的ADC 500，应注意，缩放单元521可以补偿输入传输模块512和回路滤波器518的缩放因子，因此，ADC 500可以实现与ADC 200相同的传递函数。

请参考图6a和图6b，图6a根据本发明一实施例示出了ADC 600，以及，图6b示出了ADC 600的一种操作时序。如图6a所示，ADC 600可以将输入信号V转换为输出信号D，且可以包括：主电路610、耦接于主电路610的两个比较器620e和620o，以及两个控制电路650e和650o。例如，输入信号V可以是差分信号，如两个输入信号V+和V-。ADC 600可以耦接于节点n6a和n6a-上的输入信号V+和V-。

比较器620e由时钟ckc_e控制，且包括正端622和负端624。当时钟ckc_e使能比较器620e时，比较器620e将正端622和负端624上的信号电平(例如，电压)进行比较，从而产生比较结果。控制电路650e耦接于比较器620e的输出端，并通过连续地记录比较器620e的比较结果来产生输出信号D1。控制电路650e还可以响应比较器620e的比较结果，以产生两个控制信号w6e和w6e-。比较器620o由时钟ckc_o控制，且包括正端626和负端628。当时钟ckc_o使能比较器620o时，比较器620o将正端626和负端628上的信号电平(例如，电压)进行比较，从而产生比较结果。控制电路650o耦接于比较器620o的输出端，并通过连续地记录比较器620o的比较结果来产生输出信号D2。控制电路650o还可以响应比较器620o的比较结果，以产生两个控制信号w6o和w6o-。ADC 600可以将信号D1和D2交替地输出，以作为输出信号D；例如，输出信号D1的样本D1[i]作为信号D的样本D[2*i]，以及，输出信号D2的样本D2[i]作为信号D的样本D[2*i+1]。

主电路610可以包括两个内部电路630和640。内部电路630可以包括：耦接于节点n6b的电容器阵列Cs、耦接于节点m6b的电容器阵列Cs2、耦接在节点n6c和G之间的辅助电容器Cr、耦接在节点n6a和n6b之间的开关ss6e、耦接在节点n6a和m6b之间的开关ss6o、耦接在节点n6b和n6c之间的开关sr6e，以及，耦接在节点m6b和n6c之间的开关sr6o。例如，电容器阵列Cs和Cs2是基本(substantially)匹配的，它们中的每一个可以包括Nb个二进制加权电容器，其中，数量Nb与输出信号D的每个样本中的位数正相关；在一实施例中，电容器阵列Cs中的电容器的顶板可以共同地耦接于节点n6b，而电容器阵列Cs中的电容器的底板上的电压可以由控制信号w6e控制；类似地，电容器阵列Cs2中的电容器的顶板可以共同耦接于节点m6b，而电容器阵列Cs2中的电容器的底板上的电压可以由控制信号w6o控制。

对于输入信号V+的差分形式，内部电路640可以匹配内部电路630，从而，内部电路640可以包括：耦接于节点n6b-的电容器阵列Cs-、耦接于节点m6b-的电容器阵列Cs2-、耦接在节点n6c-和节点G之间的辅助电容器Cr-、耦接在节点n6a-和n6b-之间的开关ss6e-、耦接在节点n6a-和m6b-之间的开关ss6o-、耦接在节点n6b-和n6c-之间的开关sr6e-，以及，耦接在节点m6b-和n6c-之间的开关sr6o-。例如，电容器阵列Cs-和Cs2-，以及，电容器阵列Cs和Cs2是基本匹配的，它们中的每一个可以包括相同数量的Nb个二进制加权电容器。在一实施例中，电容器阵列Cs-中的电容器的顶板可以共同耦接于节点n6b-，而电容器阵列Cs-中的电容器的底板上的电压可以由控制信号w6e-来控制；类似地，电容器阵列Cs2-中的电容器的顶板可以共同耦接于节点m6b-，而电容器阵列Cs2-中的电容器的底板的电压可以由控制信号w6o-来控制。节点n6c上的信号Vr+和节点n6c-上的信号Vr-可以形成差分信号Vr。

如图6a所示，比较器620e的正端622耦接于节点n6b，以及，比较器620e的负端624耦接于节点n6b-。另一方面，比较器620o的正端626耦接于节点m6b，以及，比较器620o的负端628耦接于节点m6b-。

开关ss6e和ss6e-由相同的时钟cks1e控制。开关sr6e和sr6e-由相同的时钟cks2e控制。开关ss6o和ss6o-由相同的时钟cks1o控制。开关sr6o和sr6o-由相同的时钟cks2o控制。

在一实施例中，电容器Cr是可变的，以选择性地提供第一电容1*C和不同于第一电容的第二电容n*C，其中，C为常数。类似地，电容器Cr-是可变的，以选择性地提供第一电容1*C和不同于第一电容的第二电容n*C。电容器Cr和Cr-的电容可以用相同的信号var_C来表示。图6a所示的电路用于差分输入信号，然而，普通技术人员可以容易地修改该电路，以用于单端输入信号。

依据图6b所示的时序，ADC 600可以在周期T[i]期间将输入信号V的样本V[2*i]转换为输出信号D的样本D[2*i]，以及，在周期U[i]期间将输入信号V的样本V[2*i+1]转换为输出信号D的样本D[2*i+1]。周期T[i]开始于时间点p2并结束于时间点u2，以及，周期U[i]开始于时间点t2并结束于时间点q2。

如图6b所示，周期T[i]和U[i]以交错方式(in an interleaving manner)设置；周期T[i]的后一部分(例如，后半部分)与周期U[i]的前一部分(例如，前半部分)重叠，以及，与周期T[i]连贯的周期T[i+1]的前一部分(例如，前半部分)可以与周期U[i]的后一部分(例如，后半部分)重叠。时钟cks1e、cks2e和ckc_e可以是周期性的且与每个周期T[i]同步。时钟cks1o、cks2o和ckc_o是周期性的且与每个周期U[i]同步。由于周期T[i](在周期T[i]中，产生样本D[2*i])和周期U[i](在周期U[i]中，产生样本D[2*i+1])可以以这样的交错方式设置，因此，ADC 600可以在如图6b所示的时钟ckD上输出信号D的每个样本，其中，时钟ckD的周期TD可以是周期T[i](或U[i])的周期的一半。表示电容器Cr(和Cr-)的电容的信号var_C是周期性的且与时钟ckD的每个周期同步。

在每个周期T[i]中，如时钟cks1e的时序所示，开关ss6e(和ss6e-)从时间点p2至t2是接通的，以及，开关ss6e(和ss6e-)从时间点t2至u2是断开的。在周期T[i]中，如时钟cks2e的时序所示，开关sr6e(和sr6e-)从时间点t3至t7是接通的，而开关sr6e(和sr6e-)在周期T[i]的其余时间段中是断开的。在每个周期U[i]中，如时钟cks1o的时序所示，开关ss6o(和ss6o-)从时间点t2至u2是接通的，而开关ss6o(和ss6o-)从时间点u2至q2是断开的。在周期U[i]中，如时钟cks2o的时序所示，开关sr6o(和sr6o-)从时间点u3至u7是接通的，而开关sr6o(和sr6o-)在周期U[i]的其余时间段中是断开的。如图6b所示，时钟ck1o具有与时钟ck1e相同的波形，但是比时钟ck1e滞后时钟ckD的周期TD；类似地，时钟ck2o具有与时钟ck1e相同的波形，但是比时钟ck2e滞后周期TD。如信号var_C的时序所示，在时钟ckD的周期内(例如，从时间点t2至u2)，从时间点t2至t3b，以及从时间点t6至u2，电容器Cr(和Cr-)提供电容n*C(用“H”表示)；以及，从时间点t3b至t6，电容器Cr(和Cr-)提供电容1*C(用“L”表示)。

根据图6b所示的时钟cks1e、cks2e和信号var_C的时序，周期T[i]被分段，以包括：从时间点p2至t2的采样阶段Ta[i]、从时间点t3至t3b的组合阶段Tf[i]、从时间点t3b至t4的缩放阶段Tg[i]、从时间点t4至t5的比较阶段Tc[i]，以及，从时间点t6至t7的另一缩放阶段Td[i]。根据时钟cks1o、cks2o和信号var_C的时序，周期U[i]被分段，以包括：从时间点t2至u2的采样阶段Ua[i]、从时间点u3至u3b的组合阶段Uf[i]、从时间点u3b至u4的缩放阶段Ug[i]、从时间点u4至u5的比较阶段Uc[i]，以及，从时间点u6至u7的另一缩放阶段Ud[i]。如图6b所示，周期T[i]的阶段Tf[i]、Tg[i]、Tc[i]和Td[i出现在周期U[i]的采样阶段Ua[i]期间；类似地，周期U[i]的阶段Uf[i]、Ug[i]、Uc[i]和Ud[i]出现在周期T[i+1]的采样阶段Ta[i+1]]期间。

在周期T[i]的采样阶段Ta[i]期间，开关ss6e(和ss6e-)是接通的，开关sr6e(和sr6e-)是断开的，电容器Cr(和Cr-)提供电容n*C。在采样阶段Ta[i]中，输入信号V可以被采样到电容器阵列Cs(和Cs-)中，以作为样本V[2*i]。

在周期T[i]的组合阶段Tf[i]期间，开关ss6e(和ss6e-)是断开的，开关sr6e(和sr6e-)是接通的，电容器Cr(和Cr-)持续提供电容n*C，而电容器阵列Cs(和Cs-)的电容可以是k*C。因此，在阶段Tf[i]中，通过电荷共享，被存储在电容器阵列Cs(和Cs-)中的输入信号V的样本V[2*i]和被存储在电容器Cr(和Cr-)中的信号Vr的值Vr(p7)可以被线性组合，以及，节点n6c(和n6c-)上的信号Vr被更新为值Vr(t3b)，以作为组合信号。

在周期T[i]的缩放阶段Tg[i]期间，开关ss6e(和ss6e-)保持为断开的，开关sr6e(和sr6e-)保持为接通的，以及，电容器Cr(和Cr-)从电容n*C转变为电容1*C。因此，节点n6c(和n6c-)上的信号Vr可以被缩放，且从值Vr(t3b)更新为值Vr(t4)，以作为另一组合信号。

在周期T[i]的比较阶段Tc[i]期间，开关ss6e(和ss6e-)保持为断开的，开关sr6e(和sr6e-)保持为接通的，以及，比较器620e根据时钟ckc_e导通时的脉冲序列而被使能多次，因此，控制电路650e可以在脉冲期间分别依次获得并寄存样本D[2*i]的多个位元，以及，根据所获得的样本D[2*i]的多个位元，可以通过信号w6e(和w6e-)来控制电容器阵列Cs2(和Cs2-)的电压。因此，通过从值Vr(t4)中减去样本D[2*i]的反馈，当阶段Tc[i]在时间点t5结束时，信号Vr从值Vr(t4)更新为值Vr(t5)并作为误差信号。

在周期T[i]的缩放阶段Td[i]期间，开关ss6e(和ss6e-)保持为断开的，开关sr6e(和sr6e-)保持为接通的，以及，电容器Cr(和Cr-)从电容1*C转变为电容n*C。因此，信号Vr可以被缩放并且从值Vr(t5)更新为值Vr(t7)。

在缩放阶段Td[i]之后，由于开关sr6e(和sr6e-)是断开的，因此，Vr(t7)可被存储在电容器Cr(和Cr-)中，以当开关sr6o(sr6o-)接通时被延迟到周期U[i]的组合阶段Uf[i]。因此，对于周期U[i](在周期U[i]中，样本V[2*i+1]被转换为样本D[2*i+1])，将在组合阶段Ub[i]中被组合的值Vr(t7)已在周期T[i](在周期T[i]中，样本V[2*i]被转换为样本D[2*i])中被延迟；类似地，对于周期T[i]，在组合阶段Tf[i]中被组合的值Vr(p7)已在周期U[i-1](在周期U[i-1]中，样本V[2*i-1]被转换为样本D[2*i-1])的缩放阶段Ud[i-1](在时间点p6和p7之间)中被延迟。

另一方面，在周期U[i]的采样阶段Ua[i]期间，开关ss6o(和ss6o-)是接通的，开关sr6o(和sr6o-)是断开的，以及，电容器Cr(和Cr-)提供电容n*C。在采样阶段Ua[i]中，输入信号V可被采样到电容器阵列Cs2(和Cs2-)中，且作为样本V[2*i+1]。

在周期U[i]的组合阶段Uf[i]期间，开关ss6o(和ss6o-)是断开的，开关sr6o(和sr6o-)是接通的，电容器Cr(和Cr-)持续提供电容n*C，而电容器阵列Cs(和Cs-)的电容可以是k*C。因此，在阶段Uf[i]中，通过电荷共享，被存储在电容器阵列Cs2(和Cs2-)中的输入信号V的样本V[2*i+1]和被存储在电容器阵列Cr(和Cr)中的信号Vr的值Vr(t7)可以被线性组合，以及，节点n6c(和n6c-)上的信号Vr可以更新为值Vr(u3b)，Vr(u3b)作为组合信号。

在周期U[i]的缩放阶段Ug[i]期间，开关ss6o(和ss6o-)保持为断开的，开关sr6o(和sr6o-)保持为接通的，以及，电容器Cr(和Cr-)从电容n*C转变为电容1*C。因此，节点n6c(和n6c-)上的信号Vr可以被缩放，且从值Vr(u3b)更新为值Vr(u4)，Vr(u4)作为另一组合信号。

在周期U[i]的比较阶段Uc[i]期间，开关ss6o(和ss6o-)是保持断开的，开关sr6o(和sr6o-)是保持接通的，以及，比较器620o根据时钟ckc_o导通时的脉冲序列而被使能多次，因此，控制电路650o可以在脉冲期间分别依次获得并寄存样本D[2*i+1]的多个位元，以及，根据所获得的样本D[2*i+1]的多个位元，可以通过信号w6o(和w6o-)来控制电容器阵列Cs2(和Cs2-)的电压。因此，通过从值Vr(u4)中减去样本D[2*i+1]的反馈，当阶段Uc[i]在时间点t5结束时，信号Vr从值Vr(u4)更新为值Vr(u5)，且值Vr(u5)作为误差信号。

在周期U[i]的缩放阶段Ud[i]期间，开关ss6o(和ss6o-)是保持断开的，开关sr6o(和sr6o-)是保持接通的，以及，电容器Cr(和Cr-)从电容1*C转变为电容n*C。因此，节点n6c(和n6c-)上的信号Vr可以被缩放，且从值Vr(u5)更新为值Vr(u7)。在缩放阶段Ud[i]之后，由于开关sr6o(和sr6o-)是断开的，因此，可以将Vr(t7)值存储在电容器Cr(和Cr-)中，以被延迟到周期T[i+1]的组合阶段Tf[i]中(在时间点q3和q3b之间)，在周期T[i+1]中，信号V的样本V[2*i+2]被转换为信号D的样本D[2*i+2]。

通过ADC 600的上述操作，应当理解的是，开关ss6e和ss6o(ss6e-和sr6e-)、电容器阵列Cs和Cs2(Cs-和Cs2)、比较器620e和控制电路650e可以随电容器Cr(和Cr-)共同操作，以充当ADC模块(类似于图5a中的ADC 500)，用于在周期T[i]期间将样本D[2*i]转换为样本V[2*i]；另一方面，开关ss6o和sr6o(和ss6o-和sr6o-)、电容器阵列Cs2(和Cs2-)、比较器620o和控制电路650o可以随电容器Cr(和Cr-)共同操作，以充当另一ADC模块，用于在周期U[i]期间将样本D[2*i+1]转换为样本V[2*i+1](类似于图5a中的ADC 500)。两个ADC模块可以通过以交错时序来操作的方式共享相同的电容器Cr(和Cr-)，因此ADC 600可以实现比每个单独的ADC模块的转换速率快两倍(例如，周期T[i]或U[i]的频率)的转换速率(时钟ckD的频率)。

请参考图7a、图7b和图7c，以及，一并参考图8a和图8b。图7a根据本发明实施例示出了ADC 700，图7b示出了ADC 700的操作时序，以及，图7c示出了ADC 700的操作。图8a根据本发明实施例示出了ADC 800，其中，图7a中的ADC 700可以操作为如图7c所示，以实现ADC800。图8b示出了由ADC 800实现的噪声传递函数(NTF)的频谱。

图8a所示的ADC 800可以将模拟的输入信号V转换为数字的输出信号D，并且可以包括主电路810和比较器820，比较器820耦接于主电路810。主电路810可以通过输入传输模块812来传输该输入信号V，以形成传输后的输入信号Vf1，通过回路滤波器818对误差信号Ve进行滤波，以形成滤波后的误差信号Vf2，以及，通过将传输后的输入信号Vf1(输入传输模块812的结果)和滤波后的误差信号Vf2(回路滤波器818的结果)组合(如求和单元814)，以形成组合信号Vx。比较器820可以对组合信号Vx进行量化，以提供输出信号D。误差信号Ve可以反映组合信号Vx与输出信号D之间的差值(求和单元816的结果)。

输入传输模块812可以包括缩放单元813，用于利用因子k/(k+1)对输入信号V进行缩放。回路滤波器818可以包括两个延迟单元826和834，以及，缩放单元822、824、828、830和832。缩放单元822、824、828、830和832可以分别利用因子(k+1)/(k+n)、n、B、(1-B)和1/(k+1)对信号进行缩放，其中，因子B、k和n是常数。例如，因子B可以是0和1之间的正数。缩放单元822、824和830可以对误差信号Ve进行缩放，以形成缩放后的误差信号v1。延迟单元834可以对内部信号Vy进行延迟，以形成延迟信号Vy2；以及，缩放单元832可以对延迟信号Vy2进行缩放，以形成缩放后的延迟信号v2，以及，信号Vy可以是误差信号Ve和延迟信号Vy2的线性组合(加权和)，即，信号Vy是缩放后的误差信号v1和缩放后的延迟信号v2的和(求和单元836的结果)。延迟单元826对内部信号Vy进行延迟，以形成延迟信号Vy1，以及，缩放单元828可对延迟信号Vy1进行缩放，以形成滤波后的误差信号Vf2。

ADC 800可以实现图8b所示的噪声传递函数(NTF)。如图8b所示，噪声传递函数(NTF)可以具有接近电平H0的平坦的低频响应和接近电平Hinf的平坦的高频响应，其中，

因此，ADC 800可以避免高频带上非期望的峰值。另外，通过调整因子n、k和B，ADC 800可提供灵活性来独立地设置电平H0和Hinf的期望值；即设置电平H0的期望值将不会恶化(compromise)电平Hinf的值，反之亦然。

图7a所示的ADC 700可以实现图8a中的ADC 800，并将模拟的输入信号V转换成数字的输出信号D；例如，如图7b所示，在周期T[i]期间，将输入信号V的样本V[i]转换为输出信号D的样本D[i]。

如图7a所示，输入信号V可以是差分信号，如输入信号V+和V-。ADC 700耦接于节点n7a和n7a-上的输入信号V+和V-，且ADC 700可以包括：主电路710、比较器720和控制电路750。比较器720被时钟ckc控制，且包括正端722和负端724。当时钟ckc使能比较器720时，比较器720将正端722和负端724上的信号电平(例如，电压)进行比较，并产生比较结果。控制电路750耦接于比较器720的输出端，并且通过连续地记录比较器720的比较结果来产生输出信号D；控制电路750还可以响应比较器720的比较结果，以产生两个控制信号w7和w7-。主电路710可以包括两个内部电路730和740，其中，内部电路730耦接在输入信号V+和比较器720的正端722之间，以及，内部电路740耦接在输入信号V-和比较器720的负端724之间。

内部电路730可以包括：电容器阵列Cs、辅助电容器Cr、第二辅助电容器Cr2、开关ss7、开关sr7和开关sd7，其中，电容器阵列Cs耦接于节点n7b，辅助电容器Cr耦接在节点n7c和G之间，第二辅助电容器Cr2耦接在节点n7d和G之间，开关ss7耦接在节点n7a和n7b之间，开关sr7耦接在节点n7b和n7c之间，以及，开关sd7耦接在节点n7c和n7d之间。例如，电容器阵列Cs可以包括Nb个二进制加权电容器；在一实施例中，电容器阵列Cs中的电容器的顶板可以共同耦接于节点n7b，而电容器阵列Cs中的电容器的底板上的电压可以由控制信号w7来控制。

对于输入信号V+的差分形式，内部电路740匹配内部电路730，因此，内部电路740可以包括：电容器阵列Cs-、辅助电容器Cr-、第二辅助电容器Cr2-、开关ss7-、开关sr7-和开关sd7-，其中，电容器阵列Cs-耦接于节点n7b-，辅助电容器Cr-耦接在节点n7c-和G之间，第二辅助电容器Cr2-耦接在节点n7d-和G之间，开关ss7-耦接在节点n7a-和n7b-之间，开关sr7-耦接在节点n7b-和n7c-之间，以及，开关sd7-耦接在节点n7c-和n7d-之间。例如，电容器阵列Cs-可以包括和电容器阵列Cs数量相同的Nb个二进制加权电容器；在一实施例中，电容器阵列Cs-中的电容器的顶板可以共同耦接于节点n7b-，而电容器阵列Cs-中的电容器的底板上的电压可以由控制信号w7-来控制。

如图7a所示，比较器720的正端722耦接于节点n7b，而负端724耦接于节点n7b-。开关ss7和ss7-由相同的时钟cks1控制。开关sr7和sr7-由相同的时钟cks2控制。开关sd7和sd7-由相同的时钟cks3控制。在一实施例中，电容器Cr(和Cr-)是可变的，以选择性地提供第一电容1*C和与第一电容不同的第二电容n*C，其中，C是常数。电容器Cr和Cr-的电容可以用相同的信号var_c表示。节点n7c上的信号Vr+和节点n7c-上的信号Vr-可以构成差分信号Vr。节点n7d上的信号Vd+和节点n7c-上的信号Vd-可以构成差分信号Vd。

图7a所示的电路用于差分输入信号；然而，普通技术人员可以容易地修改该电路，以用于单端输入信号。例如，单端输入信号可以是输入信号V+，输入信号V-和信号Vr-和Vd-是恒定的接地信号，以及，内部电路740可被简化为用于将比较器720的负端724接地的导线。

如图7b所示，周期T[i]开始于时间点t0并结束于时间点u0，在周期T[i]中，样本V[i]被转换为样本D[i]。在每个周期(如T[i-1]、T[i]、T[i+1])中(为方便说明，以周期T[i]为例)，如时钟cks1的时序所示，从时间点t1至t2，开关ss7(和ss7-)是接通的，而开关ss7(和ss7-)在该周期T[i]的其余时间段中是断开的。如时钟cks2的时序所示，开关sr7(和sr7-)从时间点t3至t7是接通的，而开关sr7(和sr7-)在该周期T[i]的其它时间段中是断开的。在周期T[i]中，如信号var_c的时序所示，从时间点t6至t8，电容器Cr(和Cr-)提供电容n*C(用“H”表示)，以及，电容器Cr(和Cr-)在该周期T[i]的其余时间段中提供电容1*C(用“L”表示)。在周期T[i]中，如时钟cks3的时序所示，开关sd7(和sd7-)从时间点t8a至t8b是接通的，而开关sd7(和sd7-)在周期T[i]的其余时间段中是断开的。

根据时钟cks1、cks2、cks3和信号var_c的时序，周期T[i]被分段，以包括：从时间点t1至t2的采样阶段Ta[i]、从时间点t3至t4的组合阶段Tb[i]、从时间点t4至t5的比较阶段Tc[i]、从时间点t6至t7的第一缩放阶段Td[i]，从时间点t8至t8a的第二缩放阶段Te[i]，以及，从时间点t8a至t8b的附加阶段Th[i]。

对于ADC 700来实现图8中的ADC 800，在采样阶段Ta[i]期间(请一并参考图7c，在图7c中，ADC 700以简化方式示出，用于清楚地示例而又不失一般性)，开关ss7(和ss7-)是接通的，开关sr7和sd7(以及，sr7-和sd7-)是断开的，且电容器Cr(和Cr-)提供电容1*C。因此，在采样阶段Ta[i]中，输入信号V可以被采样到电容器阵列Cs(和Cs-)中，并作为样本V[i]。

在周期T[i]的组合阶段Tb[i]期间，开关ss7和sd7(以及，ss7-和sd7-)是断开的，开关sr7(和sr7-)是接通的，电容器Cr(和Cr-)提供电容1*C，而电容器阵列Cs(和Cs-)的电容可以是k*C。因此，在阶段Tb[i]中，通过电荷共享，被存储在电容器阵列Cs(和Cs-)中的输入信号V的样本V[i]和被存储在电容器Cr中的信号Vr的值Vr(p8b)可以被线性组合，以及，节点n7c(和n7c-)上的信号Vr可以被更新为值Vr(t4)，以形成图8a中的组合信号Vx。换句话说，在组合阶段Tb[i]期间，主电路710可以实现输入传输模块812的输入缩放单元813(图8a)，以利用因子k/(k+1)对输入信号V(样本V[i])进行缩放，主电路710还可以实现回路缩放单元828，以利用因子1/(k+1)对延迟单元826的输出(值Vr(p8b))进行缩放，以及，主电路710还可以实现求和单元814，以对缩放信号V[i]*k/(k+1)和Vr(p8b)*1/(k+1)求和，求和后的信号作为Vx＝Vr(t4)。

在周期T[i]的比较阶段Tc[i]期间，开关ss7(和ss7-)是保持断开的，开关sr7(和sr7-)是保持接通的，开关sd7(和sd7-)是保持断开的，以及，比较器720可以被时钟ckc导通时的脉冲序列使能多次，因此控制电路750可以在脉冲期间分别依次获得并记录样本D[i]的多个位元，且根据获得的样本D[i]的多个位元，通过信号w7(和w7-)来控制电容器阵列Cs(和Cs-)的电压。在阶段Tc[i]的最后一个脉冲中，控制电路750可以寄存样本D[i]的最后一位元，并通过信号w7(和w7-)控制电容器阵列Cs(和Cs-)的电压，以减去反映该最后一位元的最后一个值。因此，通过从值Vr(t4)中减去样本D[i]的反馈，当阶段Tc[i]在时间点t5结束时，信号Vr从值Vr(t4)更新为值Vr(t5)。换句话说，在阶段Tc[i]期间，比较器720可以对组合信号Vx＝Vr(t4)进行量化，并提供输出信号D的样本D[i]，以及，电容器阵列Cs(和Cs-)可以实现求和单元816(图8a)，以接收输出信号D的反馈并形成误差信号Ve＝Vr(t5)。应注意，现有技术的SAR ADC将不会减去反映电容器阵列的最后一位元的最后一个值。

在周期T[i]的缩放阶段Td[i]期间，开关ss7(和ss7-)是保持断开的，开关sr7(和sr7-)是保持接通的，开关sd7(和sd7-)是保持断开的，以及，电容器Cr(和Cr-)从电容1*C转变为电容n*C。因此，节点n7c(和n7c-)上的信号Vr可以根据因子(k+1)/(k+n)进行缩放，并从值Vr(t5)更新为值Vr(t7)。换句话说，在缩放阶段Td[i]期间，主电路710可以实现图8a中的回路缩放单元822，以利用因子(k+1)/(k+n)对信号Ve＝Vr(t5)进行缩放。在时间点t7上，开关sr7(和sr7-)转变为断开的。

在周期T[i]的缩放阶段Te[i]期间，开关ss7(和ss7-)是保持断开的，开关sr7(和sr7-)是断开的，开关sd7(和sd7-)是保持断开的，以及，电容器Cr(和Cr-)转变为提供电容1*C。因此，节点n7c(和n7c-)上的信号Vr可以根据因子n进行缩放，且从值Vr(t7)更新为值Vr(t8a)。换句话说，在缩放阶段Te[i]期间，主电路710可以实现图8a中的回路缩放单元824。

在周期T[i]的附加阶段Th[i]期间，开关ss7(和ss7-)是保持断开的，开关sr7(和sr7-)是保持断开的，开关sd7(和sd7-)变成接通的，以及，电容器Cr(和Cr-)保持为电容1*C。因此，在阶段Th[i]中，电容器Cr(和Cr-)中的值Vr(t8a)和存储在电容器Cr2(和Cr2-)中的值Vr(p8b)可以通过电荷共享而被线性组合，并且节点n7c(和n7c-)上的信号Vr可以被更新为值Vr(t8b)，以形成图8a中的内部信号Vy。换句话说，在附加阶段Tb[i]期间，主电路710可以实现缩放单元830(图8a)，以利用因子B对缩放单元824的输出(值Vr(t8a))进行缩放，主电路710还可以实现缩放单元832，以利用因子(1-B)对延迟单元834的输出(值Vr(p8b))进行缩放，以及，主电路710还可以实现求和单元836，以将缩放值Vr(t8a)*B和Vr(p8b)*(1-B)求和，求和后的信号作为内部信号Vy，Vy＝Vr(t8b)。因子B可以由电容器Cr和Cr2的电容确定，例如，B＝Cr/(Cr+Cr2)。

在附加阶段Th[i]之后，由于开关sd7(和sd7-)是断开的，因此，Vr(t8b)可被存储在电容器Cr2(和Cr2-)中，以被延迟到下一周期T[i+1]的附加阶段Th[i+1](在时间点u8a和u8b之间)。因此，对于周期T[i+1]，将在阶段Th[i+1]中被与值Vr(u8a)线性组合的值Vr(t8b)已在周期T[i]中被延迟；类似地，对于周期T[i]，在阶段Th[i]中被与值Vr(t8a)组合的值Vr(p8b)已在前一周期T[i-1]的附加阶段Th[i-1](时间点p8a和p8b之间)中被延迟。换句话说，通过使开关sd7(和sd7-)从时间点t8b(在阶段Th[i]之后)至u8a(在阶段Th[i+1]之前)保持为断开的，主电路710可以实现图8a中的延迟单元834。

在附加阶段Th[i]之后，由于开关sr7(和sr7-)是断开的，因此，Vr(t8b)可以存储在电容器Cr(和Cr-)中，以被延迟到下一周期T[i+1]的组合阶段Tb[i+1](在时间点u3和u4之间)。因此，对于周期T[i+1]，将在阶段Tb[i+1]中与样本V[i+1]线性组合的值Vr(t8b)在周期T[i]中被延迟；类似地，对于周期T[i]，在阶段Tb[i]中与样本V[i]组合的值Vr(p8b)已在前一周期T[i-1]的附加阶段Th[i-1]中被延迟。换句话说，通过使开关sr7(和sr7-)从时间点t8b(在阶段Th[i]之后)至u3(在阶段Tb[i+1]之前)保持为断开的，主电路710可以实现图8a中的延迟单元826。

图3a、图4a、图6a或图7a中的可变电容器Cr(和Cr-)可以是由金属氧化物半导体电容器(Metal-Oxide-Semiconductor capacitor，MOSCAP)、金属-氧化物-金属电容器(Metal-Oxide-Metal capacitor，MOMCAP)和/或金属-绝缘体-金属电容器(Metal-Insulator-Metal capacitor，MIMCAP)等实现的变容二极管(varactor)。请参考图9a至图9e，参考图9a至图9e根据本发明实施例分别示出了可变电容器Cr9a至Cr9e。图3a、图4a、图6a或图7a中的可变电容器Cr(和Cr-)可以由图9a、图9b、图9c、图9d或图9e中的电容器Cr9a、Cr9b、Cr9c、Cr9d或Cr9e来实现。

如图9a所示，电容器Cr9a可以包括N沟道金属氧体物半导体(N-channel metaloxide semiconductor，NMOS)晶体管M1、P沟道金属氧体物半导体(P-channel metal oxidesemiconductor，PMOS)晶体管P1和偏置电路(bias circuit)900a，其中，晶体管M1和P1的栅极端子可以共同耦接于节点a1，晶体管M1的漏极端子和源极端子可以共同耦接于节点a2，晶体管P1的漏极端子和源极端子可以共同耦接于节点a3，以及，偏置电路900a可以耦接于节点a2和a3，并控制节点a2和a3上的电压。对于电容器Cr9a来实现图3a、图4a、图6a或图7a中的电容器Cr，图9a中的节点a1可以是图3a、图4a、图6a或图7a中的节点n3c、n4c、n6c或n7c。为了提供较大的电容(例如，图3a、图4a、图6a或图7a中的n*C)，偏置电路900a可以将节点a2设置为耦接于接地电压gnd，以及，将节点a3设置为耦接于电源电压vdd。为了提供较小的电容(例如，图3a、图4a、图6a或图7a中的1*C)，偏置电路900a可以将节点a2设置为耦接于电源电压vdd，以及，将节点a3设置为耦接于地电压gnd。电容器Cr9a可以被简化为采用单个的MOS晶体管M1或P1，而不是两个互补的MOS晶体管M1和P1。具体地，本发明实施例不做任何限制。

如图9b所示，电容器Cr9b可以包括多个电容器c[0]至c[J]，以及，切换电路900b，切换电路900b在节点b[J]和节点d[J]上分别耦接于每个电容器c[J]的顶板和底板，j为1至J中的任一整数，J为正整数，其中，电容器c[0]的顶板和底板可以分别耦接于节点b[1]和节点G(例如，接地节点)，以及，电容器c[J]的底板可以耦接于节点G。对于电容器Cr9b来实现图3a、图4a、图6a或图7a中的电容器Cr，图9b中的节点b[1]可以是图3a、图4a、图6a或图7a中的节点n3c、n4c、n6c或n7c。为了提供较大的电容(例如，图3a、图4a、图6a或图7a中的n*C)，对于j为1至(J-1)，切换电路900b可以设置节点b[j]耦接于节点b[j+1]，并且设置节点d[j]耦接于节点G。也就是说，切换电路900b可以设置电容器c[0]至c[J]是分流的(beshunted)，即使得电容器c[0]至c[J]是并联的，以提供较大的电容。为了提供较小的电容(例如，图3a、图4a、图6a或图7a中的1*C)，对于j为1至(J-1)，切换电路900b可以设置节点b[j]不耦接于节点b[j+1]，以及，将设置节点d[j]耦接于节点b[j+1]而不是耦接于节点G。换句话说，切换电路900b可以设置电容器c[1]至c[J]是串联的，以提供较小的电容。对于j为0到J，每个电容器c[j]的电容可以是C/n。

如图9c所示，电容器Cr9c可以包括两个电容器c0和c1，以及，切换电路900c在节点b0和节点d0上分别耦接于电容器c0的顶板和底板，且在节点b1和节点d1上耦接于分别耦接于电容器c1的顶板和底部。电容器Cr9c可以在节点b0和d0之间提供可变电容。为了提供较大的电容(例如，图3a、图4a、图6a或图7a中的n*C)，切换电路900c可以设置节点b0耦接于节点b1，且设置节点d0耦接于节点d1。也就是说，切换电路900b可以设置电容器c1和电容器c0是分流的，即使得电容器c0至c1是并联的，以提供较大的电容。为了提供较小的电容(例如，图3a、图4a、图6a或图7a中的1*C)，偏置电路900c可以设置节点b0耦接于节点d1而不是耦接于节点b1，且设置节点d0不耦接于节点d1。电容器c0和c1的电容可以分别是r*C和(1-r)*C，其中，术语r是小于1的正常数。

如图9d所示，电容器Cr9d可以包括两个电容器c2和c3，以及两个开关sw1和sw2。电容器c2可以耦接在节点b2和d2之间，开关sw1可以耦接在节点d2和G之间。电容器c3和开关sw2可以串联耦接在节点d2和G之间。例如，电容器c3可以耦接在节点d2和e2之间，以及，开关sw2可以耦接在节点e2和G之间。对于电容器Cr9d来实现图图3a、图4a、图6a或图7a中的电容器Cr，图9d中的节点b2可以是图3a、图4a、图6a或图7a中的节点n3c、n4c、n6c或n7c。为了提供较大的电容，开关sw1可以接通的(闭合的)，以将节点d2导通至节点G，以及，开关sw2可以是断开的(开着的)，以阻止节点e2和G之间的导通。为了提供较小的电容，开关sw1是断开的，以阻止节点d2和G之间的导通，以及，开关sw2是接通的，以将节点e2导通至节点G。

如图9e所示，电容器Cr9e可以包括两个电容器c4和c5，以及开关sw3。电容器c4可以耦接在节点b3和d3之间，开关sw3可以耦接在节点d3和G之间。电容器c5可以耦接在节点d3和G之间。对于电容器Cr9e来实现图3a、图4a、图6a或图7a中的电容器Cr，图9e中的节点b3可以是图3a、图4a、图6a或图7a中的节点n3c，n4c，n6c或n7c。为了提供较大的电容，开关sw3可以接通的(闭合的)，以将节点d3导通到节点G，从而使得电容器c5被旁路。为了提供较小的电容，开关sw1是断开的，以阻止节点d3和G之间的导通。

综上可见，本发明提供了一种模拟至数字转换器(ADC)(如图1、图2、图3a、图4a、图5a、图6a、图7a或图8a所示的100、200、300、400、500、600、700或800)，用于将模拟的输入信号(例如，V)转换为数字的输出信号(例如，D)。模拟至数字转换器(ADC)可以包括主电路(例如，图1、图2、图3a、图4a、图5a、图6a、图7a或图8a中的110、210、310、410、510、610、710或810)和比较器(例如，图1、图2、图3a、图4a、图5a、图6a、图7a或图8a中的120、220、320、420、520、620e、720或820)。在本发明实施例中，主电路是采用无源(passive)元件来实现的，具有省电、面积小的优点，且无需使用运算放大器。主电路用于：通过输入传输模块(例如，图1、图2、图5a或图8a中的112、212、512或812)来传输该输入信号，以形成传输后的输入信号(例如，图1、图2、图5a或图8a中的Vf1)；通过回路滤波器(例如，图1、图2、图5a或图8a中的118、218、518或818)对误差信号(例如，图1、图2、图5a或图8a中的Ve)进行滤波，以形成滤波后的误差信号(例如，图1、图2、图5a或图8a中的Vf2)；以及，对该传输后的输入信号和该滤波后的误差信号进行组合，以形成组合信号(例如，图1、图2、图5a或图8a中的Vx)。比较器用于：对该组合信号进行量化，以提供该输出信号。其中，误差信号可以反映组合信号和输出信号之间的差值。

在一实施例中(例如，图2、图5a或图8a)，输入传输模块可以包括输入缩放单元(例如，图2、图5a或图8a中的213、513或813)，用于对输入信号进行缩放，以及，回路滤波器可以包括第一延迟单元(例如，图2、图5a或图8a中的226、526或826)和至少一个回路缩放单元(例如，图2、图5a或图8a中的222/224/228、522/528或822/824/828)。在一实施例中(例如，图8a)，回路滤波器还可以包括第二延迟单元(例如，834)，用于对内部信号(例如，Vy)进行延迟，以形成第二延迟信号(例如，Vy2)，其中，内部信号是误差信号和第二延迟信号的组合，以及，第一延迟单元(例如，826)可以用于延迟内部信号，以形成第一延迟信号(例如，Vy1)，其中，通过缩放第一延迟信号来形成滤波后的误差信号(例如，Vf2)。

在一实施例中(例如，图3a、图3b、图3c，图4a、图4b，图5b、图5c，6a、图6b或图7a、图7b、图7c)，ADC(例如，图3a、图4a、图6a或图7a中的300、400、600或700)可以耦接于第一节点(例如，图3a、图4a、图6a或图7a中的n3a、n4a、n6a或n7a)上的输入信号，并且在一周期中(例如，图3b、图3c、图4b、图5b、图5c、图6b、图7b或图7c中的T[i])将输入信号的样本(例如，图3b、图5b或图7b中的V[i]，图6b中的V[2*i])转换为输出信号的样本(例如，图3b、图5b或图7b中的D[i]，图6b中的[2*i])。主电路(例如，图3a、图4a、图6a或图7a中的310、410、610或710)可以包括：耦接于第二节点(例如，图3a、图4a、图6a或图7a中的n3b、n4b、n6b或n7b)的电容器阵列(例如，图3a、图4a、图6a或图7a中的Cs)、耦接于第三节点(例如，图3a、图4a、图6a或图7a中的n3c、n4c、n6c或n7c)的辅助电容器(例如，图3a、图4a、图6a或图7a中的Cr)、耦接在第一节点和第二节点之间的第一开关(例如，图3a、图4a、图6a或图7a中的ss3、ss4、ss6e或ss7)，以及耦接在第二节点和第三节点之间的第二开关(例如，图3a、图4a、图6a或图7a中的sr3、sr4、sr6e或sr7)。该周期可以包括采样阶段(例如，图3b、图3c、图4b、图5b、图5c、图6b、图7b或图7c中的Ta[i])、组合阶段(例如，图3b、图3c、图4b、图7b或图7c中的Tb[i]，图5b、图5c，图6b中的Tf[i])和比较阶段(例如，图3b、图3c、图4b、图5b、图5c、图6b、图7b或图7c中的Tc[i])。在采样阶段期间，第一开关是接通的(闭合的)，以将第一节点导通到第二节点，第二开关是断开的(开着的)，以停止第二节点和第三节点之间的导通。在组合阶段期间，第一开关是断开的(开着的)，以停止第一节点和第二节点之间的导通，以及，第二开关是接通的(闭合的)，以将第三节点导通到第二节点，因此组合信号被形成在第二节点上。在比较阶段期间，第一开关是断开的，第二开关是接通的，比较器可被使能，以对组合信号进行量化并提供输出信号的样本，以及，电容器阵列可以接收该输出信号的反馈，以在第二节点上形成误差信号。

在一实施例中(例如，图3a、图3b、图3c、图4a、图4b、图5b、图5c，图6a、图6b、图7a、图7b或图7c)，辅助电容器(例如，Cs)是可变的，以选择性地提供第一电容(例如，图3c、图4b、图5c或图7c中的1*C，)和不同于第一电容的第二电容(例如，图3c、图4b、图5c或图7c中的n*C)。该周期(例如，图3b、图3c、图4b、图5b、图5c、图6b、图7b或图7c中的T[i])还可以包括第一缩放阶段(例如，图3b、图3c、图4b、图5b、图5c、图6b、图7b或图7c中的Td[i])，第一缩放阶段位于比较阶段之后。在比较阶段期间，辅助电容器提供第一电容。在第一缩放阶段期间，第一开关是断开的，第二开关是接通的，以及，辅助电容器提供第二电容。

在一实施例中(例如，图3b、图3c、图4b、图7b或图7c)，该周期(例如，图3b、图3c、图4b、图7b或图7c中的T[i])还可以包括第二缩放阶段(例如，图3b、图3c、图4b、图7b或图7c中的Te[i])，第二缩放阶段位于第一缩放阶段(例如，图3b、图3c、图4b、图7b或图7c中的Td[i])之后。在第二缩放阶段期间，第一开关和第二开关是断开的，以及，辅助电容器提供第一电容。

在一实施例中(例如，图5b、图5c或图6b)，该周期(例如，图5b、图5c或图6b中的T[i])还可以包括第二缩放阶段(例如，图5b、图5c或图6b中的Tg[i])，第二缩放阶段位于组合阶段(例如，图5b、图5c或图6b中的Tf[i])和比较阶段(例如，图5b、图5c或图6b中的Tc[i])之间。在第二缩放阶段期间，第一开关是断开的，第二开关是接通的，以及，辅助电容器提供第一电容。

在一实施例中(例如，图4a)，比较器(例如，图4a中的420)可以包括正端(例如，422)和负端(例如，424)，且比较器通过比较正端和负端上的信号来量化该组合信号，其中，正端(例如，422)耦接于第三节点(例如，n4c)。

在一实施例中(例如，图3a、图6a或图7a)，比较器(例如，图3a、图6a或图7a中的320、620e或720)可以包括正端(例如，图3a、图6a或图7a中的322、622或722)和负端(例如，图3a、图6a或图7a中的324、624或724)，以及，通过比较正端和负端上的信号来量化该组合信号，其中，正端耦接于第二节点(例如，图3a、图6a或图7a中的n3b、n6b或n7b)。

在一实施例中(例如，图6a、图6b)，ADC(例如，图6a中的600)还可以在第二周期(例如，图6b中的U[i]))期间将输入信号的第二样本(例如，图6b中的V[2*i+1])转换为输出信号的第二采样(例如，图6b中的D[2*i+1])。ADC还可以包括耦接于主电路(例如，610)的第二比较器(例如，图6a中的620o)，用于对第二组合信号进行量化，以提供输出信号的第二样本。主电路(例如，图6a中的610)还可以包括：耦接于第四节点(例如，m6b)的第二电容器阵列(例如，Cs2)、耦接在第一节点(例如，n6a)和第四节点之间的第三开关(例如，ss6o)，以及，耦接在第四节点和第三节点(例如，n6c)之间的第四开关(例如，sr6o)。第二周期(例如，图6b中的U[i])可以包括第二采样阶段(例如，Ua[i])。在第二采样阶段期间，第一开关是断开的，第三开关是接通的，以将第一节点导通到第四节点，以及，第四开关是断开的，以停止第四节点和第三节点之间的导通。其中，组合阶段(例如，Tf[i])可以发生在第二采样阶段(例如，Ua[i])期间。

在一实施例中(例如，图6a、图6b)，辅助电容器(例如，Cr)是可变的，以选择性地提供第一电容(例如，1*C)和不同于第一电容的第二电容(例如，n*C)。该周期(例如，图6b中的T[i])还可以包括第一缩放阶段(例如，Td[i])，第一缩放阶段位于比较阶段(例如，Tc[i])之后。第二周期(例如，U[i])还可以包括第二组合阶段(例如，Uf[i])、第二比较阶段(例如，Uc[i])和第三缩放阶段(例如，Ud[i])，第三缩放阶段位于第二比较阶段之后。在第二组合阶段期间，第一开关是接通的，第二开关是断开的，第三开关是断开的，以停止第一节点和第四节点之间的导通，以及，第四开关是接通的，以将第四节点导通到第三节点，从而第二组合信号被形成在第四节点上。在第二比较阶段期间，第一开关是接通的，第二开关是断开的，第三开关是断开的，第四开关是接通的，第二比较器可被使能，以量化第二组合信号并提供输出信号的第二样本，以及，第二电容器阵列可以接收该输出信号的反馈，以在第四节点上形成第二误差信号，第二误差信号能够反映第二组合信号和输出信号之间的差异。在比较阶段和第二比较阶段期间，辅助电容器提供第一电容。在第一缩放阶段(例如，Td[i])期间，第一开关和第四开关是断开的，第二开关和第三开关是接通的，以及，辅助电容器提供第二电容。在第三缩放阶段(例如，Ud[i])期间，第二开关和第三开关是断开的，第一开关和第四开关是接通的，以及，辅助电容器提供第二电容。

在一实施例中(例如，图6a、图6b)，该周期(例如，图6b中的T[i])还可以包括第二缩放阶段(例如，Tg[i])，第二缩放阶段位于组合阶段(例如，Tf[i])和比较阶段(例如，Tc[i])之间。第二周期(例如，U[i])还可以包括第四缩放阶段(例如，Ug[i])，第四缩放阶段位于第二组合阶段(例如，Uf[i])和第二比较阶段(例如，Uc[i])之间。在第二缩放阶段期间，第一开关和第四开关是断开的，第二开关和第三开关是接通的，以及，辅助电容器提供第一电容。在第四缩放阶段期间，第二开关和第三开关是断开的，第一开关和第四开关是接通的，以及，辅助电容器提供第一电容。

在一实施例中(例如，图6a、图6b)，第二比较器(例如，图6a中的620o)可以包括第二正端(例如，626)和第二负端(例如，628)，并且可以通过比较第二正端和第二负端上的信号来量化第二组合信号。其中，第二正端耦接于第四节点(例如，m6b)。

在一实施例中(例如，图7a、图7b、图7c)，主电路(例如，图7a中的710)还可以包括第二辅助电容器(例如，Cr2)和第三开关(例如，sd7)，第二辅助电容器耦接于第四节点(例如，n7d)，第三开关耦接在第三节点(例如，n7c)和第四节点之间。该周期(例如，图7b、图7c中的T[i])还可以包括附加阶段(例如，Th[i])、第一缩放阶段(例如，Td[i])和第二缩放阶段(例如，Te[i])，附加阶段位于比较阶段(例如，Tc[i])之后。在采样阶段(例如，Ta[i])、组合阶段(例如，Tb[i])和比较阶段(例如，Tc[i])期间，第三开关是断开的，以停止第三节点和第四节点之间的导通。在附加阶段(例如，Th[i])期间，第一开关(例如，图7a中的ss7)和第二开关(例如，sr7)是断开的，以及，第三开关(例如，sd7)是接通的，以将第三节点导通到第四节点。

在一实施例(例如，图7a、图7b、图7c)中，辅助电容器(例如，Cr)是可变的，以选择性地提供第一电容(例如，图7c中的1*C)和不同于第一电容的第二电容(例如，n*C)。该周期(例如，图7b、图7c中的T[i])还可以包括第一缩放阶段(例如，Td[i])，第一缩放阶段位于比较阶段(例如，Tc[i])和附加阶段(例如，Th[i])之间。在比较阶段期间，辅助电容器提供第一电容。在第一缩放阶段期间，第一开关和第三开关是断开的，第二开关是接通的，以及，辅助电容器提供第二电容。在一实施例中(例如，图7a、图7b、图7c)，该周期(例如，图7b、图7c中的T[i])还可以包括第二缩放阶段(例如，Te[i])，第二缩放阶段位于第一缩放阶段(例如，Td[i])和附加阶段(例如Th[i])之间。在第二缩放阶段期间，第一开关、第二开关和第三开关全部是断开的，以及，辅助电容器提供第一电容。

本发明还提供一种模拟至数字转换器(ADC)(例如，图3a、图4a、图6a或图7a中的300、400、600或700)，该ADC耦接于第一节点(例如，图3a、图4a、图6a或图7a中的n3a、n4a、n6a或n7a)上的输入信号(例如，V)，并在一周期(例如，图3b、图3c、图4b、图5b、图5c、图6b、图7b或图7c中的T[i])中将输入信号的样本(例如，图3b、图5b或图7b中的V[i]，图6b中的V[2*i])转换为输出信号的样本(例如，图3b、图5b或图7b中的D[i]，图6b中的D[2*i])。ADC可以包括：比较器(例如，图3a、图4a、图6a或图7a中的320、420、620e或720)、耦接于第二节点(例如，图3a、图4a、图6a或图7a中的n3b、n4b、n6b或n7b)的电容器阵列(例如，图3a、图4a、图6a或图7a中的Cs)、耦接于第三节点(例如，图3a、图4a、图6a或图7a中的n3c、n4c、n6c或n7c)的辅助电容器(例如，图3a、图4a、图6a或图7a中的Cr)、耦接在第一节点和第二节点之间的第一开关(例如，图3a、图4a、图6a或图7a中的ss3、ss4、ss6e或ss7)，以及，耦接在第二节点和第三节点之间的第二开关(例如，图3a、图4a、图6a或图7a中的sr3、sr4、sr6e或sr7)。该周期可以包括采样阶段(例如，图3b、图3c、图4b、图5b、图5c、图6b、图7b或图7c中的Ta[i])、组合阶段(例如，图3b、图3c、图4b、图7b或图7c中的Tb[i]，图5b、图5c或6b中的Tf[i])和比较阶段(例如，图3b、图3c、图4b、图5b、图5c、图6b、图7b或图7c中的Tc[i])。在采样阶段期间，第一开关是接通的，以将第一节点导通到第二节点，以及，第二开关是断开的，以停止第二节点和第三节点之间的导通。在组合阶段期间，第一开关是断开的，以停止第一节点和第二节点之间的导通，以及，第二开关是接通的，以将第三节点导通到第二节点，因此组合信号被形成在第二节点上。在比较阶段期间，第一开关是断开的，第二开关是接通的，比较器可以被使能，以对该组合信号进行量化并提供输出信号的样本，以及，电容器阵列接收该输出信号的反馈，以在第二节点上形成误差信号。

概要总结，本发明提供了一种改进的ADC，该ADC具有增强的噪声整形。如图3a、图4a、图6a或图7a所示，本发明的ADC可以基于SAR以及无源元件(例如，可变电容器和开关)来实现，以消除附加的有源构建模块(例如，附加的放大器)和/或有源组件(例如，用于实现比较器的附加输入级，其中，该输入级具有具有两个以上的输入端)的不利影响(例如，噪声、功率消耗和/或面积开销)。

虽然本发明已经通过示例的方式以及依据优选实施例进行了描述，但是，应当理解的是，本发明并不限于公开的实施例。相反，它旨在覆盖各种变型和类似的结构(如对于本领域技术人员将是显而易见的)。因此，所附权利要求的范围应被赋予最宽的解释，以涵盖所有的这些变型和类似的结构。

Claims (12)

1.一种模拟至数字转换器，其特征在于，所述模拟至数字转换器耦接于第一节点上的输入信号，以及，在第一周期期间将所述输入信号的第一样本转换为输出信号的第一样本，其中，所述模拟至数字转换器包括：

第一比较器，用于对第一组合信号进行量化，以提供所述输出信号的所述第一样本；

第一电容器阵列，耦接于第二节点；

第一辅助电容器，耦接于第三节点；

第一开关，耦接在所述第一节点和所述第二节点之间；以及

第二开关，耦接在所述第二节点和所述第三节点之间；

其中，所述第一周期包括第一采样阶段、第一组合阶段和第一比较阶段；

在所述第一采样阶段期间，所述第一开关是接通的，以将所述第一节点导通到所述第二节点，而所述第二开关是断开的，以阻止所述第二节点和所述第三节点之间的导通，其中，所述输入信号的第一样本被采样至所述第一电容器阵列中；

在所述第一组合阶段期间，所述第一开关是断开的，以阻止所述第一节点和所述第二节点之间的导通，而所述第二开关是接通的，以将所述第三节点导通到所述第二节点，且所述第一组合信号被形成在所述第二节点上；

在所述第一比较阶段期间，所述第一开关是断开的，所述第二开关是接通的，所述第一比较器被使能，以提供所述输出信号的所述第一样本，以及，所述第一电容器阵列接收所述输出信号的反馈，以在所述第二节点上形成所述第一组合信号。

2.根据权利要求1所述的模拟至数字转换器，其特征在于，

所述第一辅助电容器是可变的，以选择性地提供第一电容和第二电容，所述第二电容不同于所述第一电容；

所述第一周期还包括第一缩放阶段，所述第一缩放阶段位于所述第一比较阶段之后；

在所述第一比较阶段期间，所述第一辅助电容器提供所述第一电容；以及

在所述第一缩放阶段期间，所述第一开关是断开的，所述第二开关是接通的，以及，所述第一辅助电容器提供所述第二电容。

3.根据权利要求2所述的模拟至数字转换器，其特征在于，

所述第一周期还包括第二缩放阶段，所述第二缩放阶段位于所述第一缩放阶段之后；

在所述第二缩放阶段期间，所述第一开关和所述第二开关均是断开的，以及，所述第一辅助电容器提供所述第一电容。

4.根据权利要求2所述的模拟至数字转换器，其特征在于，

所述第一周期还包括第二缩放阶段，所述第二缩放阶段位于所述第一组合阶段和所述第一比较阶段之间；

在所述第二缩放阶段期间，所述第一开关是断开的，所述第二开关是接通的，以及，所述第一辅助电容器提供所述第一电容。

5.根据权利要求1所述的模拟至数字转换器，其特征在于，

所述第一比较器包括：第一正端和第一负端，并通过比较所述第一正端和所述第一负端上的信号来对所述第一组合信号进行量化；

其中，所述第一正端耦接于所述第三节点；或者，所述第一正端耦接于所述第二节点。

6.根据权利要求5所述的模拟至数字转换器，其特征在于，所述模拟至数字转换器还在第二周期期间将所述输入信号的第二样本转换为所述输出信号的第二样本，以及，所述模拟至数字转换器还包括：

第二比较器，用于对第二组合信号进行量化，以提供所述输出信号的所述第二样本；

其中，所述模拟至数字转换器还包括：

第二电容器阵列，耦接于第四节点；

第三开关，耦接在所述第一节点和所述第四节点之间；以及

第四开关，耦接在所述第四节点和所述第三节点之间；

其中，所述第二周期包括：第二采样阶段；

在所述第二采样阶段期间，所述第一开关是断开的，所述第三开关是接通的，以将所述第一节点导通到所述第四节点，而所述第四开关是断开的，以阻止所述第四节点和所述第三节点之间的导通；以及

所述第一组合阶段发生在所述第二采样阶段期间。

7.根据权利要求6所述的模拟至数字转换器，其特征在于，

所述第一辅助电容器是可变的，以选择性地提供第一电容和第二电容，所述第二电容不同于所述第一电容；

所述第一周期还包括第一缩放阶段，所述第一缩放阶段位于所述第一比较阶段之后；

所述第二周期还包括第二组合阶段、第二比较阶段和第三缩放阶段，所述第三缩放阶段位于所述第二比较阶段之后；

在所述第二组合阶段期间，所述第一开关是接通的，所述第三开关是断开的，以阻止所述第一节点和所述第四节点之间的导通；所述第四开关是接通的，以将所述第四节点导通到所述第三节点，且所述第二组合信号被形成在所述第四节点上；

在所述第二比较阶段期间，所述第一开关是接通的，所述第三开关是断开的，所述第四开关是接通的，所述第二比较器被使能，以提供所述输出信号的所述第二样本；以及，所述第二电容器阵列在所述第四节点上接收所述输出信号的反馈；第二误差信号反映所述第二组合信号和所述输出信号之间的差值；

在所述第一比较阶段期间和所述第二比较阶段期间，所述第一辅助电容器提供所述第一电容；

在所述第一缩放阶段期间，所述第一开关和所述第四开关均是断开的，所述第二开关和所述第三开关均是接通的，且所述第一辅助电容器提供所述第二电容；以及

在所述第三缩放阶段期间，所述第二开关和所述第三开关是断开的，所述第一开关和所述第四开关是接通的，且所述第一辅助电容器提供所述第二电容。

8.根据权利要求7所述的模拟至数字转换器，其特征在于，

所述第一周期还包括第二缩放阶段，所述第二缩放阶段位于所述第一组合阶段和所述第一比较阶段之间；

所述第二周期还包括第四缩放阶段，所述第四缩放阶段位于所述第二组合阶段和所述第二比较阶段之间；

在所述第二缩放阶段期间，所述第一开关和所述第四开关均是断开的，所述第二开关和所述第三开关均是接通的，且所述第一辅助电容器提供所述第一电容；以及

在所述第四缩放阶段期间，所述第二开关和所述第三开关均是断开的，所述第一开关和所述第四开关均是接通的，且所述第一辅助电容器提供所述第一电容。

9.根据权利要求6所述的模拟至数字转换器，其特征在于，

所述第二比较器包括：第二正端和第二负端，并通过比较所述第二正端和所述第二负端上的信号来对所述第二组合信号进行量化；

其中，所述第二正端耦接于所述第四节点。

10.根据权利要求1所述的模拟至数字转换器，其特征在于，所述模拟至数字转换器还包括：

第二辅助电容器，耦接于第四节点；以及

第三开关，耦接在所述第三节点和所述第四节点之间；

其中，所述第一周期还包括附加阶段，所述附加阶段位于所述比较阶段之后；

在所述第一采样阶段、所述第一组合阶段和所述第一比较阶段期间，所述第三开关是断开的，以阻止所述第三节点和所述第四节点之间的导通；以及

在所述附加阶段期间，所述第一开关和所述第二开关均是断开的，以及，所述第三开关是接通的，以将所述第三节点导通到所述第四节点。

11.根据权利要求10所述的模拟至数字转换器，其特征在于，

所述第一辅助电容器是可变的，以选择性地提供第一电容和第二电容，所述第二电容不同于所述第一电容；

所述第一周期还包括第一缩放阶段，所述第一缩放阶段位于所述第一比较阶段和所述附加阶段之间；

在所述第一比较阶段期间，所述辅助电容器提供所述第一电容；以及

在所述第一缩放阶段期间，所述第一开关和所述第三开关均是断开的，所述第二开关是接通的，以及，所述辅助电容器提供所述第二电容。

12.根据权利要求11所述的模拟至数字转换器，其特征在于，

所述第一周期还包括第二缩放阶段，所述第二缩放阶段位于所述第一缩放阶段和所述附加阶段之间；

在所述第二缩放阶段期间，所述第一开关、所述第二开关和所述第三开关均是断开的，以及，所述辅助电容器提供所述第一电容。

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