CN104715709A - Dc-dc转换器和包括dc-dc转换器的显示装置 - Google Patents

Dc-dc转换器和包括dc-dc转换器的显示装置 Download PDF

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Abstract

公开了一种DC-DC转换器以及包括该DC-DC转换器的显示装置，所述DC-DC转换器包括：包括第一晶体管、第二晶体管和电感器的转换器；配置成分别控制第一晶体管和第二晶体管的第一栅极驱动器和第二栅极驱动器；配置成将PWM信号输出至第一栅极驱动器和第一逻辑电路的脉宽调制(PWM)控制电路；配置成接收PWM信号和第二逻辑信号、并将第一逻辑信号输出至第二栅极驱动器的第一逻辑电路；以及配置成接收第一控制信号和第二控制信号、并将第二逻辑信号输出至第一逻辑电路的第二逻辑电路。

Description

DC-DC转换器和包括DC-DC转换器的显示装置
相关申请的交叉引用
本申请要求于2013年12月13日提交至韩国知识产权局的第10-2013-0155305号韩国专利申请的优先权和利益，其全部内容通过整体引用并入本文。
技术领域
本发明的方面涉及DC-DC转换器和包括DC-DC转换器的显示装置。
背景技术
近来，已经开发出了能够降低与不便于使用的阴极射线管相关联的重量和体积的各种类型的显示装置。所述显示装置包括液晶显示装置、场发射显示装置、等离子显示面板、有机发光显示装置等。
用于供给驱动电压的转换器可设置在所述显示装置中。
当负载减小时，现有技术的转换器在不连续传导模式(DCM)下操作以降低功耗。
然而，在这种情况下，存在这样的问题，即转换器的输出电压不是快速改变的。
具体地，在降压转换器的情况下，难以在DCM下快速地降低降压转换器的输出电压。
发明内容
根据本发明的实施方式的一方面，提供了DC-DC转换器，其包括：包括第一晶体管、第二晶体管和电感器的转换单元；配置成分别控制第一晶体管和第二晶体管的第一栅极驱动器和第二栅极驱动器；配置成将脉宽调制(PWM)信号输出至第一栅极驱动器和第一逻辑电路的PWM控制电路；配置成接收PWM信号和第二逻辑信号、并将第一逻辑信号输出至第二栅极驱动器的第一逻辑电路；以及配置成接收第一控制信号和第二控制信号、并将第二逻辑信号输出至第一逻辑电路的第二逻辑电路。
DC-DC转换器还可包括配置成将第一参考值与电感器中的电流进行比较、并将基于第一比较器的比较结果的第一控制信号输出至第二逻辑电路的第一比较器。
第一比较器被配置成当电感器中的电流低于第一参考值时输出具有高逻辑电平的第一控制信号，并且当电感器中的电流高于第一参考值时输出具有低逻辑电平的第一控制信号。
DC-DC转换器还可包括配置成测量电感器中的电流、并将所测量的电流供给至第一比较器的电流传感器。
DC-DC转换器还可包括配置成将第二控制信号输出至第二逻辑电路的控制器。
电感器中的电流低于第一参考值的低电流周期可包括：顺序执行的第一轻负载模式周期、同步模式周期和第二轻负载模式周期。
在第一轻负载模式周期期间，第一晶体管可被配置成反复执行导通-截止操作，第二晶体管可被配置成处于截止状态，其中，在同步模式周期期间，第一晶体管和第二晶体管被配置成交替地导通，以及其中，在第二轻负载模式周期期间，第一晶体管被配置成反复地执行导通-截止操作，并且第二晶体管被配置成处于截止状态。
控制器可被配置成在第一轻负载模式周期和第二轻负载模式周期期间输出具有高逻辑电平的第二控制信号，以及在同步模式周期期间输出具有低逻辑电平的第二控制信号。
第一逻辑电路可包括或非门。
第二逻辑电路可包括与门。
控制器可包括第二比较器，其中，该第二比较器被配置成将输入至其第一输入端子的第一输入信号与输入至其第二输入端子的第二输入信号进行比较，并将基于第二比较器的比较结果的第二控制信号供给至第二逻辑电路。
第二比较器可被配置成当第一输入信号的电平低于第二输入信号的电平时输出具有低逻辑电平的第二控制信号，并且当第一输入信号的电平等于第二输入信号的电平时输出具有高逻辑电平的第二控制信号。
控制器还可包括第一延迟缓冲器和第二延迟缓冲器，其中，第一延迟缓冲器被配置成接收第一输入信号以将所接收的第一输入信号延迟一个周期并输出延迟后的信号，第二延迟缓冲器被配置成接收从第一延迟缓冲器输出的信号以将所接收的信号延迟一个周期并将延迟后的信号输出至第二比较器的第二输入端子。
控制器还可包括耦接至第二比较器的第二输入端子的电容器。
转换单元可被配置成在其输入端子接收输入电压，并将第一电压输出至其输出端子。
第一晶体管可耦接在转换单元的输入端子和第一节点之间，其中第二晶体管可耦接在第一节点和地之间，以及其中电感器可耦接在第一节点和转换单元的输出端子之间。
DC-DC转换器还可包括：分压器，配置成通过分配第一电压生成反馈电压，并将所生成的反馈电压供给至误差放大器；误差放大器，配置成将基于反馈电压和第二参考值之间的差异的误差信号供给至PWM控制电路。
DC-DC转换器还可包括配置成根据从第一延迟缓冲器输出的信号控制反馈电压的压控电流源。
分压器可包括耦接在转换单元的输出端子和第二节点之间的第一电阻器，以及耦接在第二节点和地之间的第二电阻器，其中误差放大器可包括输入第二参考值的第一输入端子和耦接至第二节点的第二输入端子。
压控电流源可包括：耦接在第二节点和第三节点之间的控制晶体管，耦接在第三节点和地之间的电阻器，以及配置成根据从第一延迟缓冲器输出的信号控制来自控制晶体管的电流量的控制放大器。
控制放大器可包括耦接至第一延迟缓冲器的输出端子的第一输入端子和耦接至第三节点的第二输入端子。
转换器还可包括耦接在转换器的输入端子和第一节点之间的第一二极管以及耦接在第一节点和地之间的第二二极管。
根据本发明的实施方式的另一方面，提供了包括多个像素的显示单元；用于向像素提供扫描信号的扫描驱动器；用于与扫描信号同步地向像素提供数据信号的数据驱动器；用于向显示单元提供电力的DC-DC转换器，该DC-DC转换器包括：包括第一晶体管、第二晶体管和电感器的转换单元；配置成分别控制第一晶体管和第二晶体管的第一栅极驱动器和第二栅极驱动器；配置成将PWM信号输出至第一栅极驱动器和第一逻辑电路的脉宽调制(PWM)控制电路；配置成接收PWM信号和第二逻辑信号、并将第一逻辑信号输出至第二栅极驱动器的第一逻辑电路；以及配置成接收第一控制信号和第二控制信号、并将第二逻辑信号输出至第一逻辑电路的第二逻辑电路。
附图说明
下文将参照附图更充分地描述本发明的示例性实施方式；然而，本发明可具体化为不同的形式，并且不应被看作限于本文所述的实施方式。相反，提供这些实施方式使得本公开详尽且完整，并向本领域的技术人员充分地传达本发明的示例性实施方式的范围。
在附图中，为了说明清楚起见，可能对尺寸进行了放大。应理解，当元件被称作在两个元件“之间”，其可能是位于这两个元件之间的唯一元件，或者还可能存在一个或多个中间元件。在整个说明书中相同的参考数字指代相同的元件。
图1是示出了根据本发明实施方式的显示装置的视图。
图2是示出了根据本发明实施方式的、图1所示像素的实施方式的电路图。
图3是示出了根据本发明实施方式的DC-DC转换器的视图。
图4是示出了根据本发明实施方式的DC-DC转换器的操作的波形图。
具体实施方式
在下文中，将参照附图对根据本发明的某些示例性实施方式进行描述。此处，当第一元件被描述为耦接至第二元件时，第一元件可能不仅直接耦接至第二元件，而且也可能通过第三元件间接地耦接至第二元件。此外，为了清楚起见，对发明的完整理解不必要的元件中的一些可能被省略。同样，在整个说明书中，相同的参考数字指代相同的元件。
图1是示出了根据本发明实施方式的显示装置的视图。
参照图1，根据本实施方式的显示装置可包括：配置成包括多个像素10的像素单元20，其中像素10耦接至扫描线S1至Sn和数据线D1至Dm；配置成通过扫描线S1至Sn将扫描信号供给至每个像素10的扫描驱动器30；配置成通过数据线D1至Dm将数据信号供给至每个像素10的数据驱动器40；以及配置成将第一电压ELVDD供给至每个像素10的DC-DC转换器60。
根据本实施方式的显示装置还可包括：配置成控制扫描驱动器30和数据驱动器40的时序控制器50，以及配置成将第二电压ELVSS供给至每个像素10的独立的DC-DC转换器。
接收第一电压ELVDD和第二电压ELVSS的每个像素10可根据经由有机发光二极管从第一电压ELVDD流向第二电压ELVSS的电流生成对应于数据信号的光。
扫描驱动器30可在时序控制器50的控制下(例如，根据时序控制器50的控制)生成扫描信号，并将生成的扫描信号供给至扫描线S1至Sn。
数据驱动器40可在时序控制器50的控制下(例如，根据时序控制器50的控制)生成数据信号，并将生成的数据信号供给至数据线D1至Dm。
当扫描信号被供给至特定的扫描线时，耦接至该特定的扫描线的像素10可接收从数据线D1至Dm供给的数据信号，相应地，每个像素10可发射具有对应于接收的数据信号的亮度的光。
DC-DC转换器60可接收从电源70供给的输入电压Vin，并通过转换输入电压Vin生成供给至每个像素10的第一电压ELVDD。
在所述的实施方式中，第一电压ELVDD为正电压(例如，被设置为正电压)，第二电压ELVSS为负电压(例如，被设置为负电压)。
电源70可以是提供DC电源的电池或者是将AC电源转换成DC电源并输出转换后的DC电源的整流装置。然而，该本发明不限于此。
图2是示出了根据本发明实施方式的、图1所示像素的电路图。具体地，为了便于说明，将在图2中示出耦接至第n条扫描线Sn和第m条数据线Dm的像素。
参照图2，像素10可包括有机发光二极管OLED和耦接至数据线Dm和扫描线Sn以控制有机发光二极管OLED的像素电路12(例如，像素电路12耦接在数据线Dm和扫描线Sn的交叉区域)。
有机发光二极管OLED的阳极电极可耦接至像素电路12，有机发光二极管OLED的阴极电极可耦接至第二电压ELVSS。
有机发光二极管OLED可生成具有对应于从像素电路12供给的电流量的亮度(例如，预定的亮度)的光。
当扫描信号被供给至扫描线Sn时，像素电路12可对应于供给至数据线Dm的数据信号控制供给至有机发光二极管OLED的电流量。由此，像素电路12可包括耦接在第一电压ELVDD和有机发光二极管OLED之间的第二像素晶体管T2，耦接在第二像素晶体管T2、数据线Dm和扫描线Sn中间(例如，之间)的第一像素晶体管T1，以及耦接在第二像素晶体管T2的栅电极和第一电极之间的存储电容器Cst。
第一像素晶体管T1的栅电极可耦接至扫描线Sn，第一像素晶体管T1的第一电极可耦接至数据线Dm。
第一像素晶体管T1的第二电极可耦接至存储电容器Cst的一个端子。
此处，第一电极可以是源电极和漏电极中的任何一个(例如，可以设置为源电极和漏电极中的任何一个)，第二电极可以是不同于第一电极的另一电极(例如，可以设置为不同于第一电极的另一电极)。例如，当第一电极为源电极时，第二电极可以为漏电极。
当从扫描线Sn供给扫描信号时，耦接至扫描线Sn和数据线Dm的第一像素晶体管T1导通，以将从数据线Dm提供的数据信号供给至存储电容器Cst。在这种情况下，存储电容器Cst可以充有对应于数据信号的电压。
第二像素晶体管T2的栅电极可耦接至存储电容器Cst的一个端子，并且第二像素晶体管T2的第一电极可耦接至存储电容器Cst的另一端子和第一电压ELVDD。第二像素晶体管T2的第二电极可耦接至有机发光二极管OLED的阳极电极。
第二像素晶体管T2可对应于存储在存储电容器Cst中的电压控制经由有机发光二极管OLED从第一电压ELVDD流向第二电压ELVSS的电流量。
在这种情况下，有机发光二极管OLED可生成具有对应于从第二像素晶体管T2供给的电流量的亮度的光。
上述图2中的像素10的像素结构仅仅是本发明的实施方式，因此，本发明的实施方式的像素不限于所示的像素结构。事实上，像素电路12具有能够将电流供给至有机发光二极管OLED的电路结构，并且可以选择为目前本领域已知的各种结构中的任何一个。
图3是示出了根据本发明实施方式的DC-DC转换器的视图。图4是示出了根据本发明实施方式的DC-DC转换器的操作的波形图。
参照图3，根据本实施方式的DC-DC转换器60可包括转换器100、第一栅极驱动器210、第二栅极驱动器220、脉宽调制(PWM)控制电路300、第一逻辑电路410和第二逻辑电路420。
转换器100可包括输入端子121和输出端子122，并且输入电压Vin可供给至输入端子121。在这种情况下，转换器100可将输入电压Vin转换成第一电压ELVDD并将转换后的第一电压ELVDD输出至输出端子122。
例如，转换器100可以是降压转换器，相应地，第一电压ELVDD可具有比输入电压Vin的电压电平低的电压电平。
为了稳定地保持第一电压ELVDD输出至转换器100的输出端子122，电容器C2可以耦接至输出端子122。
为了执行上述操作，转换器100可包括第一晶体管M1、第二晶体管M2和电感器L。
第一晶体管M1可耦接在输入端子121和第一节点N1之间。
例如，第一晶体管M1的第一电极可耦接至输入端子121，第一晶体管M1的第二电极可耦接至第一节点N1。
第二晶体管M2可耦接在第一节点N1和地之间。
例如，第二晶体管M2的第一电极可耦接至第一节点N1，第二晶体管M2的第二电极可耦接至地。
电感器L可耦接在第一节点N1和输出端子122之间。
在这种情况下，第一节点N1可被定义为第一晶体管M1、第二晶体管M2和电感器L的共同节点。
第一晶体管M1和第二晶体管M2中的每个的第一电极可以是源电极和漏电极中的任何一个(例如，可以设置为源电极和漏电极中的任何一个)，第一晶体管M1和第二晶体管M2中的每个的第二电极可以是不同于第一电极的另一电极(例如，可以设置为不同于第一电极的另一电极)。例如，当第一电极为漏电极时，第二电极可以为源电极。
此外，转换器100还可包括第一二极管D1和第二二极管D2。
第一二极管D1可耦接在第一节点N1和输入端子121之间。例如，第一二极管D1的阳极电极可耦接至第一节点N1，第一二极管D1的阴极电极可耦接至输入端子121。
第二二极管D2可耦接在第一节点N1和地之间。例如，第二二极管D2的阳极电极可耦接至地，第二二极管D2的阴极电极可耦接至第一节点N1。
第一栅极驱动器210和第二栅极驱动器220可分别控制包括在转换器100中的第一晶体管M1和第二晶体管M2。
例如，第一栅极驱动器210可接收从PWM控制电路300供给的PWM信号Spwm，并将对应于(或者根据)PWM信号Spwm的栅极脉冲GP1供给至第一晶体管M1的栅电极，从而控制第一晶体管M1的开关操作。
第二栅极驱动器220可接收从第一逻辑电路410供给的第一逻辑信号SL1，并将对应于(或者根据)第一逻辑信号SL1的栅极脉冲GP2供给至第二晶体管M2的栅电极，从而控制第二晶体管M2的开关操作。
第一逻辑电路410可接收从PWM控制电路300供给的PWM信号Spwm，并接收从第二逻辑电路420供给的第二逻辑信号SL2。
例如，第一逻辑电路410可执行基于PWM信号Spwm和第二逻辑信号SL2的逻辑操作，并相应地将第一逻辑信号SL1输出至第二栅极驱动器220。
在这种情况下，第一逻辑电路410是或非门。
第二逻辑电路420可接收第一控制信号Sc1和第二控制信号Sc2，并将第二逻辑信号SL2输出至第一逻辑电路410。
例如，第二逻辑电路420可执行基于第一控制信号Sc1和第二控制信号Sc2的逻辑操作，并相应地输出第二逻辑信号SL2。
在这种情况下，第二逻辑电路420为与门。
根据本实施方式的DC-DC转换器60还可包括配置成将第一控制信号Sc1输出至第二逻辑电路420的第一比较器500。
第一比较器500可以将第一参考值(例如，预定的第一参考值)Iref与在电感器L中流动的电流IL进行比较，并输出基于(例如，通过反映)比较结果获得的第一控制信号Sc1。
例如，当在电感器L中流动的电流IL低于第一参考值Iref时，第一比较器500可输出具有高逻辑电平H的第一控制信号Sc1。当在电感器L中流动的电流IL高于第一参考值Iref时，第一比较器500可输出具有低逻辑电平L的第一控制信号Sc1。
可通过电流传感器900测量包括在转换器100中的电感器L中流动的电流IL。
例如，电流传感器900可测量在电感器L中流动的电流IL，并可将测量的电流IL供给至第一比较器500。
尽管图3中已经示出了电流传感器900设置在电感器L和输出端子122之间，但是这仅是实施方式，电流传感器900可位于其可测量在电感器L中流动的电流IL的另一位置。
根据本实施方式的DC-DC转换器60还可包括分压器700和误差放大器710。
分压器700可通过分配从转换器100输出的第一电压ELVDD来生成反馈电压Vf，并将生成的反馈电压Vf供给至误差放大器710。
由此，分压器700可包括第一电阻器R1和第二电阻器R2。
例如，第一电阻器R1可耦接在转换器100的输出端子122和第二节点N2之间。
第二电阻器R2可耦接在第二节点N2和地之间。
误差放大器710可接收第二参考值(例如，预定的参考值)Vref和反馈电压Vf，并将基于(例如，通过反映)第二参考值Vref和反馈电压Vf之间的差异获得的误差信号Err供给至PWM控制电路300。
由此，误差放大器710可包括配置成接收第二参考值Vref的第一输入端子711和耦接至第二节点N2的第二输入端子712。
PWM控制电路300可将用于控制第一晶体管M1和第二晶体管M2的开关操作的PWM信号Spwm分别供给至第一栅极驱动器210和第一逻辑电路410。
PWM控制电路300可基于(例如，通过反映)从误差放大器710供给的误差信号Err控制PWM信号Spwm的脉冲宽度，并相应地控制第一晶体管M1和第二晶体管M2的占空比。
根据本实施方式的DC-DC转换器60还可包括配置成将第二控制信号Sc2输出至第二逻辑电路420的控制器600。
控制器600可包括第二比较器610。在这种情况下，第二比较器610可接收输入至其第一输入端子611的第一输入信号Si1，并接收输入至其第二输入端子612的第二输入信号Si2。
控制器600可比较接收的第一输入信号Si1和第二输入信号Si2，并将基于(例如，通过反映)比较结果获得的第二控制信号Sc2供给至第二逻辑电路420。
例如，当第一输入信号Si1的电平低于第二输入信号Si2的电平时，第二比较器610可输出具有低逻辑电平L的第二控制信号Sc2。
当第一输入信号Si1的电平等于第二输入信号Si2的电平时，第二比较器610可输出具有高逻辑电平H的第二控制信号Sc2。
第一输入信号Si1可从DC-DC转换器60的外部供给。例如，时序控制器50可将第一输入信号Si1供给至第二比较器610。
控制器600还可包括第一延迟缓冲器631和第二延迟缓冲器632。
第一延迟缓冲器631可接收供给至第二比较器610的第一输入信号Si1，并使第一输入信号Si1延迟特定的周期(例如，第一周期Pd1)，然后输出延迟后的信号。
因此，如图4所示，与第一输入信号Si1比较，第一延迟缓冲器631的输出信号Sd1可延迟第一周期Pd1。
第二延迟缓冲器632可将从第一延迟缓冲器631输出的信号Sd1延迟特定的周期(例如，第二周期Pd2)，并将延迟后的信号输出至第二比较器610的第二输入端子612。
因此，如图4所示，与第一延迟缓冲器631的输出信号Sd1相比，第二延迟缓冲器632的输出信号Sd2可延迟第二周期Pd2。
因此，第二延迟缓冲器632的输出信号Sd2成为第二输入信号Si2，以被输入至第二比较器610的第二输入端子612。
为了稳定地保持第二输入信号Si2，可将电容器C1耦接至第二比较器610的第二输入端子612。
根据本实施方式的DC-DC转换器60还可包括压控电流源800。
压控电流源800可根据从第一延迟缓冲器631输出的信号Sd1控制从分压器700供给至误差放大器710的反馈电压Vf。
例如，压控电流源800可包括控制晶体管Mc、电阻器Rc和控制放大器810。
控制晶体管Mc可耦接至第二节点N2和第三节点N3。
例如，控制晶体管Mc的第一电极可耦接至第二节点N2，控制晶体管Mc的第二电极可耦接至第三节点N3。
在这种情况下，第二节点N2可被定义为误差放大器710的第二输入端子712、第一电阻器R1、第二电阻器R2和控制晶体管Mc的共同节点。
控制晶体管Mc的第一电极可以是源电极和漏电极中的任何一个(例如，可被设置为源电极和漏电极中的任何一个)，控制晶体管Mc的第二电极可以是不同于第一电极的另一电极(例如，可被设置为不同于第一电极的另一电极)。例如，当第一电极为漏电极时，第二电极可以为源电极。
电阻器Rc可以耦接在第三节点N3和地之间。
控制放大器810可根据从第一延迟缓冲器631输出的信号Sd1控制该控制晶体管Mc的电流量。
由此，控制放大器810可包括耦接至第一延迟缓冲器631的输出端子的第一输入端子811和耦接至第三节点N3的第二输入端子812。
因此，第一延迟缓冲器631的输出端子和第二延迟缓冲器632的输入端子可耦接至控制放大器810的第一输入端子811。
第三节点N3可被定义为控制放大器810的第二输入端子812、控制晶体管Mc和电阻器Rc的共同节点。
压控电流源800可根据从外部输入的第一输入信号Si1控制分压器700的反馈电压Vf。相应地，压控电流源800还可控制从转换器100输出的第一电压ELVDD。
例如，当第一输入信号Si1从高逻辑电平H变成低逻辑电平L时，第一延迟缓冲器631的输出信号Sd1可在第一输入信号Si1从高逻辑电平H变成低逻辑电平L时起经过周期Pd1(例如，预定周期Pd1)之后从高逻辑电平H变成低逻辑电平L。
因此，来自控制晶体管Mc的电流量被降低，从而反馈电压Vf可以被增加。
相应地，反馈电压Vf和第二参考值Vref之间的差异进一步增加。这可以通过误差放大器710的误差信号Err传达给PWM控制电路300。
PWM控制电路300可基于(例如，通过反映)误差信号Err控制PWM信号Spwm的脉冲宽度以降低第一电压ELVDD。
当第一输入信号Si1从低逻辑电平L变成高逻辑电平H时，第一延迟缓冲器631的输出信号Sd1可在第一输入信号Si1从低逻辑电平L变成高逻辑电平H时起经过周期Pd1(例如，预定周期Pd1)之后从低逻辑电平L变成高逻辑电平H。
因此，来自控制晶体管Mc的电流量增加，从而反馈电压Vf可以降低。
相应地，反馈电压Vf和第二参考值Vref之间的差异进一步降低。这可以通过误差放大器710的误差信号Err传达给PWM控制电路300。
PWM控制电路300可基于(例如，通过反映)误差信号Err控制PWM信号Spwm的脉冲宽度以增加第一电压ELVDD。
在下文中，将参照图4详细描述根据本实施方式的DC-DC转换器60的驱动操作。
当存在重负载时(例如，当在电感器L中流动的电流IL不小于第一参考值Iref时)，图3所示的降压型转换器100可以在连续传导模式(CCM)下操作。
在CCM下，第一晶体管M1和第二晶体管M2彼此同步，从而执行导通-截止操作。
当存在轻负载时(例如，当在电感器L中流动的电流IL小于第一参考值Iref时)，转换器100可以在不连续传导模式(DCM)下操作。
为了降低在DCM下的功耗，第二晶体管M2维持截止状态，第一晶体管M1执行导通-截止操作。
由于第一晶体管M1在DCM中执行开关操作，因此可快速提高转换器100的输出电压ELVDD。
另一方面，在DCM中难以快速降低输出电压ELVDD。
也就是说，因为第二晶体管M2在DCM中维持截止状态，当转换器100的输出电压ELVDD被降低时，输出端子122的电荷可通过分压器700的电阻器R1或R2流出(例如，传输)。
此外，因为分压器700的电阻器R1或R2通常具有大的电阻值，其需要相当长的时间来降低转换器100的输出电压ELVDD。
因此，为了解决该问题，根据本实施方式的DC-DC转换器60将同步模式周期PS插入至弱电流周期PI中，从而可快速降低转换器100的输出电压ELVDD。
参照图4，弱电流周期PI可包括第一轻负载模式周期PL1、同步模式周期PS和第二轻负载模式周期PL2，在弱电流周期PI中，在电感器L中流动的电流IL低于(例如，维持低于)第一参考值Iref。
在这种情况下，第一轻负载模式周期PL1、同步模式周期PS和第二轻负载模式周期PL2可顺序执行。
例如，在第一轻负载模式周期PL1中，第一晶体管M1可反复地执行导通-截止操作，第二晶体管M2可维持截止状态。
因此，在第一轻负载模式周期PL1期间，DC-DC转换器60可在DCM下操作。
在同步模式周期PS中，第一晶体管M1和第二晶体管M2可彼此同步，以交替地执行导通操作。
因此，在同步模式周期PS期间，DC-DC转换器60可在CCM下操作。
在第二轻负载模式周期PL2中，第一晶体管M1可反复地执行导通-截止操作，第二晶体管M2可维持截止状态。
因此，在第二轻负载模式周期PL2期间，DC-DC转换器60可在DCM下操作。
为了执行上述操作，根据本实施方式的控制器600可在第一轻负载模式周期PL1和第二轻负载模式周期PL2期间输出具有高逻辑电平H的第二控制信号Sc2，并且在同步模式周期PS期间输出具有低逻辑电平L的第二控制信号Sc2。
因为在电感器L中流动的电流IL低(例如，维持低)于第一参考值Iref，因此在弱电流周期PI期间，第一比较器500可输出具有高逻辑电平H的第一控制信号Sc1。
第一输入信号Si1可在第一轻负载模式周期PL1期间和第一轻负载模式周期PL1之前的周期(例如，相当长的周期)期间维持恒定状态。
相应地，输入至第二比较器610的第一输入信号Si1和第二输入信号Si2可在第一轻负载模式周期PL1期间具有相同的电平。
因此，第二比较器610可在第一轻负载模式周期PL1期间输出具有高逻辑电平H的第二控制信号Sc2。
在第一轻负载模式周期PL1期间，具有高逻辑电平H的第一控制信号Sc1和具有高逻辑电平H的第二控制信号Sc2可被输入至第二逻辑电路420。
因此，执行与逻辑操作的第二逻辑电路420可在第一轻负载模式周期PL1期间输出具有高逻辑电平H的第二逻辑信号SL2。
相应地，具有高逻辑电平H的第二逻辑信号SL2被输入至第一逻辑电路410，从而执行或非逻辑操作的第一逻辑电路410可在第一轻负载模式周期PL1期间输出具有低逻辑电平L的第一逻辑信号SL1，而不考虑PWM信号Spwm的电平。
因此，根据具有低逻辑电平L的第一逻辑信号SL1，第二栅极驱动器220在第一轻负载模式周期PL1期间允许第二晶体管M2维持在截止状态。
在这种情况下，根据从PWM控制电路300供给的PWM信号Spwm，第一栅极驱动器210可在第一轻负载模式周期PL1期间控制第一晶体管M1的导通-截止操作。
从而，根据本实施方式的DC-DC转换器60可在第一轻负载模式周期PL1期间在DCM下操作。
第一输入信号Si1从高逻辑电平H变成低逻辑电平L，从而进入同步模式周期PS。
相应地，第一输入信号Si1的电平变为低于第二输入信号Si2的电平，从而第二比较器610可在同步模式周期PS期间输出具有低逻辑电平L的第二控制信号Sc2。
因此，在同步模式周期PS期间，具有高逻辑电平H的第一控制信号Sc1和具有低逻辑电平L的第二控制信号Sc2可被输入至第二逻辑电路420。
从而，在同步模式周期PS期间，执行与逻辑操作的第二逻辑电路420可输出具有低逻辑电平L的第二逻辑信号SL2。
由于具有低逻辑电平L的第二逻辑信号SL2被输入至第一逻辑电路410，因此执行或非逻辑操作的第一逻辑电路410可输出具有与PWM信号Spwm的电平相反的电平的第一逻辑信号SL1。
因此，第一栅极驱动器210和第二栅极驱动器220可在同步模式周期PS期间控制第一晶体管M1和第二晶体管M2交替地导通。
从而，根据本实施方式的DC-DC转换器60可在同步模式周期PS期间在CCM下操作。
第一延迟缓冲器631使第一输入信号Si1延迟第一周期Pd1并输出延迟后的信号。因此，当第一输入信号Si1从高逻辑电平H变成低逻辑电平L时，第一延迟缓冲器631的输出信号Sd1可在从第一输入信号Si1由高逻辑电平H变成低逻辑电平L的时刻经过第一周期Pd1后从高逻辑电平H变成低逻辑电平L。
当第一延迟缓冲器631的输出信号Sd1从高逻辑电平H变成低逻辑电平L时，从转换器100输出的第一电压ELVDD的电平可快速或迅速地降低。
也就是说，当强制执行在弱电流周期PI中的同步模式周期PS，并且第一延迟缓冲器631的输出信号Sd1在该同步模式周期PS中从高逻辑电平H变成低逻辑电平L时，输出端子122的电荷可通过第二晶体管M2流出(例如，传输)。
第二延迟缓冲器632使从第一延迟缓冲器631输出的信号Sd1延迟第二周期Pd2并输出延迟后的信号。因此，当第一延迟缓冲器631的输出信号Sd1从高逻辑电平H变成低逻辑电平L时，第二延迟缓冲器632的输出信号Sd2可从第一延迟缓冲器631的输出信号Sd1由高逻辑电平H变成低逻辑电平L的时刻经过第二周期Pd2后从高逻辑电平H变成低逻辑电平L。
在这种情况下，第二延迟缓冲器632的输出信号Sd2执行第二输入信号Si2的功能，因此，第一输入信号Si1和第二输入信号Si2具有相同的电平。
从而，第二比较器610可输出具有高逻辑电平H的第二控制信号Sc2。
当第二控制信号Sc2从低逻辑电平L变成高逻辑电平H时，同步模式周期PS结束，从而进入第二轻负载模式周期PL2。
在第二轻负载模式周期PL2期间从第二比较器610输出的第二控制信号Sc2与上述第一轻负载模式周期PL1的第二控制信号Sc2类似(或相等)。由此，第一晶体管M1和第二晶体管M2在第二轻负载模式周期PL2期间的操作可与第一晶体管M1和第二晶体管M2在第一轻负载模式周期PL1期间的操作类似(或相同)。
作为总结和回顾，根据本发明的实施方式，可提供DC-DC转换器以及包括DC-DC转换器的显示装置，其可降低功耗并且可以快速改变DC-DC转换器的输出电压。
本文中已经公开了本发明的示例性实施方式，并且尽管采用了具体术语，但是这些术语仅仅使用和被解释成通用和描述性含义，而不是用于限制的目的。除非另有明确指示，否则在某些情况下正如本领域的普通技术人员将随着本申请的提交而明确的，结合特定实施方式而描述的特征、特性和/或元件可被单独使用或者与结合其他实施方式描述的特征、特性和/或元件结合使用。相应地，本领域技术人员应理解，在不背离如所附权利要求书及其等同中记载的本发明的精神和范围的情况下，可在形式和细节上进行多种修改。

Claims (20)

1.一种DC-DC转换器，包括：
转换单元，包括第一晶体管、第二晶体管和电感器；
第一栅极驱动器和第二栅极驱动器，配置成分别控制所述第一晶体管和所述第二晶体管；
脉宽调制(PWM)控制电路，配置成将PWM信号输出至所述第一栅极驱动器和第一逻辑电路；
所述第一逻辑电路，配置成接收所述PWM信号和第二逻辑信号，并将第一逻辑信号输出至所述第二栅极驱动器；以及
第二逻辑电路，配置成接收第一控制信号和第二控制信号，并将所述第二逻辑信号输出至所述第一逻辑电路。
2.根据权利要求1所述的DC-DC转换器，还包括第一比较器，所述第一比较器配置成将第一参考值与所述电感器中的电流进行比较，并将基于所述第一比较器的比较结果的所述第一控制信号输出至所述第二逻辑电路。
3.根据权利要求2所述的DC-DC转换器，其中，所述第一比较器被配置成当所述电感器中的电流低于所述第一参考值时输出具有高逻辑电平的所述第一控制信号，并且当所述电感器中的电流高于所述第一参考值时输出具有低逻辑电平的所述第一控制信号。
4.根据权利要求2所述的DC-DC转换器，还包括电流传感器，所述电流传感器配置成测量所述电感器中的电流，并将所测量的电流供给至所述第一比较器。
5.根据权利要求2所述的DC-DC转换器，还包括配置成将所述第二控制信号输出至所述第二逻辑电路的控制器。
6.根据权利要求5所述的DC-DC转换器，其中，所述电感器中的电流低于所述第一参考值的低电流周期包括：顺序执行的第一轻负载模式周期、同步模式周期和第二轻负载模式周期。
7.根据权利要求6所述的DC-DC转换器，其中，在所述第一轻负载模式周期期间，所述第一晶体管被配置成反复执行导通-截止操作，所述第二晶体管被配置成处于截止状态，
其中，在所述同步模式周期期间，所述第一晶体管和所述第二晶体管被配置成交替地导通，以及
其中，在所述第二轻负载模式周期期间，所述第一晶体管被配置成反复地执行所述导通-截止操作，并且所述第二晶体管被配置成处于所述截止状态。
8.根据权利要求7所述的DC-DC转换器，其中所述控制器被配置成在所述第一轻负载模式周期和所述第二轻负载模式周期期间输出具有高逻辑电平的所述第二控制信号，并且在所述同步模式周期期间输出具有低逻辑电平的所述第二控制信号。
9.根据权利要求8所述的DC-DC转换器，其中所述第一逻辑电路包括或非门，以及
其中所述第二逻辑电路包括与门。
10.根据权利要求5所述的DC-DC转换器，其中所述控制器包括第二比较器，所述第二比较器配置成将输入至其第一输入端子的第一输入信号与输入至其第二输入端子的第二输入信号进行比较，并将基于所述第二比较器的比较结果的所述第二控制信号供给至所述第二逻辑电路。
11.根据权利要求10所述的DC-DC转换器，其中所述第二比较器被配置成当所述第一输入信号的电平低于所述第二输入信号的电平时输出具有低逻辑电平的所述第二控制信号，并且当所述第一输入信号的电平等于所述第二输入信号的电平时输出具有高逻辑电平的所述第二控制信号。
12.根据权利要求10所述的DC-DC转换器，其中所述控制器还包括第一延迟缓冲器和第二延迟缓冲器，其中，所述第一延迟缓冲器被配置成接收所述第一输入信号以将所接收的第一输入信号延迟一个周期并输出所述延迟后的信号，所述第二延迟缓冲器被配置成接收从所述第一延迟缓冲器输出的信号以将所接收的信号延迟一个周期并将所述延迟后的信号输出至所述第二比较器的第二输入端子。
13.根据权利要求12所述的DC-DC转换器，其中所述控制器还包括耦接至所述第二比较器的第二输入端子的电容器。
14.根据权利要求12所述的DC-DC转换器，其中所述转换单元被配置成在其输入端子接收输入电压，并将第一电压输出至其输出端子，
其中所述第一晶体管耦接在所述转换单元的所述输入端子和第一节点之间，
其中所述第二晶体管耦接在所述第一节点和地之间，以及
其中所述电感器耦接在所述第一节点和所述转换单元的所述输出端子之间。
15.根据权利要求14所述的DC-DC转换器，还包括：
分压器，配置成通过分配所述第一电压生成反馈电压，并将所生成的反馈电压供给至误差放大器，以及
所述误差放大器，配置成将基于所述反馈电压和第二参考值之间的差异的误差信号供给至所述PWM控制电路。
16.根据权利要求15所述的DC-DC转换器，还包括配置成根据从所述第一延迟缓冲器输出的信号控制所述反馈电压的压控电流源。
17.根据权利要求16所述的DC-DC转换器，其中所述分压器包括耦接在所述转换单元的输出端子和第二节点之间的第一电阻器，以及耦接在所述第二节点和地之间的第二电阻器，并且
其中所述误差放大器包括输入第二参考值的第一输入端子，以及耦接至所述第二节点的第二输入端子。
18.根据权利要求17所述的DC-DC转换器，其中所述压控电流源包括：耦接在所述第二节点和第三节点之间的控制晶体管，耦接在所述第三节点和地之间的电阻器，以及配置成根据从所述第一延迟缓冲器输出的信号控制来自所述控制晶体管的电流量的控制放大器。
19.根据权利要求18所述的DC-DC转换器，其中所述控制放大器包括：耦接至所述第一延迟缓冲器的所述输出端子的第一输入端子，以及耦接至所述第三节点的第二输入端子。
20.一种显示装置，包括：
显示单元，包括多个像素；
扫描驱动器，用于向所述像素提供扫描信号；
数据驱动器，用于与所述扫描信号同步地向所述像素提供数据信号；以及
DC-DC转换器，用于向所述显示单元提供电力，所述DC-DC转换器包括：
转换单元，包括第一晶体管、第二晶体管和电感器；
第一栅极驱动器和第二栅极驱动器，配置成分别控制所述第一晶体管和所述第二晶体管；
脉宽调制(PWM)控制电路，配置成将PWM信号输出至所述第一栅极驱动器和第一逻辑电路；
所述第一逻辑电路，配置成接收所述PWM信号和第二逻辑信号，并配置成将第一逻辑信号输出至所述第二栅极驱动器；以及
第二逻辑电路，配置成接收第一控制信号和第二控制信号，并将所述第二逻辑信号输出至所述第一逻辑电路。
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