CN108205393B - 半导体设备、人机接口设备及电子装置 - Google Patents

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Abstract

本发明涉及用于半导体设备中的通信的系统和方法。半导体设备包括第一数据端子、数据输出端子、控制电路、第一和第二通信接口以及桥接电路。桥接电路被配置成操作正常模式和桥接模式。在正常模式中，数据输出端子连接到第二通信接口电路，并且，在桥接模式中，第一数据端子在桥接模式中连接到数据输出端子。

Description

半导体设备、人机接口设备及电子装置
交叉引用
本申请要求在2016年12月19日提交的日本专利申请No. 2016-245283的优先权，该日本专利申请的公开内容通过引用并入本文。
技术领域
本公开涉及半导体设备、人机接口设备和电子装置，更特别地，涉及其中非易失性存储器在外部连接到半导体设备的系统配置。
背景技术
智能电话和平板设备已经以更高图像显示清晰度和更高触摸感测功能性的显著趋势变得流行。在许多实现方式中，智能电话和平板设备包括具有控制电路的显示触摸面板，所述控制电路可以包括多个集成控制器（IC）。例如，控制电路可以包括显示驱动器、触摸控制器和序列控制器中的一个或多个或者并入以上的单片式IC。序列控制器可以被实现为微控制器并且可以被配置成执行以下操作：设定对显示驱动器的伽马校正的参数、以及执行程序以根据从触摸控制器获得的数据计算触摸坐标。
在许多当前实现方式中，显示驱动器包括子处理器，所述子处理器通过执行程序来执行将各种参数设定到显示驱动器和触摸面板控制器上。程序和参数被从主控制器供应到子处理器。
在各种实施例中，归因于更高图像显示清晰度和更高触摸感测功能性，参数的类型和数目以及程序的大小趋向于增加。这大幅增加了子处理器与主控制器之间的通信业务量，从而导致通信时间的增加或用于加强通信接口的成本的增加。因此，存在对于这样的显示驱动器的需要，所述显示驱动器在显示驱动器的组件之间具有减少的通信时间和/或通信接口要求。
发明内容
在一个实施例中，一种半导体设备包括第一数据端子、数据输出端子、控制电路、第一通信接口电路、第二通信电路以及桥接电路。所述第一数据端子被配置成连接到外部控制设备。所述数据输出端子被配置成连接到非易失性存储器。所述控制电路被配置成控制人机接口面板。所述第一通信接口电路被配置成在控制电路与外部控制设备之间提供第一串行通信。所述第二通信接口电路被配置成在控制电路与非易失性存储器之间提供第二串行通信。所述桥接电路被配置成：在正常模式中，将第一数据端子连接到第一通信接口电路并将数据输出端子连接到第二通信接口电路，以及，在桥接模式中，将第一数据端子连接到数据输出端子。
在一个实施例中，一种人机接口设备包括人机接口面板、非易失性存储器和半导体设备。所述人机接口面板包括显示面板、触摸面板和显示触摸面板中的至少一个。所述半导体设备包括：第一数据端子，其被配置成连接到外部控制设备；数据输出端子，其被配置成连接到非易失性存储器；控制电路，其被配置成控制人机接口面板；第一通信接口电路，其被配置成在控制电路与外部控制设备之间提供第一串行通信；第二通信接口电路，其被配置成在控制电路与非易失性存储器之间提供第二串行通信；以及桥接电路，其被配置成：在正常模式中，将第一数据端子连接到第一通信接口电路并将数据输出端子连接到第二通信接口电路，以及，在桥接模式中，将第一数据端子连接到数据输出端子。
在一个实施例中，一种电子装置包括主机侧连接器、主机侧桥接电路、主控制器以及人机接口设备。所述主控制器包括：第一主机侧数据端子，其用于与半导体设备的第一串行通信；以及主机侧数据输出端子，其用于根据与第二串行通信相同的通信规范与非易失性存储器的第三串行通信，其中所述主机侧桥接电路被配置成在正常模式中将第一主机侧数据端子连接到半导体设备的第一数据端子，并且其中所述主机侧桥接电路被配置成在桥接模式中将主机侧数据输出端子电连接到半导体设备的第一数据端子。所述人机接口设备包括：人机接口面板，其包括显示面板、触摸面板和显示触摸面板中的至少一个；非易失性存储器；以及半导体设备。所述半导体设备连接到人机接口面板、非易失性存储器、经由主机侧连接器连接的主控制器、以及主机侧桥接电路。所述半导体设备包括：第一数据端子，其连接到主机侧连接器；数据输出端子，其连接到非易失性存储器；控制电路；第一通信接口电路，其被配置成在控制电路与外部控制设备之间提供第一串行通信；以及第二通信接口电路，其被配置成在控制电路与非易失性存储器之间提供第二串行通信；以及模块侧桥接电路，其被配置成：在正常模式中，将第一数据端子连接到第一通信接口电路并将数据输出端子连接到第二通信接口电路，以及，在桥接模式中，其中，将第一数据端子连接到数据输出端子。
附图说明
图1是图示了根据本公开的一个或多个实施例的电子装置的配置示例的框图；
图2是图示了根据本公开的一个或多个实施例的桥接电路的配置示例的框图；
图3是图示了根据本公开的一个或多个实施例的桥接电路的修改的配置的框图；
图4是图示了根据本公开的一个或多个实施例的主机侧的配置示例的框图；
图5是图示了根据本公开的一个或多个实施例的当执行引导程序时的半导体设备的操作示例的流程图；
图6是图示了根据本公开的一个或多个实施例的主机侧主控制器在控制桥接电路中的操作示例的流程图；
图7是图示了根据本公开的一个或多个实施例的电子装置的操作示例的时序图；
图8是根据本公开的一个或多个实施例的电子装置的配置示例；
图9是根据本公开的一个或多个实施例的桥接电路的配置示例；
图10是图示了根据本公开的一个或多个实施例的主机侧板的配置示例的框图；
图11是图示了根据本公开的一个或多个实施例的主机侧板的配置示例的框图；
图12是图示了根据本公开的一个或多个实施例的主机侧板的配置示例的框图；
图13是图示了根据本公开的一个或多个实施例的当执行引导程序时的半导体设备的操作示例的流程图；
图14是图示了根据本公开的一个或多个实施例的主机侧主控制器在控制桥接电路中的操作示例的流程图；以及
图15是图示了根据本公开的一个或多个实施例的电子装置的操作示例的时序图。
具体实施方式
在以下，详细地描述各种实施例。
图1是图示了根据一个或多个实施例的电子装置1000的配置示例的框图。
电子装置1000包括人机接口设备和主机侧板300。本文中引用的人机接口设备200总地表示显示器、触摸传感器等。人机接口设备200可以包括人机接口面板、半导体设备100和非易失性存储器103（例如，SPI闪速存储器），所述半导体设备100包括控制所述人机接口面板的控制器IC，所述非易失性存储器103连接到所述半导体设备。此外，人机接口面板可以包括以下中的至少一个：显示面板101、触摸面板102和与触摸面板集成并且适合于图像显示和触摸感测二者的显示面板。主机侧板300作为连接到人机接口设备200的电路设备进行操作以控制人机接口设备200。主机侧板300包括未在图1中图示的主控制器301。人机接口设备200和主机侧板300分别包括模块侧连接器201和主机侧连接器303，并且通过耦合模块侧连接器201和主机侧连接器303而被电连接。
半导体设备100包括第一时钟端子1、第一数据端子2、中断请求端子3、第二时钟端子4、数据输出端子5、数据输入端子6以及芯片选择端子7。第一时钟端子1和第一数据端子2用于与主控制器301的第一串行通信。第二时钟端子4、数据输出端子5、数据输入端子6以及芯片选择端子7用于与非易失性存储器103的第二串行通信。
在各种实施例中，第一串行通信可以是在包括一个时钟信号线和一个数据信号线的双线通信路径之上的相对低速的串行通信。例如，该通信路径可以经由I2C（集成电路间）通信来实现。在一个或多个实施例中，第二串行通信可以是在包括一个时钟信号线、一个上行链路数据信号线和一个下行链路数据信号线的三线通信路径之上的相对高速的串行通信。例如，第二串行通信可以经由SPI（串行外围接口）通信来实现。
图1图示了其中利用I2C通信来实现第一串行通信和利用SPI通信来实现第二串行通信的实施例。
在采用I2C通信作为第一串行通信的实施例中，主机侧板300作为主部进行操作，并且人机接口设备200（其在后文中也可以被称为模块侧）作为从部进行操作。半导体设备100的第一时钟端子1被配置成接收串行时钟SCL，并且第一数据端子2被配置成在半导体设备100与主机侧板300之间传送串行数据SDA。中断请求端子3被配置成将中断请求信号ATTN从半导体设备100传送到主控制器301。人机接口设备200包括模块侧连接器201中的分别连接到第一时钟端子1、第一数据端子2和中断请求端子3的串行时钟端子11、数据传送端子12和中断请求端子13。
在采用SPI通信作为第二串行通信的实施例中，半导体设备100作为主部进行操作并且非易失性存储器103作为从部进行操作。半导体设备100的第二时钟端子4用于供应SPI通信的串行时钟SPI_CLK并且连接到非易失性存储器103的端子24。半导体设备100的数据输出端子5用于在SPI通信中将串行数据SPI_MOSI（主部出/从部入）从主部传送到从部并且连接到非易失性存储器103的端子25。半导体设备100的数据输入端子6用于在SPI通信中将串行数据SPI_MISO（主部入/从部出）从从部传送到主部并且连接到非易失性存储器103的端子26。半导体设备100的芯片选择端子7用于供应芯片选择信号SPI_CS以启用非易失性存储器103并且连接到非易失性存储器103的端子27，所述非易失性存储器103作为SPI通信的从部进行操作。
在一个或多个实施例中，半导体设备100包括：作为控制电路进行操作的CPU 30、第一通信接口电路31、第二通信接口电路32、中断请求电路33以及桥接电路10。半导体设备100还包括：显示面板控制器38、显示面板控制器控制信号接口电路35、触摸面板控制器39、触摸面板控制器控制信号接口36、引导ROM 34以及显示数据接口40。
在各种实施例中，半导体设备100包括显示面板端子20和触摸面板端子22并且连接到显示面板101的显示面板端子21和触摸面板102的触摸面板端子23。
在一个或多个实施例中，半导体设备100包括显示数据传送端子9并且经由模块侧连接器201的端子19连接到主机侧板300。显示数据的传送可以在适合于例如MIPI-DSI（移动工业处理器接口-显示串行接口）规范的通信路径之上实现，所述通信路径与上述第一和第二串行通信分离地提供，以实现大量显示数据的高速传送。
作为控制电路进行操作的CPU 30经由总线37连接到第一通信接口电路31、第二通信接口电路32、中断请求电路33、引导ROM 34、显示面板控制器控制信号接口电路35以及触摸面板控制器控制信号接口36。
在一个实施例中，显示面板控制器38被配置成保持经由显示面板控制器控制信号接口电路35从CPU 30供应到显示面板控制器38并对显示面板控制器38设定的各种参数，并且根据从CPU 30供应的控制命令来驱动显示面板101显示图像。此外，显示面板控制器38可以被配置成响应于经由模块侧连接器201的端子19、显示数据传送端子9和显示数据接口40从主机侧板300接收的显示数据而经由显示面板端子20和21来驱动显示面板102。
触摸面板控制器39可以被配置成在其中存储经由触摸面板控制器控制信号接口36从CPU 30供应到触摸面板控制器39并对触摸面板控制器39设定的各种参数，并且根据从CPU 30供应的控制命令来实现触摸面板102的触摸感测。此外，触摸面板控制器39可以被配置成经由触摸面板端子23和22接收从触摸面板102接收的触摸感测信息，并且经由触摸面板控制器控制信号接口36将与触摸感测信息对应的数字数据供应给CPU 30。CPU 30可以被配置成执行触摸感测操作，所述触摸感测操作可以包括根据接收到的数字数据计算触摸坐标、以及经由第一通信接口电路31将触摸感测的结果输出到主机侧板300。由于在I2C通信中作为从部进行操作的CPU 30不能向作为主部进行操作的主机侧板300发出访问请求，所以通过经由中断请求电路33发出中断请求来补充发出访问请求的功能。
在一个或多个实施例中，对显示面板控制器38和/或触摸面板控制器39设定的各种参数和由CPU 30执行的程序被存储在非易失性存储器103中。
CPU 30可以连接到引导ROM 34并且被配置成在上电时执行引导程序。此外，CPU30可以被配置成从非易失性存储器103读出各种参数以及基于所读出的参数来实现显示面板控制器38和触摸面板控制器39的初始设定。此外，CPU 30可以被配置成引导存储在非易失性存储器103中的程序。
半导体设备100可以还包括桥接电路10。除了上述正常模式之外，半导体设备100具有桥接模式，在所述桥接模式中，主机侧板300的主控制器301被配置成绕过CPU 30直接访问非易失性存储器103。
在一个或多个实施例中，桥接电路10被配置成在正常模式和桥接模式中的至少一个中进行操作。在正常模式中，桥接电路10被配置成，将第一时钟端子1和第一数据端子2连接到第一通信接口电路31，将第二时钟端子4、数据输出端子5、数据输入端子6和芯片选择端子7连接到第二通信接口电路32，以及将中断请求端子3连接到中断请求电路33。
此外，桥接电路10被配置成，在桥接模式中，将第一时钟端子1连接到第二时钟端子4，将第一数据端子2连接到数据输出端子5，将中断请求端子3连接到数据输入端子6，以及将信号电平输出到芯片选择端子7以选择非易失性存储器103。
该配置允许主控制器301（其是外部控制设备）在桥接模式中实现对非易失性存储器103的高速访问。非易失性存储器103可以刚好在设备的组件已经被组装之后在没有数据写入到非易失性存储器103中的情况下被初始化。这是因为用于补偿显示面板101与触摸面板102的个体差异（制造变化）的参数要被写入到非易失性存储器103中，并因此更方便在组件的组装之后写入通过测试计算的校正参数和补偿参数。当主机侧板300的主控制器301经由第一通信接口电路31和第二通信接口电路32访问非易失性存储器103时，数据传送速率受到第一串行通信（该示例中的I2C通信）的较低速度的限制。在各种实施例中，桥接模式通过利用桥接电路10在相关端子之间建立直接电连接以及通过在不执行协议转换的情况下将第二串行通信的信号转发到第一串行通信的通信路径，来允许以第二串行通信的较高数据传送速率访问非易失性存储器103。
在许多实施例中，将主机侧板300用作人机接口设备200的测试台允许大幅缩减在其期间在人机接口设备200的装运前测试中将各种参数和程序写入到非易失性存储器103中的持续时间。
在一个实施例中，在其中组装人机接口设备200的电子装置1000的主板可以用作主机侧板300，并且应用处理器可以用作主控制器301。在该情况中，当要更新程序时，大幅缩减了在其期间重写非易失性存储器103中存储的CPU 30的程序的持续时间。
尽管图1图示了其中将包括显示面板101和触摸面板102的显示触摸模块用作人机接口设备200的示例，但是这仅仅是一个示例。其中显示面板和触摸面板被集成在单元中（in-cell）配置（例如，触摸面板和显示面板共享至少一个元件）或单元上（on-cell）配置（例如，触摸面板的一个或多个元件被设置在显示面板的一个或多个元件上）的显示触摸面板可以取代显示面板101和触摸面板102被使用。可替换地，仅包括显示面板和触摸面板之一的显示设备或触摸传感器可以用作人机接口设备200。图1中图示的配置可以被应用于类似地进行配置的其它电子装置。
图2是图示了桥接电路10的配置示例的框图。在一个实施例中，桥接电路10包括寄存器和一个或多个开关。例如，桥接电路10包括寄存器60和七个开关电路51至57。寄存器60可以包括芯片选择电平设定寄存器61和桥接模式设定寄存器62，所述芯片选择电平设定寄存器61还在图2中由图例“io_bridge_cs_fix”表示，所述桥接模式设定寄存器62还由图例“io_bridge_mode”表示。在一个实施例中，寄存器60可以被配置成经由总线37从CPU 30可访问。
桥接模式设定寄存器62指定桥接电路的操作模式。例如，操作模式可以是正常模式和桥接模式。
在正常模式中，桥接电路10被配置成，分别通过开关51和52将第一时钟端子1和第一数据端子2连接到第一通信接口电路31，并通过开关53将中断请求电路33的输出连接到中断请求端子3。此外，桥接电路10可以被配置成，分别通过开关54、55和57将第二通信接口电路32的输出连接到第二时钟端子4、数据输出端子5和芯片选择端子7，并经由开关56将来自数据输入端子6的输入供应到第二通信接口电路32。
在桥接模式中，桥接电路10被配置成，经由开关51和54将来自第一时钟端子1的输入输出到第二时钟端子4，并经由开关52和55将来自第一数据端子2的输入输出到数据输出端子5。此外，桥接电路10可以被配置成，经由开关56和53将来自数据输入端子6的输入输出到中断请求端子3，并将由芯片选择电平设定寄存器61保持的值输出到芯片选择端子7。
在其中桥接电路10被配置为开关电路的实施例中，允许在没有修改的情况下将电信号转发到不同通信接口的端子。在这样的实施例中，不转换通信协议，并且通过添加最小化大小的电路来提供对用于主控制器301的非易失性存储器103的高速访问，而不用增加连接器的端子的数目。
图3是图示了桥接电路10的另一实施例的配置的框图。与图2的实施例相比，图3的实施例中图示的桥接电路10包括“与”门64和反相器65，并且分离地执行对开关51至53的控制和对开关54至57的控制。第二通信接口电路32包括当启用第二通信接口电路32时设定的SPI主部启用寄存器63，并且SPI主部启用寄存器63的输出信号被供应到桥接电路10。SPI主部启用寄存器63还在图3中由图例“spi_mas_en”表示。图3的实施例的剩余部分可以被实现为图2中图示的实施例的剩余部分。
如图2的实施例内图示和描述的情况那样，对开关51至53的控制响应于桥接模式设定寄存器62的状态。在一个实施例中，如利用图2的实施例描述的那样，对开关54至57的控制是基于对SPI主部启用寄存器63设定的值以响应于桥接模式设定寄存器62的状态而执行桥接模式中的操作。在各种实施例中，利用经由第二时钟端子4、数据输出端子5、数据输入端子6和芯片选择端子7从第二通信接口电路32对非易失性存储器103的优先访问来提供对开关51至53的控制。
在各种实施例中，当对SPI主部启用寄存器63设定的值为低电平从而指示通信接口电路32被禁用时，以与图2的实施例中所描述的方式类似的方式控制开关54至57来实现桥接模式的操作。例如，可以响应于对桥接模式设定寄存器62设定的操作模式而控制开关54至57。在各种实施例中，当对SPI主部启用寄存器63设定的值为指示第二通信接口电路32的启用的高电平时，利用开关54至57将第二时钟端子4、数据输出端子5、数据输入端子6和芯片选择端子7连接到第二通信接口电路32，而不管对桥接模式设定寄存器62设定的操作模式如何。
图3中图示的包括“与”门64和反相器65的逻辑电路的配置是基于这样的实施例，在所述实施例中，当供应到开关54至57的控制信号被设定成高电平时，SPI主部启用寄存器63的值被限定在正逻辑中并且开关54至57被控制以实现桥接模式中的连接。可以取决于SPI主部启用寄存器63的值是被限定在正逻辑中还是被限定在负逻辑中而适当地修改逻辑电路的配置。
当在半导体设备100被置于桥接模式中的同时启用第二通信接口电路32时，优先级被给予经由第二通信接口电路32的访问，并由此保护已经启用了第二通信接口电路32的访问实体的操作不被桥接模式阻碍。例如，当由图1中图示的半导体设备100从显示数据传送端子9接收到的命令包括指示读取在非易失性存储器103中存储的参数并对显示面板控制器38设定该参数的命令时，优先级被给予经由第二通信接口电路32从CPU 30对非易失性存储器103的访问，即使当半导体设备100在桥接模式中操作时也是如此。在这样的实施例中，在不阻碍通过显示面板控制器38对显示面板101的驱动的情况下维持适当的图像显示操作。
图4是图示了第一实施例中的主机侧板300的配置的实施例的框图。主机侧板300包括主控制器301、主机侧桥接电路302和主机侧连接器303。主机侧连接器303连接到人机接口设备200的模块侧连接器201，并且这提供经由半导体设备100中的桥接电路10从主机侧板300上的主控制器301对人机接口设备200中的非易失性存储器103的访问。
在一个或多个实施例中，主机侧连接器303可以包括与人机接口设备200的第一时钟端子1和串行时钟端子11对应的端子41、与人机接口设备200的第一数据端子2和数据传送端子12对应的端子42、与人机接口设备200的中断请求端子3和13对应的中断请求接收端子43、重置端子44以及显示数据传送端子49。
在各种实施例中，主控制器301包括用于与半导体设备100的第一串行通信（例如，I2C通信）的第一通信接口电路311、用于根据与第二串行通信（例如，SPI通信）相同的通信规范与非易失性存储器103的第三串行通信的第三通信接口电路312、被配置成从半导体设备100接收中断请求信号ATTN的中断控制电路313、以及通用输入/输出（GPIO）端口314。在图4中，第一通信接口电路311还由图例“I2C总线主部”来表示，第三通信接口电路312还由图例“SPI总线主部”来表示，并且中断控制电路313还由图例“中断源”来表示。主控制器301还包括第一主机侧时钟端子71、第一主机侧数据端子72、中断请求接收端子73、第二主机侧时钟端子74、主机侧数据输出端子75、主机侧数据输入端子76、主机侧芯片选择端子77以及通用输出端子78和79。第一主机侧时钟端子71和第一主机侧数据端子72连接到第一通信接口电路311。中断请求接收端子73被配置成接收中断请求。第二主机侧时钟端子74、主机侧数据输出端子75、主机侧数据输入端子76和主机侧芯片选择端子77连接到第三通信接口电路312。
图4图示了其中桥接电路302包括通用模拟开关IC 80的实施例。在这样的实施例中，并入四个单刀双掷开关81至84的通用IC用作模拟开关IC 80。使用这四个开关中的三个，即，开关81至83，而不使用开关84。这是因为其中集成了诸如两个、四个和八个开关之类的2n个开关的通用IC是通常可获得的，其中n是自然数。主控制器301分别从通用IO端口314的通用输出端子78和79输出总线选择信号bus_select和重置信号touch_reset_n。总线选择信号bus_select被供应到通用模拟开关IC 80的开关控制端子以控制开关81至84。当总线选择信号bus_select指示正常模式时，开关81至83分别将第一主机侧时钟端子71、第一主机侧数据端子72和中断请求接收端子73连接到连接器303的端子41、42和43。另一方面，当总线选择信号bus_select指示桥接模式时，开关81至83分别将第三通信接口电路312的第二主机侧时钟端子74、主机侧数据输出端子75和主机侧数据输入端子76连接到连接器303的端子41、42和43。
在这样的实施例中，低速I2C总线的端子还在桥接模式中用作高速SPI总线的端子，并且这提供了从主控制器301对非易失性存储器103的高速访问，而不会增加连接器201和303的端子的数目。
尽管在以上已经利用其中I2C通信用作第一串行通信并且SPI通信用作第二和第三串行通信的示例给出了描述，但是该实施例中公开的技术一般可适用于其中相对低速的双线串行通信用作第一串行通信并且相对高速的三线串行通信用作第二和第三串行通信的系统。所描述的技术通过在人机接口设备200中的桥接电路10中生成芯片选择信号、不传送第三串行通信的芯片选择信号来降低复杂度。
在以下，描述电子装置1000的操作。
下面描述的是其中没有数据被写入到非易失性存储器103中的示例实施例。在这样的实施例中，CPU 30通过执行在引导ROM 34中存储的引导程序来将半导体设备100置于桥接模式中，并且主机侧板300上的主控制器301将数据写入到人机接口设备200中的非易失性存储器103中。
图5是图示了当执行引导程序时半导体设备100的操作示例的流程图，并且图6是图示了主机侧主控制器301在控制桥接电路302中的操作示例的流程图。图7是图示了半导体设备100和主机侧主控制器301的操作的实施例的时序图。图7从顶部开始图示了在主机侧板300中生成的信号（由图例“主机信号”指示）、在人机接口设备200中生成的信号（由图例“模块信号”指示）和寄存器值（由图例“寄存器”指示）。
如图6中所图示的那样，在时间t1处终止半导体设备100的硬件重置（S50）之后，主机侧板300将总线选择信号bus_select设定成选择I2C通信，并且经由第一主机侧时钟端子71、串行时钟端子11、第一时钟端子1、第一主机侧数据端子72、数据传送端子12、2、中断请求接收端子73以及中断请求端子13和3来执行与第一通信接口电路311的I2C通信，以从时间t1到t2读出半导体设备100的状态（S51）。
同时，半导体设备100开始执行引导程序，并且经由第二时钟端子4、数据输出端子5、数据输入端子6和芯片选择端子7来访问非易失性存储器103，以由此检查诸如固件之类的数据是否已经被写入到非易失性存储器103中（S11），如图5中所图示的那样。当诸如固件之类的数据已经被写入时，半导体设备100前往正常引导（S31）。当没有数据已经被写入时，半导体设备100前往恢复模式（S10）并且过程进入命令等待循环（S12至S30）。
在各种实施例中，当半导体设备100的状态未处于回退模式中时，主机侧板300前往正常引导（S53）。当半导体设备100处于回退模式中时，主机侧板300随后在设定超时之后通过第一通信接口电路311从时间t2至t4发出用于进入桥接模式的命令（S54），然后从时间t4至t5进入等待来自半导体设备100的中断请求信号ATTN的循环（S55）。
在被置于命令等待循环（S12至S30）中时，半导体设备100确定输入命令是否指示进入桥接模式（S13）。当输入命令未提供用于进入桥接模式的指示时，半导体设备100确定输入命令是否是超时设定命令（S14），并且如果是，则半导体设备100存储由超时设定命令设定的ATTN保持时间AHT和FLASH_CS延迟时间FCDT（S16）。当输入命令不是超时设定命令时，半导体设备100在识别并执行输入命令（S15）之后回到命令等待循环（S30至S12）。当输入命令是提供用于进入桥接模式的指示的命令时，半导体设备100在通过将“0”写入到第二通信接口电路32中的SPI主部启用寄存器63中（S17）而禁用第二通信接口电路32之后发出中断请求信号ATTN（S18），以及在时间t5处将“1”写入到芯片选择电平设定寄存器61中（S19）。
ATTN保持时间AHT是在半导体设备100发出中断请求信号ATTN之后直到半导体设备100进入桥接模式为止的等待时间。从半导体设备100输出的中断请求信号ATTN充当对来自主机侧板300的用于进入桥接模式的请求的响应，并且ATTN保持时间AHT为主机侧板300提供时间余量以稳当地接收该响应。FLASH_CS延迟时间FCDT是基于在半导体设备100进入桥接模式之后直到半导体设备100启用非易失性存储器103的芯片选择信号为止的延迟时间。在一个实施例中，当SPI时钟的频率为4MHz时，例如，FLASH_CS延迟时间FCDT可以被设定成长于250ns。
当接收到中断请求信号ATTN（S55）时，主机侧板300通过控制通用IO端口314来切换从通用输出端子78输出的总线选择信号bus_select以选择SPI通信来实现桥接模式（S56），以及在从时间t6至t9等待ATTN保持时间AHT和FLASH_CS延迟时间期满（S57）之后，发送写入启用命令以允许从第三通信接口电路312向非易失性存储器103中进行写入（S58）。
在从时间t5至t7等待ATTN保持时间AHT期满（S20）之后，半导体设备100在时间t7处将“1”写入到桥接模式设定寄存器（io_bridge_mode）62中（S21），然后在从时间t7起等待FLASH_CS延迟时间FCDT期满（S22）之后，从时间t9至t10将“0”写入到芯片选择电平设定寄存器61中（S23）。
随后，主机侧板300在时间t11处在半导体设备100上执行硬件重置（S59）。
响应于半导体设备100的重置，图5中图示的引导程序的过程回到起点，并且图7中图示的过程也回到起点。
在时间t1处终止半导体设备100的硬件重置（S59）之后，主机侧板300从时间t1至t2再次读出半导体设备100的状态（S60）。
半导体设备100再次开始引导程序，并且前往恢复模式（S10）以进入命令等待循环（S12至S30），这是由于写入操作已经被启用。
当半导体设备100的状态未处于回退模式中时，主机侧板300前往异常引导（S62）。当半导体设备100处于回退模式中时，主机侧板300随后从时间t2至t4发出用于进入桥接模式的命令（S63），然后从时间t4至t5进入等待来自半导体设备100的中断请求信号ATTN的循环（S64）。
在被置于命令等待循环（S12至S30）中时，半导体设备100确定输入命令是否指示进入桥接模式（S13）。当输入命令未指示进入桥接模式时，半导体设备100确定输入命令是否是超时设定命令（S14），并且如果是，则半导体设备100在其中存储由该命令设定的ATTN保持时间AHT和FLASH_CS延迟时间FCDT（S16）。当输入命令不是超时设定命令时，半导体设备100在识别并执行输入命令（S15）之后回到命令等待循环（S30至S12）。当输入命令是指示进入桥接模式的命令时，半导体设备100在通过将“0”写入到第二通信接口电路32中的SPI主部启用寄存器63中（S17）而禁用第二通信接口电路32之后发出中断请求信号ATTN（S18），以及在时间t5处将“1”写入到芯片选择电平设定寄存器61中（S19）。
当接收到中断请求信号ATTN（S64）时，主机侧板300进入桥接模式（S65），以及在从时间t6至t9等待ATTN保持时间AHT和FLASH_CS延迟时间期满（S66）之后，执行从第三通信接口电路312向非易失性存储器103中的数据写入（S67）。主机侧板300确定所写入的数据是否是最后的数据（S68）。由于存在以页面、块等为单位执行向非易失性存储器103中的数据写入的限制，一个数据写入操作不一定完成要被写入的所有数据的写入。在各种实施例中，当完成写入操作（S67）时，主机侧板300确定所写入的数据是否是最后的数据（S68），然后在时间t11处执行半导体设备100上的硬件重置（S69或S74）。
响应于半导体设备100的重置，图5中图示的引导程序的过程回到起点，并且图7中图示的过程也回到起点。
当所写入的数据是最后的数据时，主机侧板300在时间t1处终止半导体设备100的硬件重置（S69），并且从时间t1至t2再次读出半导体设备100的状态（S70）。在最后的数据被正常地写入之后，过程前往正常引导（S31），因为固件被完整地安装在非易失性存储器103上。然而，当写入归因于某种原因已经失败时，半导体设备100前往恢复模式（S10）并且进入命令等待循环（S12至S30）。当半导体设备100的状态未处于回退模式中时，主机侧板300确定写入被成功完成（S72），并且当半导体设备100的状态处于回退模式中时，主机侧板300确定写入已经失败（S73）。
在各种实施例中，当所写入的数据不是最后的数据时，主机侧板300在时间t1处终止半导体设备100的硬件重置（S74），并且从时间t1至t2再次读出半导体设备100的状态（S75）。在该时刻处，已经进入了恢复模式（S10）的半导体设备100被置于命令等待循环中（S12至30）。当半导体设备100的状态未处于回退模式中时，主机侧板300前往异常引导（S77）。当半导体设备100处于回退模式中时，主机侧板300随后从时间t2至t4发出用于进入桥接模式的命令（S78），然后从时间t4至t5进入等待来自半导体设备100的中断请求信号ATTN的循环（S79）。
在被置于命令等待循环（S12至S30）中时，半导体设备100确定输入命令是否指示进入桥接模式（S13）。当输入命令未指示进入桥接模式时，半导体设备100确定输入命令是否是超时设定命令（S14），并且如果是，则半导体设备100在其中存储由超时设定命令指示的ATTN保持时间AHT和FLASH_CS延迟时间FCDT（FLASH_SPI_CSN延迟时间）（S16）。当输入命令不是超时设定命令时，半导体设备100在识别并执行输入命令（S15）之后回到命令等待循环（S30至S12）。当输入命令是指示进入桥接模式的命令时，半导体设备100在通过将“0”写入到第二通信接口电路32中的SPI主部启用寄存器63中（S17）而禁用第二通信接口电路32之后发出中断请求信号ATTN（S18），以及在时间t5处将“1”写入到芯片选择电平设定寄存器61中（S19）。
当接收到中断请求信号ATTN（S79）时，主机侧板300进入桥接模式（S80），并且在从时间t6至t9等待ATTN保持时间AHT和FLASH_CS延迟时间期满（S81）之后，读出非易失性存储器103的状态位（S82）。当状态位指示“忙”时，过程返回到步骤S74处的硬件重置。否则，过程前进到步骤S84处的硬件重置。主机侧板300在时间t1处终止半导体设备100的硬件重置（S84），并且从时间t1至t2再次读出半导体设备100的状态（S85）。当半导体设备100的状态未处于回退模式中时，主机侧板300前往异常引导（S87）。当半导体设备100处于回退模式中时，过程回到从时间t2至t4发出用于进入桥接模式的命令（S54），以继续向非易失性存储器103中的数据写入（S63至S68）。
主机侧板300和半导体设备100二者通过上述过程被置于桥接模式中，并且成功地实现通过第三通信接口312从主机侧板300的主控制器301向非易失性存储器103中的数据写入。
图8是图示了第二实施例中的电子装置1000的配置示例的框图。与关于图1图示和描述的实施例相比，图8的实施例的半导体设备100还包括被配置成接收芯片选择信号HOST_SPI_CS的芯片选择接收端子8，人机接口设备200还包括连接器201中的与芯片选择接收端子8对应的芯片选择接收端子18，并且主机侧板300还包括连接器303中的与芯片选择接收端子18对应的主机侧SPI芯片选择端子48。剩余部分的配置与关于图1的实施例图示和描述的剩余部分的配置类似，并且未给出详细描述。
图9是图示了桥接电路10的配置示例的框图。与关于图3图示和描述的实施例相比，关于图9描述和图示的桥接电路存在在于：从芯片选择接收端子8输入的芯片选择信号HOST_SPI_CS被供应到取代芯片选择电平设定寄存器61的开关57。剩余部分的配置与图3中图示的剩余部分的配置类似，并且未给出详细描述。
图10是图示了主机侧板300的配置示例的框图。与图4的实施例相比，在图10的实施例中，连接器303还包括主机侧SPI芯片选择端子48，并且路由迹线被附加地设置为经由开关84将主控制器301的主机侧芯片选择端子77连接到主机侧SPI芯片选择端子48，所述开关84在图4中图示的配置中未被使用，当电子装置1000被置于桥接模式中时。通过上拉电阻器97将开关84的另一个输入固定至高电平，以免错误地断言芯片选择信号。这适用于当非易失性存储器103的芯片选择信号是低电平有效时的情况；当非易失性存储器103的芯片选择信号是高电平有效时，将开关84的另一个输入固定至低电平。剩余部分的配置与图4中图示的剩余部分的配置类似，并且未给出详细描述。
该配置有效地缩减了用于从外部控制设备（主控制器）向非易失性存储器中进行写入的持续时间，同时抑制了连接到外部控制设备（主控制器）的显示器的连接器的端子的数目的增加，在半导体设备（控制器）被并入显示器中、电连接到非易失性存储器并电连接到显示面板和触摸面板的堆叠或显示触摸面板时。
在一个实施例中，半导体设备100被重置（S59、S69、S74和S84）以从主机侧板300解断言半导体设备100的芯片选择端子7（非易失性存储器103的芯片选择端子27）。在另一实施例中，主机侧板300可以通过向连接器201和303添加一个端子来直接解断言半导体设备100的芯片选择端子7。取代图6中图示的硬件重置（S59、S69、S74和S84），这允许解断言芯片选择端子7（非易失性存储器103的芯片选择端子27）。这消除了由硬件重置引起的开销，并且进一步缩减了从外部控制设备（主控制器）向非易失性存储器中进行写入所要求的持续时间。
在以上实施例中，如图6中的步骤S55和图7中的从时间t4至t5的时段所指示的那样，主机侧板300的主控制器301被编程为在等待由半导体设备100对中断请求信号ATTN的断言之后执行用于进入桥接模式的过程（S56）。等待由半导体设备100对中断请求信号ATTN的断言的过程可以替代地由主机侧板300的桥接电路302中的硬件来实现。
图11是图示了根据另一实施例的主机侧板300的配置示例的框图。在这样的实施例中，取代总线选择信号bus_select，从主控制器301的通用输出端子78输出模式信号MODE。桥接电路302附加地包括锁存器90和反相器95。模式信号MODE被供应到锁存器90的数据输入端子D和清零端子CLR。供应到端子43的中断请求信号ATTN被反相器95反相、然后被输入到锁存器90的时钟输入端子。取代总线选择信号bus_select，来自锁存器90的数据输出端子Q的输出信号被供应到开关81至84的选择控制端子。
尽管这消除了执行图6中图示的流程图的步骤S55的需要，但是该实施例中的操作类似于关于图7图示和描述的实施例的操作。即使当模式信号MODE在时间t3处被立即设定成高电平而不等待来自半导体设备100对中断请求信号ATTN的断言时，总线选择信号bus_select（其是锁存器90的输出信号）也保持不变直到接收到中断请求信号ATTN为止；主机侧板300继续进行正常操作直到时间t5为止。当在时间t5处从半导体设备100接收到中断请求信号ATTN时，锁存器90锁存模式信号MODE并且通过切换开关81至83来使主机侧板300进入桥接模式。
在以上实施例中，主机侧桥接电路302包括集成了四个单刀双掷（SPDT）开关81至84的通用IC，主机侧桥接电路302可以替代地包括集成了两个SPDT开关81和82的通用IC。
图12是图示了另一实施例中的主机侧板300的配置示例的框图。与图11中图示的主机侧桥接电路302的差异存在在于：通用IC 80并入两个SPDT开关81和82，并与此伴随地，输入到端子43的中断请求信号ATTN被供应到主控制器301的中断请求接收端子73和主机侧数据输入端子76。如利用图11中图示的主机侧桥接电路302的情况那样，中断请求信号ATTN被反相器95反相、然后被输入到锁存器90的时钟输入端子，并且来自锁存器90的数据输出端子Q的输出信号被供应到开关81和82的选择控制端子。
在图12中图示的实施例中，如利用图11的情况那样，取代总线选择信号bus_select，主控制器301的通用输出端子78输出模式信号MODE。可替换地，如利用图4和9中图示的实施例的情况那样，可以通过总线选择信号bus_select来控制SPDT开关81和82。在以上实施例中，与其它实现方式相比，可以简化主机侧桥接电路302的配置。
在另一实施例中，与第一实施例不同，半导体设备100还具有输出闪速部状态读取命令（Read_Flash_Status）和写入启用命令（Flash_Write_Enable）的功能，在所述第一实施例中，在主机侧板300进入桥接模式之后，主机侧板300将写入启用命令从第三通信接口电路312传送到非易失性存储器103（图6中的S58）。
该实施例的硬件配置类似于较早描述的实施例中描述的那些，并且未给出详细图示和描述。
图13是图示了当执行引导程序时的根据本公开的实施例的半导体设备100的操作示例的流程图，并且图14是图示了主机侧主控制器301在控制桥接电路302中的操作示例的流程图。图15是图示了半导体设备100和主机侧主控制器301的操作的时序图。
如图14中所图示的那样，在时间t1处终止半导体设备100的硬件重置（S50）之后，主机侧板300将总线选择信号bus_select切换为选择I2C通信，并且经由第一时钟端子71、串行时钟端子11、第一时钟端子1、第一主机侧数据端子72、数据传送端子12、2和中断请求接收端子73以及中断请求端子13和3来执行与第一通信接口电路311的I2C通信，以从时间t1到时间t2读出半导体设备100的状态（S51）。
同时，半导体设备100开始执行引导程序，并且经由第二时钟端子4、数据输出端子5、数据输入端子6和芯片选择端子7来访问非易失性存储器103，以由此检查诸如固件之类的数据是否已经被写入到非易失性存储器103中（S11），如图13中所图示的那样。当诸如固件之类的数据已经被写入时，半导体设备100前往正常引导（S31）。当没有数据已经被写入时，半导体设备100前往恢复模式（S10）并且过程进入命令等待循环（S12至S30）。
直到该时刻为止的操作类似于参照图5至7描述的实施例的操作。
当半导体设备100的状态未处于回退模式中时，主机侧板300前往正常引导（S53）。当半导体设备100处于回退模式中时，主机侧板300随后在时间t2处通过第一通信接口电路发出超时设定命令（S88）、在时间t12处发出用于将非易失性存储器103置于写入启用状态中的命令（S89）以及在时间t3处发出用于进入桥接模式的命令（S63），然后从时间t4至t5进入等待来自半导体设备100的中断请求信号ATTN的循环（S64）。
在被置于命令等待循环（S12至S30）中时，半导体设备100响应于输入命令而执行过程。
之后将描述针对当输入命令指示进入桥接模式（S13、S17至S29）时的情况的半导体设备100的操作。
在各种实施例中，当输入命令是闪速部状态读取命令（Read_Flash_Status）（S32）时，半导体设备100通过将值“1”写入到第二通信接口电路32的SPI主部启用寄存器63中来启用第二通信接口电路32（S33），断言芯片选择端子7（S34），以及将读取状态命令（RDSR：闪速设备的读取状态）发送到非易失性存储器103（S35）。对于当标准闪速存储器用作非易失性存储器103时的情况，以十六进制记法将读取状态命令（RDSR）限定为0x05。在读出非易失性存储器103的状态之后，半导体设备100解断言芯片选择端子7（S36），向主机侧板300通知非易失性存储器103的状态（S37），以及返回到命令等待循环（S12至S30）。
当输入命令是写入启用命令（Flash_Write_Enable）（S38）时，半导体设备100在通过将“1”写入到第二通信接口电路32中的SPI主部启用寄存器（spi_mas_en）63中而启用第二通信接口电路32（S39）之后断言芯片选择端子7（S40），并且将写入启用命令（WREN：针对闪速设备的写入启用）传送到非易失性存储器103（S41）。对于当标准闪速存储器用作非易失性存储器103时的情况，以十六进制记法将写入启用命令（WREN）限定为0x06。随后，半导体设备100 100解断言芯片选择端子7（S42），并返回到命令等待循环（S12至S30）。
当输入命令是超时设定命令（S14）时，半导体设备100在其中存储由超时设定命令设定的ATTN保持时间AHT、FLASH_CS延迟时间FCDT（FLASH_SPI_CSN延迟时间）和MODE保持时间HMT（S16）。如果不是这样，在识别和执行输入命令（S15）之后，半导体设备100返回到命令等待循环（S30至S12）。
MODE保持时间MHT是指示在其期间半导体设备100保持在桥接模式中的持续时间的参数。
当输入命令指示进入桥接模式（S13）时，半导体设备100在通过将“0”写入到第二通信接口电路32中的SPI主部启用寄存器63中（S17）而禁用第二通信接口电路32之后发出中断请求信号ATTN（S18），在时间t5处将“1”写入到芯片选择电平设定寄存器61中（S19）。
当在时间t5处接收到中断请求信号ATTN（S64）时，主机侧板300通过控制通用IO端口314将从通用输出端子78输出的总线选择信号bus_select切换为选择SPI通信（S65），所述SPI通信在桥接模式中被使用。在可替换的实施例中，如利用第三实施例的情况那样，可以取代总线选择信号bus_select而从主控制器301的通用输出端子78输出模式信号MODE，并且可以通过控制通用IO端口314将从通用输出端子78输出的模式信号MODE切换至高电平以选择桥接模式（S65）。
同时，在从时间t5至t7等待ATTN保持时间AHT期满（S20）之后，半导体设备100在时间t7处将“1”写入到桥接模式设定寄存器（io_bridge_mode）62中（S21），并在从时间t7起等待FLASH_CS延迟时间FCDT期满之后，在时间t8处将“0”写入到芯片选择电平设定寄存器61中（S23）。半导体设备100确定MODE保持时间MHT是否是“0”（S24），以及当MODE保持时间MHT是“0”时，半导体设备100返回到命令等待循环（S12至S30）。如果不是这样，则半导体设备100在从时间t8至t10 MODE保持时间MHT期满（S25）之后将“1”写入到芯片选择电平设定寄存器61中（S26），将“0”写入到桥接模式设定寄存器62中（S27），在通过将“1”写入到第二通信接口电路32中的SPI主部启用寄存器63中而禁用第二通信接口电路32（S28）之后，解断言中断请求信号ATTN（S29），并且返回到命令等待循环（S12至S30）。
同时，在从时间t6至t9等待ATTN保持时间AHT和FLASH_CS延迟时间FCDT期满（S66）之后，主机侧板300将写入数据从第三通信接口电路312传送到非易失性存储器103（S67）。当该数据写入完成最后的数据的写入（S68）时，主机侧板300在执行半导体设备100的硬件重置（S69）之后读出半导体设备100的状态（S70）。当半导体设备100的状态未处于回退模式中时，主机侧板300确定数据写入被成功完成（S72）。当半导体设备100的状态是回退模式时，主机侧板300确定数据写入已经失败了（S73）（该过程未在图15的时序图中图示）。当写入数据不是最后的数据时，在从时间t8至t10等待MODE保持时间MHT期满（S90）之后，主机侧板300通过控制通用IO端口34将从通用输出端子78输出的总线选择信号bus_select切换为选择I2C通信（S91），并且在时间t13处读出半导体设备100的状态（S92）。当半导体设备100的状态未处于回退模式中时，主机侧板300前往异常引导（S94）。当半导体设备100的状态处于回退模式中时，主机侧板300通过使用闪速部状态读取命令（Read_Flash_Status）在时间t13处直接读出非易失性存储器103的状态（S95）。
如像这样描述的那样，在以上的一个或多个实施例中，通过使用MODE保持时间MHT来切换半导体设备100的模式，并且从主机侧板300发出非易失性存储器103的读取状态命令。这消除了在第一至第三实施例中执行的通过硬件重置进行模式切换（S74）的需要，并且进一步缩减了从外部控制设备（主控制器）向非易失性存储器中进行写入所要求的持续时间。
尽管已经具体地描述了各种实施例，但是本领域技术人员将意识到的是，本文中公开的技术可以利用各种修改来实现。
例如，尽管半导体设备100中的控制电路在上述配置示例中并入了CPU 30、引导ROM 34、总线37以及接口电路31、32、33、35和36，但是硬件定序器可以取代CPU 30被使用。说明书和附图仅仅公开了将功能分配到相应逻辑电路的示例，其可以按照期望被修改。而且，说明书和附图仅仅公开了针对每一个逻辑电路和信号在正逻辑与负逻辑之间和在高电平有效与低电平有效之间进行选择的示例，其可以按照期望被修改。

Claims (20)

1.一种半导体设备，包括：
第一数据端子，其被配置成连接到外部控制设备；
数据输出端子，其被配置成连接到非易失性存储器；
控制电路，其被配置成控制人机接口面板；
第一通信接口电路，其被配置成在控制电路与外部控制设备之间提供第一串行通信；
第二通信接口电路，其被配置成在控制电路与非易失性存储器之间提供第二串行通信；以及
桥接电路，其被配置成：
在正常模式中，将第一数据端子连接到第一通信接口电路，并将数据输出端子连接到第二通信接口电路；以及
在桥接模式中，将第一数据端子连接到数据输出端子。
2.根据权利要求1所述的半导体设备，还包括：
中断请求端子，其被配置成连接到外部控制设备；
数据输入端子，其被配置成连接到非易失性存储器；以及
中断请求电路，其被配置成向外部控制设备发出中断请求信号，
其中所述桥接电路还被配置成：
在正常模式中，将中断请求端子连接到中断请求电路，并将数据输入端子连接到第二通信接口电路；以及
在桥接模式中，将数据输入端子连接到中断请求端子。
3.根据权利要求2所述的半导体设备，
其中，在正常模式中，经由第一数据端子在第一通信接口电路与外部控制设备之间传送第一数据，经由数据输出端子将第二数据从第二通信接口电路传送到非易失性存储器，并且将第三数据从非易失性存储器传送到第二通信接口电路。
4.根据权利要求1所述的半导体设备，还包括：
芯片选择端子，其被配置成连接到非易失性存储器，
其中桥接电路还被配置成将信号电平输出到芯片选择端子以选择非易失性存储器。
5.根据权利要求1所述的半导体设备，还包括：
第一时钟端子，其被配置成连接到外部控制设备；以及
第二时钟端子，其被配置成连接到非易失性存储器，
其中所述桥接电路还被配置成：
在正常模式中，将第一时钟端子连接到第一通信接口电路，并将第二时钟端子连接到第二通信接口电路；以及
在桥接中，将第一时钟端子连接到第二时钟端子。
6.根据权利要求1所述的半导体设备，
其中第一串行通信是I2C（集成电路间）通信，在所述I2C（集成电路间）通信中，外部控制设备作为主部进行操作并且半导体设备作为从部进行操作，
其中第二串行通信是SPI（串行外围接口）通信，在所述SPI（串行外围接口）通信中，半导体设备作为主部进行操作并且非易失性存储器作为从部进行操作。
7.根据权利要求4所述的半导体设备，
其中所述桥接电路包括芯片选择电平设定寄存器，所述芯片选择电平设定寄存器被配置成在桥接模式中控制芯片选择端子上的信号电平以选择非易失性存储器。
8.根据权利要求4所述的半导体设备，还包括：
选择控制端子，其被配置成连接到外部控制设备，
其中所述桥接电路还被配置成在桥接模式中连接芯片选择端子和选择控制端子。
9.一种人机接口设备，包括：
人机接口面板，其包括显示面板、触摸面板和显示触摸面板中的至少一个；
非易失性存储器；以及
半导体设备，其包括：
第一数据端子，其被配置成连接到外部控制设备；
数据输出端子，其被配置成连接到非易失性存储器；
控制电路，其被配置成控制人机接口面板；
第一通信接口电路，其被配置成在控制电路与外部控制设备之间提供第一串行通信；
第二通信接口电路，其被配置成在控制电路与非易失性存储器之间提供第二串行通信；以及
桥接电路，其被配置成：
在正常模式中，将第一数据端子连接到第一通信接口电路，并将数据输出端子连接到第二通信接口电路；以及
在桥接模式中，将第一数据端子连接到数据输出端子。
10.根据权利要求9所述的人机接口设备，还包括：
中断请求端子，其被配置成连接到外部控制设备；
数据输入端子，其连接到非易失性存储器；以及
中断请求电路，其被配置成向外部控制设备发出中断请求信号，
其中所述桥接电路还被配置成：
在正常模式中，将中断请求端子连接到中断请求电路，并将数据输入端子连接到第二通信接口电路；以及
在桥接模式中，将数据输入端子连接到中断请求端子。
11.根据权利要求9所述的人机接口设备，
其中第一串行通信是I2C通信，在所述I2C通信中，外部控制设备作为主部进行操作并且半导体设备作为从部进行操作，
其中第二串行通信是SPI通信，在所述SPI通信中，半导体设备作为主部进行操作并且非易失性存储器作为从部进行操作。
12.一种电子装置，包括：
主机侧连接器；
主机侧桥接电路；
主控制器，其包括：
第一主机侧数据端子，其用于与半导体设备的第一串行通信；以及
主机侧数据输出端子，其用于根据与第二串行通信相同的通信规范与非易失性存储器的第三串行通信，
其中所述主机侧桥接电路被配置成在正常模式中将第一主机侧数据端子连接到半导体设备的第一数据端子，并且
其中所述主机侧桥接电路被配置成在桥接模式中将主机侧数据输出端子电连接到半导体设备的第一数据端子；以及
人机接口设备，其包括：
人机接口面板，其包括显示面板、触摸面板和显示触摸面板中的至少一个；
非易失性存储器；以及
半导体设备，其连接到：人机接口面板；非易失性存储器；经由主机侧连接器连接的主控制器；以及主机侧桥接电路，所述半导体设备包括：
第一数据端子，其连接到主机侧连接器；
数据输出端子，其连接到非易失性存储器；
控制电路；
第一通信接口电路，其被配置成提供：
控制电路与外部控制设备之间的第一串行通信；以及
第二通信接口电路，其被配置成在控制电路与非易失性存储器之间提供第二串行通信；以及
模块侧桥接电路，其被配置成：
在正常模式中，将第一数据端子连接到第一通信接口电路，并将数据输出端子连接到第二通信接口电路；以及
在桥接模式中，其中，将第一数据端子连接到数据输出端子。
13.根据权利要求12所述的电子装置，
其中所述半导体设备还包括：
中断请求端子，其连接到外部控制设备；
数据输入端子，其连接到非易失性存储器；以及
中断请求电路，其被配置成向外部控制设备发出中断请求信号，
其中所述模块侧桥接电路还被配置成：
在正常模式中，将中断请求端子连接到中断请求电路，并将数据输入端子连接到第二通信接口电路；以及
在桥接模式中，其中所述模块侧桥接电路被配置成将数据输入端子连接到中断请求端子，
其中所述主控制器还包括：
中断请求接收端子；以及
主机侧数据输入端子，其用于与非易失性存储器的第三串行通信，
其中所述主机侧桥接电路被配置成在正常模式中将中断请求接收端子连接到半导体设备的中断请求端子，以及
其中所述主机侧桥接电路被配置成在桥接模式中将主机侧数据输入端子连接到半导体设备的中断请求端子。
14.根据权利要求13所述的电子装置，
其中所述半导体设备还包括：
第一时钟端子，其连接到外部控制设备；以及
第二时钟端子，其连接到非易失性存储器，
其中所述主机侧桥接电路还被配置成：
在正常模式中，将第一时钟端子连接到第一通信接口电路，并将第二时钟端子连接到第二通信接口电路；以及
在桥接模式中，将第一时钟端子连接到第二时钟端子，
其中所述主控制器还包括：
第一主机侧时钟端子，其用于第一串行通信；
第二主机侧时钟端子，其用于第三串行通信，
其中所述主机侧桥接电路还被配置成在正常模式中将第一主机侧时钟端子连接到半导体设备的第一时钟端子，
其中所述主机侧桥接电路还被配置成在桥接模式中将第二主机侧时钟电路连接到半导体设备的第一时钟端子。
15.根据权利要求12所述的电子装置，
其中第一串行通信是I2C通信，在所述I2C通信中，外部控制设备作为主部进行操作并且半导体设备作为从部进行操作，
其中第二串行通信是SPI通信，在所述SPI通信中，半导体设备作为主部进行操作并且非易失性存储器作为从部进行操作。
16.根据权利要求14所述的电子装置，
其中所述半导体设备还包括：
芯片选择端子，其连接到非易失性存储器，以及
其中所述模块侧桥接电路还被配置成在桥接模式中在芯片选择端子上输出信号电平以选择非易失性存储器。
17.根据权利要求14所述的电子装置，
其中所述半导体设备还包括：
芯片选择端子，其连接到非易失性存储器；以及
选择控制端子，其连接到主机侧桥接电路，
其中多个模块侧开关电路被配置成在桥接模式中连接芯片选择端子和选择控制端子，
其中所述主控制器还包括主机侧芯片选择端子，以及
其中所述主机侧桥接电路被配置成将选择控制端子连接到主机侧芯片选择端子。
18.根据权利要求17所述的电子装置，
其中所述主控制器还包括总线选择端子，
其中所述主机侧桥接电路包括第一、第二、第三和第四主机侧开关电路，每一个主机侧开关电路包括响应于从总线选择端子输出的总线选择控制信号而切换的双掷开关，
其中所述第一主机侧开关电路还被配置成：
在正常模式中将第一主机侧时钟端子连接到半导体设备的第一时钟端子；以及
在桥接模式中将第二主机侧时钟端子连接到第一时钟端子，
其中所述第二主机侧开关电路被配置成在正常模式中将第一主机侧数据端子连接到半导体设备的第一数据端子并在桥接模式中将主机侧数据输出端子连接到第一数据端子，
其中所述第三主机侧开关电路还被配置成：
在正常模式中将中断请求接收端子连接到半导体设备的中断请求端子；以及
在桥接模式中将主机侧数据输入端子连接到中断请求端子，以及
其中所述第四主机侧开关电路还被配置成在桥接模式中将主机侧芯片选择端子连接到半导体设备的选择控制端子。
19.根据权利要求14所述的电子装置，
其中主控制器还包括模式控制端子，
其中所述主机侧桥接电路包括：
锁存器电路，其被配置成：响应于输入到第三主机侧连接器端子的信号而锁存从模式控制端子输出的模式控制信号；以及输出所锁存的模式控制信号；以及
第一、第二和第三主机侧开关电路，其均包括响应于所锁存的模式控制信号而切换的双掷开关，
其中所述第一主机侧开关电路还被配置成：在正常模式中将第一主机侧时钟端子连接到半导体设备的第一时钟端子；以及在桥接模式中将第二主机侧时钟端子连接到第一时钟端子，
其中所述第二主机侧开关电路还被配置成：在正常模式中将第一主机侧数据端子连接到半导体设备的第一数据端子；以及在桥接模式中将主机侧数据输出端子连接到第一数据端子，以及
其中所述第三主机侧开关电路还被配置成：在正常模式中将中断请求接收端子连接到半导体设备的第三中断请求端子；以及在桥接模式中将主机侧数据输入端子连接到中断请求端子。
20.根据权利要求14所述的电子装置，
其中主控制器还包括模式控制端子，
其中所述主机侧桥接电路还被配置成将从半导体设备的中断请求端子接收到的信号供应到中断请求接收端子和主机侧数据输入端子，
其中所述主机侧桥接电路包括：
锁存器电路，其被配置成：响应于从中断请求端子接收到的信号而锁存从模式控制端子输出的模式控制信号；以及输出所锁存的模式控制信号；以及
第一和第二主机侧开关电路，其均包括响应于所锁存的模式控制信号而切换的双掷开关，
其中所述第一主机侧开关电路还被配置成：在正常模式中将第一主机侧时钟端子连接到半导体设备的第一时钟端子；以及在桥接模式中将第二主机侧时钟端子连接到第一时钟端子，以及
其中所述第二主机侧开关电路还被配置成：在正常模式中将第一主机侧数据端子连接到半导体设备的第一数据端子；以及在桥接模式中将主机侧数据输出端子连接到第一数据端子。
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