CN108153691B - 用于控制信号转换速率的集成电路 - Google Patents

用于控制信号转换速率的集成电路 Download PDF

Info

Publication number
CN108153691B
CN108153691B CN201710060815.2A CN201710060815A CN108153691B CN 108153691 B CN108153691 B CN 108153691B CN 201710060815 A CN201710060815 A CN 201710060815A CN 108153691 B CN108153691 B CN 108153691B
Authority
CN
China
Prior art keywords
signal
output
capacitor
slew rate
output signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710060815.2A
Other languages
English (en)
Other versions
CN108153691A (zh
Inventor
裵俊汉
朴宰贤
辛钟信
韩振镐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN108153691A publication Critical patent/CN108153691A/zh
Application granted granted Critical
Publication of CN108153691B publication Critical patent/CN108153691B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/04—Shaping pulses by increasing duration; by decreasing duration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017581—Coupling arrangements; Interface arrangements programmable
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • H04L25/0286—Provision of wave shaping within the driver
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/38—Universal adapter
    • G06F2213/3852—Converter between protocols
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

Abstract

一种集成电路，包括：差分信号驱动器，接收来自第一输入端的第一信号、接收来自第二输入端的作为第一信号的差分信号的第二信号、将对应于第一信号的第一输出信号输出至第一输出端、以及将对应于第二信号的第二输出信号输出至第二输出端。该集成电路还包括：第一电容器单元，连接至第一输出端并且基于第一电容控制第一输出信号的转换速率；第二电容器单元，连接至第二输出端并且基于第二电容控制第二输出信号的转换速率；以及相位选择单元，接收第一信号并将第一信号提供给第二电容器单元、以及接收第二信号并将第二信号提供给第一电容器单元，以便控制第一和第二输出信号的转换速率。

Description

用于控制信号转换速率的集成电路
本申请要求于2016年12月2日提交到韩国知识产权局的第10-2016-0163341号韩国专利申请的优先权，该专利申请的公开通过引用全部结合于此。
技术领域
本发明构思涉及集成电路，并且更具体地涉及用于发送信号的驱动器电路。
背景技术
随着集成电路已经变得更加高度集成，需要更快速的处理能力。进一步地，集成电路设备的规格已经提高。例如，期望在高速接口中控制发送驱动器的输出信号的转换速率。当发送驱动器的输出信号的转换速率过高时，可能生成电磁干扰(EMI)噪声。相反，当发送驱动器的输出信号的转换速率过低时，该发送驱动器可能与高速接口的规格不匹配。
发明内容
本发明构思的一些方面提供了一种集成电路，该集成电路可以控制驱动器的输出信号的转换速率。
通过参照以下给出的本发明构思的详细描述，本发明构思的上述和其他方面对于本发明构思所属领域的普通技术人员将变得更加明显。
根据本发明构思的一些实施例，一种集成电路包括：差分信号驱动器，所述差分信号驱动器接收来自第一输入端的第一信号，接收来自第二输入端的作为所述第一信号的差分信号的第二信号，将对应于所述第一信号的第一输出信号输出至第一输出端，并且将对应于所述第二信号的第二输出信号输出至第二输出端；第一电容器单元，所述第一电容器单元连接至第一输出端并且根据第一电容控制所述第一输出信号的转换速率；第二电容器单元，所述第二电容器单元连接至所述第二输出端并且根据第二电容控制所述第二输出信号的转换速率；以及相位选择单元，所述相位选择单元在第一模式中接收所述第一信号并且将此第一信号提供给所述第二电容器单元，并且接收所述第二信号并将此第二信号提供给所述第一电容器单元，从而降低所述第一输出信号和第二输出信号的转换速率。
根据本发明构思的一些实施例，一种集成电路包括：驱动器，所述驱动器接收来自输入端的具有第一相位的第一信号并且将第一输出信号输出至输出节点；以及转换速率控制单元，所述转换速率控制单元与所述驱动器并联连接在所述输入端与所述输出节点之间，接收所述第一信号，并且控制所述第一输出信号的转换速率，其中，所述转换速率控制单元包括：相位选择单元，所述相位选择单元在第一模式中接收第一信号并输出具有与所述第一相位相反的第二相位的第二信号，并且在第二模式中接收所述第一信号并输出具有所述第一相位的第三信号；以及电容器单元，所述电容器单元与所述相位选择单元连接，在所述第一模式中传送所述第二信号通过布置在所述相位选择单元与所述输出节点之间的电容器以输出第四信号，并且在所述第二模式中传送所述第三信号通过所述电容器以输出第五信号。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的上述和其他方面以及特征将会变得更加明显，在附图中：
图1是示例性框图，示出了包括根据本发明构思的实施例的集成电路的电子系统；
图2是示例性简图，示出了根据本发明构思的实施例的集成电路；
图3是示例性简图，示出了根据本发明构思的实施例的相位选择单元和电容器单元的配置；
图4至图6是简图，示出了根据本发明构思的一些实施例的电容器单元；
图7是简图，示出了根据本发明构思的实施例的处于第一模式中的相位选择单元；
图8是简图，示出了根据本发明构思的实施例的处于第一模式中的集成电路的相位选择单元的连接关系；
图9是曲线图，示出了处于第一模式中的图2的每个节点或每个端子处的信号；
图10是曲线图，示出了根据本发明构思的实施例的处于第一模式中的集成电路的输出信号；
图11至图13是示图，用于解释根据本发明构思的一些实施例的集成电路的效果；
图14是简图，示出了根据本发明构思的实施例的处于第二模式中的相位选择单元；
图15是简图，示出了根据本发明构思的实施例的处于第二模式中的集成电路的相位选择单元的连接关系；
图16是曲线图，示出了处于第二模式中的图2的每个节点或每个端子处的信号；以及
图17是曲线图，示出了根据本发明构思的实施例的处于第二模式中的集成电路的输出信号，该曲线图是示出了电压随时间变化的关系的曲线图。
具体实施方式
除非以其他方式被限定，否则在此所使用的所有技术术语和科学术语具有与本发明所属领域的普通技术人员普遍理解的相同含义。值得注意的是，本说明书中提供的任何和全部示例、或示例性术语的使用仅仅旨在更好地说明本发明，并不是对本发明的范围的限制，除非另作说明。进一步地，除非以其他方式被限定，否则在通常使用的辞典中定义的所有术语不应进行过度解释。
在下文中，包括根据实施例的集成电路的电子系统将参照图1进行描述。
图1是框图，示出了包括根据本发明构思的实施例的集成电路的电子系统。
参照图1，电子系统可以包括处理器10、存储设备20以及接口30。然而，本发明构思并不局限于此。例如，电子系统可以进一步包括除了处理器10、存储设备20和接口30之外的单元。
电子系统可以包括能够在无线环境中发送和/或接收信息的任何电子电路、系统或设备，诸如个人数字助理(PDA)、便携式计算机、网络平板计算机、无线电话、移动电话、数字音乐播放器、存储卡等。
处理器10例如可以是应用处理器。处理器10可以执行与驱动电子系统相关联的操作。在本发明构思的实施例中，处理器10可以被配置在包括多个核的多核环境中。
处理器10可以包括中央处理单元、多媒体系统、存储系统以及外围电路。中央处理单元、多媒体系统、存储系统以及外围电路可以通过总线彼此连接。
多媒体系统可以用于在电子系统中执行各种多媒体功能。此多媒体系统可以包括诸如3D引擎模块、视频编码解码器、显示系统、相机系统、后处理器等单元。
存储系统可以提供使处理器10能够连接至外部存储器(例如，存储设备20)并高速操作的环境。在本发明构思的实施例中，存储系统可以包括用于控制外部存储器(例如，存储设备20)的附加控制器(例如，存储设备控制器)。
外围电路可以提供使电子系统能够容易地与外部设备(例如，主板)连接的环境。因此，外围电路可以配备有使外部设备能够连接至电子系统以与彼此兼容的各种接口。
总线可以用在中央处理单元、多媒体系统、存储系统以及外围电路与彼此的数据通信中。在本发明构思的一些实施例中，总线可以具有多层结构。这种总线的示例可以包括多层高级高性能总线(多层AHB)以及多层高级可扩展接口(多层AXI)，但是本发明构思并不局限于此。
存储设备20可以例如包括固态驱动器(SSD)。然而，本发明构思并不局限于此。例如，存储设备20可以包括接收来自处理器10的信号的接收器，诸如调制解调器或射频集成电路(RFIC)。
接口30可以将从处理器10输出的信号发送至存储设备20。根据本发明构思的集成电路可以被包括在接口30中。
在下文中，将参照图2至图17描述根据本发明构思的一些实施例的集成电路。
图2是示例性简图，示出了根据本发明构思的实施例的集成电路。
参照图2，根据本发明构思的实施例的集成电路可以包括差分信号驱动器100、相位选择单元200以及电容器单元300。根据本发明构思的一些实施例的电路可以用作图1的接口30。
差分信号驱动器100可以接收差分信号对。输入至差分信号驱动器100的差分信号对可以包括第一信号(信号1)和第二信号(信号2)，该第二信号(信号2)是第一信号(信号1)的差分信号。
具体地，差分信号驱动器100可以分别接收来自第一输入端INP和第二输入端INN的第一信号(信号1)和第二信号(信号2)。第一信号(信号1)可以具有第一相位。第二信号(信号2)可以具有第二相位。第一相位与第二相位之间的差可以是180°。换言之，差分信号可以被输入至差分信号驱动器100。
差分信号驱动器100可以输出差分信号对。从差分信号驱动器100输出的差分信号对可以包括第一输出信号(输出信号1)和第二输出信号(输出信号2)，该第二输出信号(输出信号2)是第一输出信号(输出信号1)的差分信号。第一输出信号(输出信号1)与第二输出信号(输出信号2)之间的相位差可以是180°。
具体地，差分信号驱动器100可以输出对应于第一信号(信号1)的第一输出信号(输出信号1)以及对应于第二信号(信号2)的第二输出信号(输出信号2)。从差分信号驱动器100输出的第一输出信号(输出信号1)和第二输出信号(输出信号2)可以分别被输出至第一输出端OUTP和第二输出端OUTN。具体地，第一输出信号(输出信号1)可以在第一节点(节点1)处被添加第五信号(信号5)然后输出至第一输出端OUTP。进一步地，第二输出信号(输出信号2)可以在第二节点(节点2)处被添加第六信号(信号6)然后输出至第二输出端OUTN。
在这种情况下，在第一节点(节点1)处被添加了第五信号(信号5)然后被输出至第一输出端OUTP的信号可以是第三输出信号(输出信号3)，其中，第一输出信号(输出信号1)的转换速率被控制。进一步地，在第二节点(节点2)处被添加了第六信号(信号6)然后被输出至第二输出端OUTN的信号可以是第四输出信号(输出信号4)，其中，第二输出信号(输出信号2)的转换速率被控制。
转换速率指的是每单位时间改变输出信号(例如，电压)的速率。增加转换速率增加了每单位时间改变输出信号的速率。相反地，降低转换速率降低了每单位时间改变输出信号的速率。
转换速率控制单元250可以与差分信号驱动器100并联连接在第一输入端INP和第二输入端INN与第一输出端OUTP和第二输出端OUTN之间。转换速率控制单元可以包括相位选择单元200以及电容器单元300。
转换速率控制单元250可以接收作为差分信号对的第一信号(信号1)和第二信号(信号2)，并且控制作为差分信号对的第一输出信号(输出信号1)和第二输出信号(输出信号2)的转换速率。在一些实施例中，转换速率控制单元可以同时控制第一输出信号(输出信号1)和第二输出信号(输出信号2)的转换速率。
相位选择单元200可以确定是否增加或降低第一输出信号(输出信号1)和第二输出信号(输出信号2)的转换速率。具体地，相位选择单元200可以接收第一信号(信号1)和第二信号(信号2)，并且输出第三信号(信号3)和第四信号(信号4)。相位选择单元200的两个输入端可以分别与第一输入端INP和第二输入端INN电连接。相位选择单元200的两个输出端可以分别与第三节点(节点3)和第四节点(节点4)电连接。即，第三信号(信号3)可以输出至第三节点(节点3)，并且第四信号(信号4)可以输出至第四节点(节点4)。相位选择单元200可以同时控制第一输出信号(输出信号1)和第二输出信号(输出信号2)的转换速率，以便增加或降低其转换速率。
电容器单元300可以布置在相位选择单元200与第一输出端OUTP和第二输出端OUTN之间。
电容器单元300的两个输入端可以通过第三节点(节点3)和第四节点(节点4)与相位选择单元200电连接。电容器单元300可以接收从相位选择单元200输出的第三信号(信号3)和第四信号(信号4)。在图2示出的实施例中，在相位选择单元200与电容器单元300之间没有布置附加组件，但本发明构思并不局限于此。例如，其他组件，诸如反相器和/或缓冲器，可以布置在相位选择单元200与电容器单元300之间。在这种情况下，输入至电容器单元300的相位选择单元200的输出信号可被传送通过布置在相位选择单元200与电容器单元300之间的组件。
电容器单元300的两个输出端可以与第一节点(节点1)和第二节点(节点2)电连接。在一些实施例中，电容器单元300的两个输出端可以与第一节点(节点1)和第二节点(节点2)直接连接。
电容器单元300可以确定第一输出信号(输出信号1)和第二输出信号(输出信号2)的转换速率的增量或减量，如以下更详细所述。
图3是示例性简图，示出了根据本发明构思的一些实施例的相位选择单元200和电容器单元300的配置。
参照图3，相位选择单元200可以包括多路复用器210，所述多路复用器210响应于转换速率控制信号SRCS选择第一模式(模式1)和第二模式(模式2)之一。
多路复用器210可以包括第一多路复用输入端211至第四多路复用输入端214、第一多路复用输出端215以及第二多路复用输出端216。第一多路复用输入端211至第四多路复用输入端214可以电连接至第一输入端INP和第二输入端INN。在一些实施例中，第一多路复用输入端211和第四多路复用输入端214可以直接连接至第一输入端INP，而第二多路复用输入端212和第三多路复用输入端213可以直接连接至第二输入端INN。
第一多路复用输出端215可以连接至第三节点(节点3)。从第一多路复用输出端215输出的第三信号(信号3)可以通过第三节点(节点3)输入至电容器单元300。第二多路复用输出端216可以连接至第四节点(节点4)。从第二多路复用输出端216输出的第四信号(信号4)可以通过第四节点(节点4)输入至电容器单元300。
在第二模式(模式2)中第一多路复用输入端211和第二多路复用输入端212可以被转换速率控制信号SRCS选择。在这种情况下，第一信号(信号1)可以从第一多路复用输出端215输出，并且第二信号(信号2)可以从第二多路复用输出端216输出。换言之，在第二模式(模式2)中第三信号(信号3)可以是第一信号(信号1)，并且在第二模式(模式2)中第四信号(信号4)可以是第二信号(信号2)。然而，本发明构思并不局限于此。
例如，在第二模式(模式2)中，通过第一多路复用输出端215输出的信号可以是具有与第一信号(信号1)相同相位的信号。进一步地，在第二模式(模式2)中，通过第二多路复用输出端216输出的信号可以是具有与第二信号(信号2)相同相位的信号。即，从第二多路复用输出端216输出的信号可以是具有与从第一多路复用输出端215输出的信号相反相位的信号。
在第一模式(模式1)中第三多路复用输入端213和第四多路复用输入端214可以被转换速率控制信号SRCS选择。在这种情况下，第二信号(信号2)可以从第一多路复用输出端215输出，并且第一信号(信号1)可以从第二多路复用输出端216输出。换言之，第三信号(信号3)可以是第二信号(信号2)，并且第四信号(信号4)可以是第一信号(信号1)。然而，本发明构思并不局限于此。
例如，在第一模式(模式1)中，通过第一多路复用输出端215输出的信号可以是具有与第二信号(信号2)相同相位的信号。进一步地，在第一模式(模式1)中，通过第二多路复用输出端216输出的信号可以是具有与第一信号(信号1)相同相位的信号。
图4至图6是简图，示出了根据本发明构思的一些实施例的电容器单元。
参照图3和图4，电容器单元300可以包括第一电容器单元310和第二电容器单元320。
第一电容器单元310可以布置在第三节点(节点3)与第一节点(节点1)之间。因此，第一电容器单元310可以接收由相位选择单元200输出的第三信号(信号3)。进一步地，作为第一电容器单元310的输出的第五信号(信号5)可以输出至第一节点(节点1)。
第一电容器单元310可以包括在相位选择单元200与第一输出端OUTP之间彼此并联连接的多个第三电容器。该多个第三电容器可以例如包括彼此并联连接的电容器C1-1和电容器C1-2。在图4示出的实施例中，第一电容器单元310包括三个电容器。然而，这是为了方便，本发明构思并不局限于此。例如，该多个第三电容器可以包括更多或更少数量的电容器。
进一步地，例如，第一电容器单元310可以包括分别与该多个第三电容器串联连接的多个开关。该多个开关可以在相位选择单元200与第一输出端OUTP之间彼此并联连接。例如，电容器C1-1的一端可以直接与第三节点(节点3)连接，并且该电容器的另一端可以直接与开关GS1-1连接。在图4示出的实施例中，该多个开关是晶体管，但本发明构思并不局限于此。例如，多个开关可以是被配置成选择性地连接第三节点(节点3)与第一节点(节点1)之间的该多个第三电容器的任何安排。
输入至第一电容器单元310的第三信号(信号3)可以传送通过该多个第三电容器中的至少一个第三电容器。换言之，与相位选择单元200连接的第一电容器单元310可以传送第三信号(信号3)通过该多个第三电容器中的至少一个第三电容器，以便将第三信号(信号3)输出为第五信号(信号5)。这里，该多个第三电容器中的至少一个第三电容器可以是连接在第三节点(节点3)与第一节点(节点1)之间的电容器。
然而，本发明构思并不局限于此。例如，可以断开包括在第一电容器单元310中的该多个开关中的全部开关。在这种情况下，第三信号(信号3)可以通过第一电容器单元310不被输入至第一节点(节点1)。因此，第一输出信号(输出信号1)可以与第三输出信号3(输出信号3)基本上相同。
第二电容器单元320可以布置在第四节点(节点4)与第二节点(节点2)之间。因此，第二电容器单元320可以接收由相位选择单元200输出的第四信号(信号4)。进一步地，作为第二电容器单元320的输出的第六信号(信号6)可以输出至第二节点(节点2)。
第二电容器单元320可以包括在相位选择单元200与第二输出端OUTN之间彼此并联连接的多个第四电容器。该多个第四电容器例如可以包括彼此并联连接的电容器C2-1和电容器C2-2。在图4示出的实施例中，该多个第四电容器包括三个电容器。然而，这是为了方便，本发明构思并不局限于此。例如，该多个第四电容器可以包括更多或更少数量的电容器。
进一步地，例如，类似于第一电容器单元310，第二电容器单元320可以包括分别与该多个第四电容器串联连接的多个开关。该多个开关可以在相位选择单元200与第二输出端OUTN之间彼此并联连接。例如，电容器C2-1的一端可以直接与第四节点(节点4)连接，并且该电容器的另一端可以直接与开关GS2-1连接。在图4示出的实施例中，该多个开关是晶体管，但本发明构思并不局限于此。例如，该多个开关可以包括被配置成选择性地连接第四节点(节点4)与第二节点(节点2)之间的该多个第四电容器的任何安排。
输入至第二电容器单元320的第四信号(信号4)可被传送通过该多个第四电容器中的至少一个第四电容器。换言之，与相位选择单元200连接的第二电容器单元320可以传送第四信号(信号4)通过该多个第四电容器中的至少一个第四电容器，以便将第四信号(信号4)输出为第六信号(信号6)。这里，该多个第四电容器中的至少一个第四电容器可以是连接在第四节点(节点4)与第二节点(节点2)之间的电容器。
然而，本发明构思并不局限于此。例如，可以断开包括在第二电容器单元320中的该多个开关中的全部开关。在这种情况下，第四信号(信号4)可以通过第二电容器单元320不被输入至第二节点(节点2)。因此，第二输出信号(输出信号2)可以与第四输出信号(输出信号4)基本上相同。
此外，本发明构思并不局限于图4示出的电容器的安排。例如，第一电容器单元310和/或第二电容器单元320可以包括在包括串联和/或并联连接的电容器网络中连接的一个或多个电容器。
参照图3至图6，由于第一电容器单元310配备有多个开关，所以第一电容器单元310可以将该多个第三电容器中的一个或多个第三电容器连接在相位选择单元200与第一输出端OUTP之间。进一步地，由于第二电容器单元320配备有多个开关，所以第二电容器单元320可以将该多个第四电容器中的一个或多个第四电容器连接在相位选择单元200与第二输出端OUTN之间。
例如，在图5的第一电容器单元310中，在该多个第三电容器中可以仅将电容器C1-1连接在第三节点(节点3)与第一节点(节点1)之间，而该多个第三电容器中的其他第三电容器可不被连接在它们之间。进一步地，例如，在图6的第一电容器单元310’中，在该多个第三电容器中可以仅将电容器C1-1和C1-2连接在第三节点(节点3)与第一节点(节点1)之间，而该多个第三电容器中的其他第三电容器可不被连接在它们之间。类似于第一电容器单元310，即使在第二电容器单元320中，可以将该多个第四电容器中的至少一些第四电容器连接在第四节点(节点4)与第二节点(节点2)之间。
第一电容器单元310连接至第一输出端OUTP，以根据第一电容控制第一输出信号(输出信号1)的转换速率的增量或减量。在这种情况下，可以通过在第一节点(节点1)处将第一输出信号(输出信号1)添加至第五信号(信号5)来控制第一输出信号(输出信号1)的转换速率。第一电容可以取决于该多个第三电容器当中连接在相位选择单元200与第一输出端OUTP之间的电容器的数量。例如，在图5的情况下，第一电容可以具有与电容器C1-1的电容相同的值。进一步地，例如，在图6的情况下，第一电容可以具有与电容器C1-1的电容以及电容器C1-2的电容之和相同的值。
第二电容器单元320连接至第二输出端OUTN，以根据第二电容控制第二输出信号(输出信号2)的转换速率的增量或减量。在这种情况下，可以通过在第二节点(节点2)处将第二输出信号(输出信号2)添加至第六信号(信号6)来控制第二输出信号(输出信号2)的转换速率。第二电容可以取决于该多个第四电容器当中连接在相位选择单元200与第二输出端OUTN之间的电容器的数量。
可以同时控制包括差分信号对的第一输出信号(输出信号1)与第二输出信号(输出信号2)的转换速率。例如，当第一电容值和第二电容值彼此相等时，第一输出信号(输出信号1)与第二输出信号(输出信号2)的转换速率可以增加或降低相同的量。
图7是简图，示出了根据本发明构思的一些实施例的处于第一模式中的相位选择单元。图8是简图，示出了根据本发明构思的一些实施例的处于第一模式中的集成电路的相位选择单元的连接关系。图9是曲线图，示出了处于第一模式中的图2的每个节点或每个端子处的信号，其中，关于每个信号示出了第一模式中的电压[AU]与时间[AU]的关系。图10是曲线图，示出了根据本发明构思的一些实施例的第一模式中的集成电路的输出信号，其中，示出了电压[AU]与时间[AU]的关系。
图9示出了可以通过向驱动器的输出信号添加具有与驱动器的输出信号的相位相反的相位的信号，来减小驱动器的输出信号的转换速率。在这种情况下，可以通过使用具有相对较低电容值的电容器来控制驱动器的输出信号的转换速率。
参照图1至图9，在第一模式(模式1)中，相位选择单元200接收第一信号(信号1)并将该第一信号(信号1)提供给第二电容器单元320，并且接收第二信号(信号2)并将该第二信号(信号2)提供给第一电容器单元310。换言之，在第一模式(模式1)中，输出至第四节点(节点4)的第四信号(信号4)可以是第一信号(信号1)，并且输出至第三节点(节点3)的第三信号(信号3)可以是第二信号(信号2)。
具体地，转换速率控制信号(SRCS)可以使得多路复用器210选择第一模式(模式1)。即，可以选择第三多路复用输入端213和第四多路复用输入端214。相应地，第三多路复用输入端213可以与第一多路复用输出端215连接，并且第四多路复用输入端214可以与第二多路复用输出端216连接。因此，施加至第三多路复用输入端213的第二信号(信号2)可以输出至第一多路复用输出端215。进一步地，施加至第四多路复用输入端214的第一信号(信号1)可以输出至第二多路复用输出端216。即，如图9所示，在第一模式(模式1)中，第三信号(信号3)可以具有与第二信号(信号2)相同的相位，该第二信号(信号2)具有与第一信号(信号1)相反的相位。
输入至电容器单元300的第三信号(信号3)可以传送通过第一电容器单元310，然后输出为第五信号(信号5)。如图9所示，第五信号(信号5)是通过传送第三信号(信号3)通过第一电容器单元310而获得的信号。即，可以由充当高通滤波器的第一电容器单元310对第三信号(信号3)进行滤波，以生成第五信号(信号5)。第三信号(信号3)可以包括直流分量和交流分量两者，而已经通过第一电容器单元310的第五信号(信号5)可以仅包括交流分量。
第一输出信号(输出信号1)是对应于第一信号(信号1)的信号，该第一输出信号相比第一信号(信号1)可以具有预定的延迟或衰减。
第一输出信号(输出信号1)可以在第一节点(节点1)处被添加第五信号(信号5)。第五信号(信号5)可以具有与第一信号(信号1)相反的相位。进一步地，当第一输出信号(输出信号1)的幅度从最小值增加到最大值时，第五信号(信号5)的幅度可以暂时降低。
相应地，当第一输出信号(输出信号1)被添加第五信号(信号5)时，如图10的第三输出信号(输出信号3)的曲线图所示，其转换速率相比第一输出信号(输出信号1)可以降低。这里，第三输出信号(输出信号3)可以是在第一输出信号(输出信号1)在第一节点(节点1)处被添加第五信号(信号5)后，输出至第一输出端OUTP的信号。因此，可以通过降低第一输出信号(输出信号1)的转换速率来获得第三输出信号3。
具体地，当单位时间为Δt时，第一输出信号(输出信号1)的幅度变化是ΔV1，并且第三输出信号(输出信号3)的幅度变化是ΔV3。在图10的曲线图中，ΔV1大于ΔV3。由于转换速率是通过将幅度变化除以单位时间而得到的值，所以转换速率可以与幅度变化成比例。因此，在第一模式(模式1)的情况下，第一输出信号(输出信号1)的转换速率高于第三输出信号(输出信号3)的转换速率。因此，通过降低第一输出信号(输出信号1)的转换速率而获得的第三输出信号(输出信号3)可以输出至第一输出端OUTP。
在第一模式(模式1)中，由于第四信号(信号4)具有与第一信号(信号1)相同的相位(即，与第二信号(信号2)相反的相位)，所以第四信号(信号4)的波形可以与第三信号(信号3)的波形垂直对称。输入至电容器单元300的第四信号(信号4)传送通过第二电容器单元320，然后输出为第六信号(信号6)。第六信号(信号6)的波形可以与第五信号(信号5)的波形垂直对称。第二输出信号(输出信号2)是对应于第二信号(信号2)的信号，该第二输出信号可以与第一输出信号(输出信号1)的波形垂直对称。因此，当第二输出信号(输出信号2)在第二节点(节点2)处被添加第六信号(信号6)时，第二输出信号(输出信号2)的转换速率可以降低。即，可以通过降低第二输出信号(输出信号2)的转换速率来获得输入至第二输出端OUTN的第四输出信号(输出信号4)。
同时，在第一模式(模式1)中，随着前述的第一电容和第二电容增加，第一输出信号(输出信号1)的转换速率可以进一步降低。在下文中，第一电容器单元310(参照图5)(其中，仅电容器C1-1并联连接在第三节点(节点3)与第一节点(节点1)之间)将与第一电容器单元310’(参照图6)(其中，电容器C1-1和C1-2并联连接在第三节点(节点3)与第一节点(节点1)之间)相比较。
在图10的第三输出信号(输出信号3)的曲线图中，在第一模式(模式1)中，可以通过在第一节点(节点1)处将第五信号(信号5)添加至第一输出信号(输出信号1)而获得第三输出信号(输出信号3)(参照图5)。在第一模式(模式1)中，可以通过在第一节点(节点1)处将第五信号(信号5’)添加至第一输出信号(输出信号1)而获得第三输出信号(输出信号3’)(参照图6)。
在图10的曲线图中，由于第三输出信号(输出信号3)和第三输出信号(输出信号3’)都是在第一模式(模式1)中生成的信号，可以看到，第三输出信号(输出信号3)和第三输出信号(输出信号3’)中的每一个均具有比第一输出信号(输出信号1)的转换速率低的转换速率。
然而，第三输出信号(输出信号3)的转换速率可以比第三输出信号(输出信号3’)的转换速率高。具体地，第三输出信号(输出信号3)每单位时间Δt的电压变化可以是ΔV3，并且第三输出信号(输出信号3’)每单位时间Δt的电压变化可以是ΔV3’。在图10的曲线图中，ΔV3大于ΔV3’。因此，在图6中更多数量的电容器并联连接在第三节点(节点3)与第一节点(节点1)之间的情况下，转换速率相比图5的情况可以进一步降低。
图11至图13是示图，示出了根据本发明构思的一些实施例的集成电路的操作。图11(a)至图12(b)是示图，比较了在第一模式(模式1)中的第一情况(情况A)和第二情况(情况B)。在第一情况(情况A)中，根据本发明构思的集成电路的相位选择单元200选择第一模式(模式1)。在第二情况(情况B)中，为了降低输出信号的转换速率，电容器如此连接以使得每个电容器的一端与驱动器的输出端直接连接，并且其另一端与接地电压(例如，约0V)直接连接。即，在第二情况(情况B)中，电容器并未与驱动器并联连接。
图11(a)是图表，示出了在第一情况(情况A)和第二情况(情况B)中根据电容值(具有任意单位，AU)测量上升时间的结果。这里，上升时间可以是在脉冲波从最小值增加到最大值期间从最大值的10％到90％的时间。这意味着，从最小值达到最大值花费的时间随着图表中的上升时间的增加而增加。
图11(b)是曲线图，示出了在第一情况(情况A)和第二情况(情况B)中根据电容值[AU]测量上升时间的结果，其中，这个曲线图是对应于图11(a)的图表。
图12(a)是图表，示出了在第一情况(情况A)和第二情况(情况B)中根据电容值[AU]测量下降时间的结果。这里，下降时间可以是在脉冲波从最大值减小到最小值期间从最大值的90％下降到10％的时间。这意味着，从最大值达到最小值花费的时间随着图表中的下降时间的增加而增加。
图12(b)是曲线图，示出了在第一情况(情况A)和第二情况(情况B)中根据电容值[AU]测量下降时间的结果，其中，这个曲线图是对应于图12(a)的图表。
图13是曲线图，示出了当第一模式(模式1)中的电容值[AU]为5时，第一情况(情况A)的曲线图GA和第二情况(情况B)的曲线图GB。曲线图GA和GB中的每一个由随时间(t[AU])变化的电压(V[AU])来表示。
电容值[AU]是电容器的任何电容值。当电容值[AU]为0时，电容器未连接至驱动器的输出端。当电容值[AU]为1时，它可以是x[pF]，而当电容值[AU]为2时，它可以是2x[pF]。即，电容器的电容值也随电容值[AU]的增加而增加。
在第一情况(情况A)中，例如，当电容值[AU]为2时，可以举例说明如图5所示的情况，其中，多个电容器中仅一个电容器被连接。类似地，当电容值[AU]为3时，可以举例说明如图6所示的情况，其中，多个电容器中多于一个电容器被连接。
在第二情况(情况B)中，当电容值[AU]为2时，例如，可以举例说明一种情况，其中，具有与第一电容器单元310的电容(例如，电容器C1-1的电容)相同的电容的电容器连接在驱动器的输出端与接地电压之间。在第二情况(情况B)中，当电容值[AU]为3时，例如，可以举例说明一种情况，其中，具有与第一电容器单元310’的电容(例如，电容器C1-1的电容与电容器C1-2的电容之和)相同的电容的电容器连接至驱动器的输出端以及接地电压。
图13的曲线图GO可以是当电容值[AU]为0时，即，当驱动器的输出信号的转换速率未被控制时的曲线图。在曲线图GO中，上升时间可以是tr0(例如，100.5[AU])，并且下降时间可以是tf0(例如，100.5[AU])。
参照图2至图13，当在第一模式(模式1)中电容值[AU]为5时，第一情况(情况A)中的上升时间可以是tr1(例如，192.1[AU])，并且第二情况(情况B)中的上升时间可以是tr2(例如，125.5[AU])。这里，tr1可以大于tr2。与当电容值[AU]为0时相比，tr1与tr0之间的差(例如，约91.6[AU])可以大于tr2与tr0之间的差(例如，约25.0[AU])。这意味着，在相同电容值(AU)下，第一情况(情况A)中的输出信号的转换速率相比第二情况(情况B)中的输出信号的转换速率进一步降低。即，越长的上升时间对应于越低的转换速率。
同时，在第一模式(模式1)中电容值[AU]为5时，第一情况(情况A)中的下降时间可以是tf1(例如，191.4[AU])，并且第二情况(情况B)中的下降时间可以是tf2(例如，125.5[AU])。这里，tf1可以大于tf2。与当电容值[AU]为0时相比，tf1与tf0之间的差(例如，约90.9[AU])可以大于tf2与tf0之间的差(例如，约25.0[AU])。这意味着，在相同电容值(AU)下，第一情况(情况A)中的输出信号的转换速率相比第二情况(情况B)中的输出信号的转换速率进一步降低，因为越长的下降时间对应于越低的转换速率。
如果使用具有相同电容值的电容器，当通过将转换速率控制单元与差分信号驱动器100并联连接并且控制添加至输出信号(例如，第一输出信号(输出信号1)和第二输出信号(输出信号2))的信号(例如，第五信号(信号5)和第六信号(信号6))的相位来控制差分信号驱动器100的输出信号的转换速率时，输出信号的转换速率可以进一步有效增加和/或降低。
根据本发明构思的集成电路可以通过向驱动器的输出信号添加具有与驱动器的输出信号的相位相反的相位的信号来降低驱动器的输出信号的转换速率。在这种情况下，可以通过使用具有相对较低电容值的电容器来控制驱动器的输出信号的转换速率，以便提高集成电路的集成度。
图14是简图，示出了根据本发明构思的一些实施例的处于第二模式中的相位选择单元。图15是简图，示出了根据本发明构思的一些实施例的处于第二模式中的集成电路的相位选择单元的连接关系。图16是曲线图，示出了处于第二模式中的图2的每个节点或每个端子处的信号。图17是曲线图，示出了根据本发明构思的实施例的处于第二模式中的集成电路的输出信号，该曲线图是示出了电压随时间变化的关系的曲线图。
参照图3至图6以及图14至图17，在第二模式(模式2)中，相位选择单元200接收第一信号(信号1)并将该第一信号(信号1)提供给第一电容器单元310，并且接收第二信号(信号2)并将该第二信号(信号2)提供给第二电容器单元320。换言之，在第二模式(模式2)中，输出至第三节点(节点3)的第三信号(信号3)可以是第一信号(信号1)，并且输出至第四节点(节点4)的第四信号(信号4)可以是第二信号(信号2)。
转换速率控制信号(SRCS)可以使多路复用器210选择第二模式(模式2)。即，可以选择第一多路复用输入端211和第二多路复用输入端212。相应地，第一多路复用输入端211可以与第一多路复用输出端215相连接，并且第二多路复用输入端212可以与第二多路复用输出端216相连接。因此，施加至第一多路复用输入端211的第一信号(信号1)可以输出至第一多路复用输出端215。进一步地，施加至第二多路复用输入端212的第二信号(信号2)可以输出至第二多路复用输出端216。换言之，如图16所示，在第二模式(模式2)中，第三信号(信号3)可以具有与第一信号(信号1)相同的相位。
输入至电容器单元300的第三信号(信号3)可以传送通过第一电容器单元310，然后输出为第五信号(信号5)。如图16所示，第五信号(信号5)是通过传送第三信号(信号3)通过第一电容器单元310而获得的信号。第三信号(信号3)可以包括直流分量和交流分量两者，而已经传送通过第一电容器单元310的第三信号(信号3)可以仅包括交流分量。
第一输出信号(输出信号1)是对应于第一信号(信号1)的信号，该第一输出信号(输出信号1)相比第一信号(信号1)可以引起预定的延迟或衰减。
第一输出信号(输出信号1)可以在第一节点(节点1)处被添加第五信号(信号5)。第五信号(信号5)可以具有与第一信号(信号1)相同的相位。进一步地，当第一输出信号(输出信号1)的幅度从最小值增加到最大值时，第五信号(信号5)的幅度可以暂时增加。
相应地，当第一输出信号(输出信号1)被添加第五信号(信号5)时，如图17的第三输出信号(输出信号3)的曲线图所示，其转换速率相比第一输出信号(输出信号1)可以增加。这里，第三输出信号(输出信号3)可以是在第一输出信号(输出信号1)在第一节点(节点1)处被添加第五信号(信号5)后，输出至第一输出端OUTP的信号。因此，第三输出信号(输出信号3)可以是通过增加第一输出信号(输出信号1)的转换速率而获得的信号。
具体地，如图17的曲线图所示，当单位时间为Δt时，第一输出信号(输出信号1)的幅度变化是ΔV1，并且第三输出信号(输出信号3)的幅度变化是ΔV3。在图17的曲线图中，ΔV1小于ΔV3。由于转换速率是通过将幅度变化除以单位时间而得到的值，所以转换速率可以与幅度变化成比例。因此，在第二模式(模式2)的情况下，第一输出信号(输出信号1)的转换速率低于第三输出信号(输出信号3)的转换速率。因此，通过增加第一输出信号(输出信号1)的转换速率而获得的第三输出信号(输出信号3)可以输出至第一输出端OUTP。
在第二模式(模式2)中，由于第四信号(信号4)具有与第二信号(信号2)相同的相位，所以第四信号(信号4)的波形可以与第三信号(信号3)的波形垂直对称。输入至电容器单元300的第四信号(信号4)传送通过第二电容器单元320，然后输出为第六信号(信号6)。第六信号(信号6)的波形可以与第五信号(信号5)的波形垂直对称。第二输出信号(输出信号2)是对应于第二信号(信号2)的信号，该第二输出信号(输出信号2)可以与第一输出信号(输出信号1)的波形垂直对称。因此，当第二输出信号(输出信号2)在第二节点(节点2)处被添加第六信号(信号6)时，第二输出信号(输出信号2)的转换速率可以增加。即，可以通过增加第二输出信号(输出信号2)的转换速率来获得输入至第二输出端OUTN的第四输出信号(输出信号4)。
同时，在第二模式(模式2)中，随着前述的第一电容和第二电容增加，第一输出信号(输出信号1)的转换速率可以进一步增加。在下文中，将省略与第一模式(模式1)的以上描述重叠的内容，并且将参照图5、图6和图10仅描述差异。
在图17的曲线图中，由于第三输出信号(输出信号3)和第三输出信号(输出信号3’)二者都是在第二模式(模式2)中生成的信号，可以看到，第三输出信号(输出信号3)和第三输出信号(输出信号3’)中的每一个都具有比第一输出信号(输出信号1)的转换速率高的转换速率。
然而，第三输出信号(输出信号3)的转换速率可以比第三输出信号(输出信号3’)的转换速率低。具体地，第三输出信号(输出信号3)每单位时间Δt的电压变化可以是ΔV3，并且第三输出信号(输出信号3’)每单位时间Δt的电压变化可以是ΔV3’。在图17的曲线图中，ΔV3小于ΔV3’。因此，在图6中更多数量的电容器并联在第三节点(节点3)与第一节点(节点1)之间的情况下，该转换速率相比图5的情况可以进一步增加。
根据本发明构思的集成电路可以通过向驱动器的输出信号添加具有与驱动器的输出信号的相位相同的相位的信号来增加驱动器的输出信号的转换速率。进一步地，当具有与驱动器的输出信号相反的相位的信号被添加至驱动器的输出信号时，驱动器的输出信号的转换速率可减小，并且因此可以根据各种设备或组件的规格来选择性地控制驱动器的输出信号的转换速率。
虽然已参照本发明构思的示例性实施例具体显示并描述了本发明构思，但是本领域的普通技术人员将理解，可以在不脱离由以上权利要求书限定的本发明构思的精神和范围的情况下在此进行形式和细节上的各种改变。因此，期望本实施例在所有方面被认为是说明性的而非限制性的，参照所附权利要求书而不是前面的说明书来指示本发明的范围。

Claims (20)

1.一种集成电路，包括：
差分信号驱动器，所述差分信号驱动器被配置成接收来自第一输入端的第一信号，接收来自第二输入端的第二信号，所述第二信号为所述第一信号的差分信号，将对应于所述第一信号的第一输出信号输出至第一输出端，以及将对应于所述第二信号的第二输出信号输出至第二输出端；
第一电容器单元，所述第一电容器单元连接至所述第一输出端并且被配置成基于所述第一电容器单元的第一电容改变所述第一输出信号的转换速率；
第二电容器单元，所述第二电容器单元连接至所述第二输出端并且被配置成基于所述第二电容器单元的第二电容改变所述第二输出信号的转换速率；以及
相位选择单元，所述相位选择单元被配置成在第一模式中接收所述第一信号并且将所述第一信号提供给所述第二电容器单元，以及接收所述第二信号并且将所述第二信号提供给所述第一电容器单元，以便降低所述第一输出信号和第二输出信号的转换速率。
2.如权利要求1所述的集成电路，其中，所述相位选择单元被配置成同时降低所述第一输出信号和第二输出信号的转换速率。
3.如权利要求1所述的集成电路，其中，所述相位选择单元被配置成在第二模式中接收所述第一信号并且将所述第一信号提供给所述第一电容器单元，以及接收所述第二信号并且将所述第二信号提供给所述第二电容器单元，以便增加所述第一输出信号和第二输出信号的转换速率。
4.如权利要求3所述的集成电路，其中，所述相位选择单元包括多路复用器，所述多路复用器包括：第一多路复用输入端、第二多路复用输入端、第三多路复用输入端和第四多路复用输入端，连接至所述第一电容器单元的第一多路复用输出端，以及连接至所述第二电容器单元的第二多路复用输出端；
其中，在所述第二模式中，所述第一信号输入至所述第一多路复用输入端并且输出至所述第一多路复用输出端，并且所述第二信号输入至所述第二多路复用输入端并且输出至所述第二多路复用输出端；并且
其中，在所述第一模式中，所述第二信号输入至所述第三多路复用输入端并且输出至所述第一多路复用输出端，并且所述第一信号输入至所述第四多路复用输入端并且输出至所述第二多路复用输出端。
5.如权利要求1所述的集成电路，其中，所述第一电容器单元包括在所述相位选择单元与所述第一输出端之间并联连接的多个第三电容器，并且
其中，所述第二电容器单元包括在所述相位选择单元与所述第二输出端之间并联连接的多个第四电容器。
6.如权利要求5所述的集成电路，其中，所述第一电容基于所述多个第三电容器当中连接在所述相位选择单元与所述第一输出端之间的电容器的数量，并且
所述第二电容基于所述多个第四电容器当中连接在所述相位选择单元与所述第二输出端之间的电容器的数量。
7.如权利要求6所述的集成电路，其中，在所述第一模式中，所述第一输出信号的转换速率随着所述第一电容增加而降低，并且
在第二模式中，所述第一输出信号的转换速率随着所述第一电容增加而增加。
8.如权利要求6所述的集成电路，其中，所述第一电容器单元连接所述相位选择单元与所述第一输出端之间的所述多个第三电容器中的所有或一些第三电容器，并且
所述第二电容器单元连接所述相位选择单元与所述第二输出端之间的所述多个第四电容器中的所有或一些第四电容器。
9.一种集成电路，包括：
驱动器，所述驱动器被配置成接收来自输入端的具有第一相位的第一信号并将第一输出信号输出至输出节点；以及
转换速率控制单元，所述转换速率控制单元与所述驱动器并联连接在所述输入端与所述输出节点之间并且被配置成接收所述第一信号并控制所述第一输出信号的转换速率，
其中，所述转换速率控制单元包括：
相位选择单元，所述相位选择单元被配置成在第一模式中接收所述第一信号并输出具有与所述第一相位相反的第二相位的第二信号，并且被配置成在第二模式中接收所述第一信号并输出具有所述第一相位的第三信号；以及
电容器单元，所述电容器单元与所述相位选择单元连接并且被配置成在所述第一模式中传送所述第二信号通过布置在所述相位选择单元与所述输出节点之间的电容器以输出第四信号，并且被配置成在所述第二模式中传送所述第三信号通过所述电容器以输出第五信号。
10.如权利要求9所述的集成电路，其中，在所述第一模式中，将通过在所述输出节点处将所述第四信号添加至所述第一输出信号而获得的第二输出信号输出至输出端；
其中，在所述第二模式中，将通过在所述输出节点处将所述第五信号添加至所述第一输出信号而获得的第三输出信号输出至所述输出端；
其中，所述第二输出信号是通过降低所述第一输出信号的转换速率而获得的；并且
其中，所述第三输出信号是通过增加所述第一输出信号的转换速率而获得的。
11.如权利要求10所述的集成电路，其中，所述相位选择单元包括多路复用器，所述多路复用器被配置成接收所述第一信号和具有所述第二相位的第六信号，响应于转换速率控制信号选择所述第一信号和第六信号之一，以及输出所述第一信号和第六信号中的所选择的信号；
其中，所述多路复用器被配置成在所述第一模式中响应于所述转换速率控制信号输出所述第六信号，以及在所述第二模式中响应于所述转换速率控制信号输出所述第一信号；并且
其中，所述第六信号与所述第二信号相同，并且所述第一信号与所述第三信号相同。
12.如权利要求10所述的集成电路，其中，所述电容器单元的所述电容器包括彼此并联连接的第一电容器和第二电容器，并且
其中，所述电容器单元选择性地将所述第一电容器和第二电容器连接在所述相位选择单元的输出端与所述输出端之间。
13.如权利要求12所述的集成电路，其中，所述第一电容器被连接时的所述第二输出信号的转换速率高于所述第一电容器和第二电容器二者都被连接时的所述第二输出信号的转换速率，并且
其中，所述第一电容器被连接时的所述第三输出信号的转换速率低于所述第一电容器和第二电容器二者都被连接时的所述第三输出信号的转换速率。
14.如权利要求12所述的集成电路，进一步包括：
第一开关，所述第一开关与所述第一电容器串联连接；以及
第二开关，所述第二开关与所述第二电容器串联连接。
15.如权利要求9所述的集成电路，其中，所述第三信号与所述第一信号相同。
16.一种集成电路，包括：
差分信号驱动器，所述差分信号驱动器被配置成接收第一信号和第二信号，其中，所述第二信号是所述第一信号的差分信号，以及将对应于所述第一信号的第一输出信号输出至第一输出端并且将对应于所述第二信号的第二输出信号输出至第二输出端；
相位选择单元，所述相位选择单元被配置成接收所述第一信号和所述第二信号，以及响应于转换速率控制信号输出第三信号和第四信号；
第一电容器单元，所述第一电容器单元连接至所述相位选择单元和所述第一输出端，并且被配置成接收所述第三信号，响应于所述第三信号生成第五信号，以及将所述第五信号供应给所述第一输出端，其中，所述第五信号基于所述第一电容器单元的第一电容改变所述第一输出信号的转换速率；以及
第二电容器单元，所述第二电容器单元连接至所述相位选择单元和所述第二输出端，并且被配置成接收所述第四信号，响应于所述第四信号生成第六信号，以及将所述第六信号供应给所述第二输出端，其中，所述第六信号基于所述第二电容器单元的第二电容改变所述第二输出信号的转换速率。
17.如权利要求16所述的集成电路，其中，所述相位选择单元包括第一多路复用输出端和第二多路复用输出端；
其中，所述相位选择单元被配置成在第一模式中将所述第一信号供应给所述第二多路复用输出端作为所述第四信号，以及将所述第二信号供应给所述第一多路复用输出端作为所述第三信号；并且
其中，所述相位选择单元被配置成在第二模式中将所述第一信号供应给所述第一多路复用输出端作为所述第三信号，以及将所述第二信号供应给所述第二多路复用输出端作为所述第四信号。
18.如权利要求17所述的集成电路，其中，在所述第一模式中，所述第五信号减小所述第一输出信号的转换速率，并且所述第六信号减小所述第二输出信号的转换速率，并且在所述第二模式中，所述第五信号增加所述第一输出信号的转换速率，并且所述第六信号增加所述第二输出信号的转换速率。
19.如权利要求16所述的集成电路，其中，所述第一电容器单元包括并联连接的多个第一电容器以及与所述第一电容器中对应的第一电容器串联连接的多个第一开关；并且
其中，所述第二电容器单元包括并联连接的多个第二电容器以及与所述第二电容器中对应的第二电容器串联连接的多个第二开关。
20.如权利要求19所述的集成电路，其中，所述第一电容器单元的所述第一电容可由所述多个第一开关控制，并且所述第二电容器单元的所述第二电容可由所述多个第二开关控制。
CN201710060815.2A 2016-12-02 2017-01-25 用于控制信号转换速率的集成电路 Active CN108153691B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160163341A KR102540228B1 (ko) 2016-12-02 2016-12-02 집적 회로
KR10-2016-0163341 2016-12-02

Publications (2)

Publication Number Publication Date
CN108153691A CN108153691A (zh) 2018-06-12
CN108153691B true CN108153691B (zh) 2023-08-15

Family

ID=62244169

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710060815.2A Active CN108153691B (zh) 2016-12-02 2017-01-25 用于控制信号转换速率的集成电路

Country Status (3)

Country Link
US (1) US10128822B2 (zh)
KR (1) KR102540228B1 (zh)
CN (1) CN108153691B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022185782A1 (ja) * 2021-03-01 2022-09-09 ローム株式会社 送信回路、電子制御ユニット、及び車両
DE112022001310T5 (de) * 2021-03-01 2023-12-21 Rohm Co. Ltd. Sendeschaltung, elektronische steuereinheit und fahrzeug

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101237233A (zh) * 2007-01-27 2008-08-06 三星电子株式会社 具有转换速率偏移的输出缓冲器和包括其的源极驱动器
CN103177681A (zh) * 2011-12-21 2013-06-26 三星电子株式会社 能够控制其转换速率的栅极线驱动器
US9614505B1 (en) * 2016-02-22 2017-04-04 Electronics And Telecommunications Research Institute Differential driving circuit including asymmetry compensation circuit

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4622482A (en) 1985-08-30 1986-11-11 Motorola, Inc. Slew rate limited driver circuit which minimizes crossover distortion
JP3076300B2 (ja) * 1998-04-20 2000-08-14 日本電気アイシーマイコンシステム株式会社 出力バッファ回路
US6452428B1 (en) 1999-11-23 2002-09-17 Intel Corporation Slew rate control circuit
US6411126B1 (en) 2000-12-21 2002-06-25 Texas Instruments Incorporated Output slew rate control for a differential transmission line driver
US7019551B1 (en) 2001-12-27 2006-03-28 Advanced Micro Devices, Inc. Output buffer with slew rate control and a selection circuit
US8633736B2 (en) 2010-05-27 2014-01-21 Standard Microsystems Corporation Driver with accurately controlled slew rate and limited current
US8643419B2 (en) 2011-11-04 2014-02-04 Silicon Laboratories Inc. Flexible low power slew-rate controlled output buffer
US8674737B1 (en) 2012-09-07 2014-03-18 International Business Machines Corporation Clock feathered slew rate control system
US9024659B2 (en) 2013-09-30 2015-05-05 Broadcom Corporation Method and apparatus for passive equalization and slew-rate control

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101237233A (zh) * 2007-01-27 2008-08-06 三星电子株式会社 具有转换速率偏移的输出缓冲器和包括其的源极驱动器
CN103177681A (zh) * 2011-12-21 2013-06-26 三星电子株式会社 能够控制其转换速率的栅极线驱动器
US9614505B1 (en) * 2016-02-22 2017-04-04 Electronics And Telecommunications Research Institute Differential driving circuit including asymmetry compensation circuit

Also Published As

Publication number Publication date
US20180159517A1 (en) 2018-06-07
CN108153691A (zh) 2018-06-12
US10128822B2 (en) 2018-11-13
KR102540228B1 (ko) 2023-06-02
KR20180063521A (ko) 2018-06-12

Similar Documents

Publication Publication Date Title
KR100672987B1 (ko) 고속 아날로그 인벨롭 디텍터
EP0942562B1 (en) Driver for a serial bus
US8982520B2 (en) USB port overvoltage protection
EP1324554A2 (en) Bi-directional buffer with impedance matching
US9136801B2 (en) Semiconductor integrated circuit device, electronic device, and radio communication device
JPH07202947A (ja) 信号伝送回路
US20070156932A1 (en) Integrated circuit device and electronic instrument
US7304494B2 (en) Methods and apparatus to DC couple LVDS driver to CML levels
US7940102B2 (en) Edge rate control for I2C bus applications
JPH07183877A (ja) 双方向信号伝送システム
US11357100B2 (en) Data transmission circuit board, mobile industry processor interface and device
CN108153691B (zh) 用于控制信号转换速率的集成电路
US20190140627A1 (en) Interface circuit and interface device
CN112771615A (zh) 双功率i/o发送器
WO2019133200A1 (en) Protection circuit for decoupling a low voltage circuitry from a high voltage circuitry
CN209072443U (zh) 一种mipi中消除随机码抖动噪声的发送电路
US7956655B1 (en) Output pad system and pad driving circuit thereof
KR20150060806A (ko) 비대칭 전압 스윙을 이용한 집적 회로들 간의 인터페이싱
US10411458B2 (en) Overvoltage protection device
CN211124034U (zh) 多路采集卡及具有其的服务器
CN115039087A (zh) 数据总线信号调节器及电平移位器
JP3008873B2 (ja) 信号伝送装置
KR20180108554A (ko) 다중 인터페이스 구조의 제어 장치
US20070186119A1 (en) Power system capable of reducing interference between voltage output ports on a daughter board
WO2001040955A9 (en) Input-output bus driver

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant