KR20150060806A - 비대칭 전압 스윙을 이용한 집적 회로들 간의 인터페이싱 - Google Patents

비대칭 전압 스윙을 이용한 집적 회로들 간의 인터페이싱 Download PDF

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Abstract

본 발명의 실시예들은 전반적으로 비대칭적 전압 스윙을 이용한 집적 회로들 간의 인터페이싱에 관한 것이다. 장치의 일 실시예는 제 1 송신기 및 제 1 수신기를 포함하는 제 1 집적 회로; 제 2 송신기 및 제 2 수신기를 포함하는 제 2 집적 회로; 및 제 1 송신기를 제 2 수신기와 링크하고 제 1 수신기를 제 2 수신기와 링크하는 통신 채널을 포함하는 인터페이스를 포함하며, 통신 채널은 단일 채널 또는 이중 채널 중 하나이다. 제 1 송신기는 제 1 신호를 송신하도록 동작할 수 있고, 제 2 송신기는 제 2 신호를 송신하도록 동작할 수 있으며, 제 1 신호의 제 1 평균 전압 스윙은 제 2 신호의 제 2 평균 전압 스윙과 비대칭적이다.

Description

비대칭 전압 스윙을 이용한 집적 회로들 간의 인터페이싱{INTERFACING BETWEEN INTERGRATED CIRCUITS WITH ASYSMETRIC VOLTAGE SWING}
본 발명의 실시예들은 전반적으로 전자 디바이스들의 분야에 관한 것이며, 더 구체적으로, 비대칭적 전압 스윙을 이용한 집적 회로들 간의 인터페이싱에 관한 것이다.
컴퓨팅 디바이스들을 포함하는 전자 디바이스의 효율적이고 유효한 동작을 제공하기 위하여, 컴퓨터 메모리와 같은 회로들은 과도한 전력 드레인(power drain) 없이 고성능을 제공하도록 설계되어야할 필요가 있다.
구체적으로, 전력 효율적인 고속 링크 설계가 애플리케이션들의 인터페이싱을 위한 고속 데이터 레이트 칩-대-칩 상호연결들에 있어 핵심 엘러먼트이다. 링크 설계에 영향을 주는 문제들은 고성능 통신 및 연산, 집적 회로들의 기술, 및 제어기와 컴퓨터 메모리 사이의 전기적 연결과 같은 집적 회로들 사이의 전기적 연결을 포함한다.
반도체 기술에서의 진보들이 특정 회로 제한들을 완화하였으며, 이는 예를 들어, 컴퓨터 메모리 설계에 있어 디지털 컴퓨팅 성능 및 메모리 용량을 덜 중요하고 덜 제한적으로 만드는 것을 포함한다. 그러나 집적 회로들 사이의 전기적 인터페이스가 여전히 중요하다. 예를 들어, 제어기와 메모리 엘러먼트들 사이의 전기적 인터페이스가 계속해서 메모리 성능에 대한 중요한 제한 인자이다.
본 발명의 실시예들은 전반적으로 비동기적 전압 스윙을 이용한 집적 회로들 간의 인터페이싱에 관한 것이다.
본 발명의 제 1 측면에 있어, 장치의 일 실시예는, 제 1 송신기 및 제 1 수신기를 포함하는 제 1 집적 회로; 제 2 송신기 및 제 2 수신기를 포함하는 제 2 집적 회로; 및 제 1 송신기를 제 2 수신기와 링크하고 제 1 수신기를 제 2 수신기와 링크하는 통신 채널을 포함하는 인터페이스를 포함하며, 통신 채널은 단일 채널 또는 이중 채널 중 하나이다. 제 1 송신기는 제 1 신호를 송신하도록 동작할 수 있고, 제 2 송신기는 제 2 신호를 송신하도록 동작할 수 있으며, 제 1 신호의 제 1 평균 전압 스윙은 제 2 신호의 제 2 평균 전압 스윙과 비대칭적이다.
본 발명의 제 2 측면에 있어, 방법의 일 실시예는, 제 1 집적 회로로부터의 제 2 집적 회로로의 송신에 대한 제 1 전압 스윙을 수립(establish)하는 단계로서, 제 1 집적 회로는 제 1 송신기 및 제 1 수신기를 포함하고, 제 2 집적 회로는 제 2 송신기 및 제 2 수신기를 포함하는, 단계; 제 2 집적 회로로부터 제 1 집적 회로로의 송신에 대한 제 2 전압 스윙을 수립하는 단계; 제 1 전압 스윙을 사용하여 제 1 송신기로부터 제 2 수신기로 제 1 신호를 송신하는 단계; 및 제 2 전압 스윙을 사용하여 제 2 송신기로부터 제 1 수신기로 제 2 신호를 송신하는 단계를 포함하며, 제 1 전압 스윙 및 제 2 전압 스윙은 비대칭적이다.
동일한 참조 부호들이 동일한 엘러먼트들을 지칭하는 첨부된 도면들 내에서 본 발명의 실시예들이 비제한적이고 예시적으로 예시된다.
도 1a는 연결된 집적 회로들 사이에서 비대칭적 전압 스윙을 갖는 단방향 I/O 인터페이스를 갖는 시스템 또는 장치의 일 실시예를 예시한다.
도 1b는 연결된 집적 회로들 사이에서 비대칭적 전압 스윙을 갖는 양방향 I/O 인터페이스를 갖는 시스템 또는 장치의 일 실시예를 예시한다.
도 2a는 간략화된 전압-분할 단일-종단 드라이버의 예시이다.
도 2b는 전력 분석을 위해 사용되는 드라이버 및 수신기의 구조들을 예시한다.
도 3은 상이한 스윙 조건들에 대한 전압 스윙의 함수로서 평균 전력을 도시한다.
도 4a는 송신기 드라이버 출력의 시간 영역 표현을 예시하기 위한 그래프이다.
도 4b는 시간에 걸친 전원 공급장치 상의 순간적인 전력 소모를 예시하기 위한 그래프이다.
도 4c는 평균 하이(high), 평균 로우(low) 및 평균 전압 스윙 파라미터들을 포함하는 아이 다이어그램(eye diagram)을 예시한다.
도 4d는 DC 하이 값 및 DC 로우 값을 갖는 피크 하이, 피크 로우 전압들에 대한 정의를 갖는 출력 신호의 시간 영역 파형을 예시한다.
도 5a는 동기적 스윙을 갖는 메모리 인터페이스를 예시한다.
도 5b는 비동기적 전압 스윙을 갖는 메모리 인터페이스의 일 실시예를 예시한다.
도 6은 비동기적 전압 스윙 동작을 갖는 메모리 동작에 대한 프로세스의 일 실시예를 예시하는 순서도이다.
도 7은 비동기적 전압 스윙을 갖는 메모리를 포함하는 시스템 또는 장치의 일 예시이다.
본 발명의 실시예들은 전반적으로 비대칭적 전압 스윙을 이용한 집적 회로들 간의 인터페이싱에 관한 것이다.
일부 실시예들에 있어, 메모리 인터페이스는 제어기 송신기에서 및 메모리 송신기에서 비대칭적 전압 스윙들을 사용한다. 일부 실시예들에 있어, 제어기로부터 메모리로의 송신들에 대해 메모리로부터 제어기로 수립된 전압 스윙보다 더 큰 전압 스윙이 수립된다.
동적 랜덤 액세스 메모리(DRAM)와 같은 디바이스들은 일반적으로 메모리 인터페이스의 제어기 내의 그들의 대응부분들보다 더 느리며(약 2만큼일 수 있는), 이는 DRAM 프로세스 내의 트랜지스터들이 제어기 내의 그들의 대응부분들보다 더 큰 임계 전압들을 갖는다는 사실에 기인한다. 이에 더하여, DRAM 프로세스 내에서 더 낮은 금속 층들만이 이용가능하다는 사실은 더 많은 기생 커패시턴스 및 저항이 도입되며, 그에 따라 메모리 내의 라우팅 및 설계 프로세스를 제어기에서보다 더 복잡하고 느리게 만든다는 것을 의미한다.
일부 실시예들에 있어, 비대칭적-스윙 메모리 인터페이스가 제어기와 메모리 간의 인터페이싱에 관한 문제들을 처리하기 위해 적용된다. 일부 실시예들에 있어, 비대칭적 스윙 아키텍처에서, 제어기 회로부(circuitry)가 이퀄라이제이션, 검출 및 타이밍 듀티(timing duty)들의 대부분을 담당한다. 제어기 내의 디바이스들이 일반적으로 메모리보다 더 큰 천이 주파수(transit frequency) 및 더 낮은 임계 전압들을 가지며 그에 따라 제어기 내의 아날로그 및 디지털 설계가 DRAM에 비해 더 큰 전력 효율을 가지기 때문에, 그 책임이 제어기에 부과된다.
고속 통신 링크들에 대한 COMS 회로들의 분석은 CMOS 기술 성능 메트릭(metric)들이 직접적으로 링크 특성들에 영향을 줄 수 있다는 것을 보여준다. 내부 CMOS 프로세스가 수신기 감도에 있어 유의미하게 나타날 것이다. 일부 실시예들에 있어, 다운스트림(제어기 대 DRAM) 비트-스트림에서, 링크 BER(bit error rate) 성능을 충족시키고 손상된 수신기 감도를 보상하기 위하여, 인터페이스의 메모리 측의 수신기에서의 신호 대 잡음 비(signal to noise ratio: SNR)가 증가될 수 있으며, 여기에서 더 높은 SNR이 송신기 측에서 신호 스윙을 부스팅(boost)함으로써 제공될 수 있다. 동일한 유형들의 인자들이 업링크(DRAM 대 제어기) 비트-스트림에서 문제가 되며, 여기에서 수신기 감도는 더 높은 품질의 CMOS 프로세스를 이용함으로써 개선될 수 있다. 일부 실시예들에 있어, 제어기의 수신기 감도는 DRAM 송신기 드라이버 신호 스윙이 전력 효율을 위해 더 낮아지게 할 수 있다.
일부 실시예들에 있어, 제어기는 제 1 패키징 기술을 가지고 메모리는 제 2 패키징 기술을 갖는, 제어기와 메모리 사이에서와 같이, 패키징 기술이 디바이스들 간에 상이할 수 있다. 일부 실시예들에 있어, 제어기는, 예를 들어, 플립-칩(flip-chip) 패키징을 갖는 SoC(System on Chip), 및 예를 들어, 와이어 본딩을 갖는 DRAM을 포함할 수 있으며, 여기에서 SoC의 패키징 기술이 DRAM보다 더 낮은 신호 전압 동작을 가능하게 한다. DRAM은 SoC보다 더 큰 인덕턴스, 커패시턴스, 및 저항을 포함할 수 있고, 그에 따라 패키징에 있어 더 많은 손실 및 ISI(Interfering Switching Inputs) 효과들을 가지며 더 높은 수신된 신호 전압을 필요로 한다. 더 낮은 스윙 신호를 사용하여 송신할 때 DRAM 송신기는 DRAM 패키징에서 SSO(Simultaneous Switching Outputs)의 효과를 감소시킬 수 있고 SoC 수신기에서 더 양호한 시그널링(signaling)을 제공할 수 있다.
일부 실시예들에 있어, 제어기에서 DRAM에 비하여 더 빠른 기술 및 더 낮은 임계 전압을 사용하기 위하여, 제어기 송신기 드라이버의 출력에서의 신호 스윙이, 전형적으로 더 느린 기술 및 더 높은 VTH(임계 전압) 전압 값들을 갖는 DRAM 측에서의 송신기의 출력에서의 신호 스윙보다 더 높게 선택될 수 있다. 일부 실시예들에 있어, 제어기로부터 메모리로의 전압 스윙의 증가 및 메모리로부터 제어기로의 전압 스윙의 감소가 전체 전력 소모를 잠재적으로 감소시키면서 성능을 개선하기 위해 사용될 수 있다.
일부 실시예들에 있어, 제어기와 메모리 간의 전압 공급 차가 전체 전력 소산(dissipation)을 개선하기 위한 비대칭적 전압 스윙 동작을 가능하게 할 수 있다. 일 예에 있어, SoC 및 DRAM에서 유사한 스윙들을 갖는, DRAM의 공급 전압은 1.2 볼트일 수 있으며, SoC의 공급 전압은 0.9 볼트일 수 있고, 링크의 2개의 측들이 모두 종단된 상황에서, 이는 DRAM 측에서 SoC 측보다 약 (1.2/0.9) = 1.3 배 많은 전력을 야기할 것이다. 동적 전력 소산이 고려되는 경우, 이러한 차가 훨씬 더 크다. 일부 실시예들에 있어, DRAM 송신기에 비해 SoC 송신기 상에 더 큰 신호 스윙이 존재하는 비대칭적 스윙을 가짐으로써, 링크의 전체 전력 소산이 감소될 수 있다.
도 1a는 연결된 집적 회로들 간에 비대칭적 전압 스윙을 갖는 단방향 I/O 인터페이스를 갖는 시스템 또는 장치의 일 실시예를 예시한다. 장치 또는 시스템은, 예를 들어, 메모리 제어기(110)와 DRM 메모리(130) 사이에 I/O 인터페이스를 갖는 메모리 디바이스(100)를 포함할 수 있다. 예시된 메모리 디바이스(100)에 있어, 제어기(110)가 DRAM(130)과 연결되며, 여기에서 제어기(110)의 송신기(TX)(112)는 메모리 I/O 인터페이스의 이중 통신 채널의 제 1 단방향 채널(122)을 통해 DRAM(110)의 수신기(RX)(132)와 연결되고, DRAM(130)의 송신기(134)는 이중 통신 채널의 제 2 단방향 채널(124)을 통해 제어기(110)의 수신기(114)와 연결된다. 일부 실시예들에 있어, 제 1 채널(122) 및 제 2 채널(124)을 포함하는 인터페이스는 상이한 구현예들에서 다를 수 있으며, 예를 들어, 단일-종단 채널들 또는 차동 채널들 중 하나, 및 단방향 채널들 또는 양방향 채널들 중 하나를 포함한다. 일부 실시예들에 있어, 제어기(110)는 메모리(130)에 비해 더 낮은 신호 및 전압들을 용인(tolerate)할 수 있는 더 빠른 성능 및 더 민감한 감도를 갖는 시스템 온 칩(SoC)과 같은 디바이스이며, 반면 메모리(130)는 제어기에 비해 더 큰 신호 전압들을 요구하는 DRAM이다. 일부 실시예들에 있어, 신호의 코딩은, 각각의 2진 신호가 포지티브 전압에 의해 표현되는 '1' 및 네거티브 전압에 의해 표현되는 '0' 신호와 같은 비-제로(non-zero) 전위를 갖는 비제로 복귀(non-return to zero) 인코딩을 포함할 수 있다.
이러한 예시에 있어, 제어기(110)는, DRAM(130)의 수신기(132)에서 채널(122)에 의해 감쇠된 신호(142)인, 채널(122)을 통해 송신될 αV 피크-피크 스윙으로서 표시되는 특정 전압 스윙을 갖는 신호(140)를 제공한다. DRAM 말단(end) 상에서, DRAM의 송신기(134)는, 제어기(110)의 수신기(114)에서 수신되는 채널에 의해 감쇠된 신호(146)인, Vpp(피크-투-피크(peak-to-peak)) 스윙을 갖는 신호(144)를 제 2 채널(124)을 통해 송신한다.
일부 실시예들에 있어, 제어기(110)로부터 DRAM(130)으로의 신호 송신에 대한 전압 스윙 αV가 DRAM(130)으로부터 제어기(110)로의 신호 송신에 대한 전압 스윙 V와 동일하지 않다. 일부 실시예들에 있어, α > 1.0이며, 그에 따라 메모리로부터 제어기로의 전압 스윙보다 더 큰 제어기로부터 메모리로의 전압 스윙을 제공한다.
도 1b는 연결된 집적 회로들 간에 비대칭적 전압 스윙을 갖는 양방향 I/O 인터페이스를 갖는 시스템 또는 장치의 일 실시예를 예시한다. 도 1b에 예시된 실시예에 있어, 메모리 디바이스(150)는 DRAM(180)에 연결된 제어기(160)를 포함하며, 여기에서 제어기(160)의 송신기(162)가 DRAM(180)의 수신기(182)로의 신호들을 송신을 위해 메모리 I/O 인터페이스의 양방향 채널(172)에 연결되며, DRAM(180)의 송신기(184)가 제어기(160)의 수신기(164)로의 신호들의 송신들 위해 동일한 양방향 채널(172)에 연결된다. 일부 실시예들에 있어, 제어기(160)가 또한 메모리(180)에 비해 더 낮은 스윙 전압을 용인할 수 있는 더 빠른 성능 및 더 민감한 감도를 갖는 SoC와 같은 디바이스이며, 메모리(180)는 제어기에 비해 더 높은 신호 전압들을 요구하는 DRAM이다.
도 1b에서, 제어기(160)는, DRAM(180)의 수신기(182)에서 채널(172)에 의해 감쇠된 신호(192)인, 채널(172)을 통해 송신될 αV 피크-피크 스윙으로서 표시되는 특정 전압 스윙을 갖는 신호(190)를 제공한다. DRAM 말단 상에서, DRAM의 송신기(184)는, 제어기(160)의 수신기(164)에서 수신되는 채널에 의해 감쇠된 신호(196)인, Vpp(피크-투-피크(peak-to-peak)) 스윙을 갖는 신호(194)를 동일한 채널(172)을 통해 송신한다. 도 1a에 도시된 실시예와 동일하게, 제어기(160)로부터 DRAM(180)으로의 신호 송신에 대해 도 1b에 예시된 전압 스윙 αV가 DRAM(180)으로부터 제어기(160)로의 신호 송신에 대한 전압 스윙 V와 동일하지 않으며, α > 1.0이고, 이는 그에 따라 메모리로부터 제어기로의 전압 스윙보다 더 큰 제어기로부터 메모리로의 전압 스윙을 제공한다.
도 2a는 간략화된 전압-분할 단일-종단 드라이버의 예시이다. 이러한 예시에 있어, 디바이스(200)는 드라이버(TX)(210)를 포함하고, 여기에서 드라이버는 전원 공급 전압(VDD)과 접지 사이에 직렬인 저항들 R1(212) 및 R3(214)을 포함하는 것으로 도시되며, 이는 R1과 R3 사이의 노드에 전압 분할을 제공한다. R1(212)과 R3(214) 사이의 노드가, 50 옴의 값으로서 도시된 저항(232)을 포함하는 것으로서 도시된 수신기(230)에서 수신될 신호들(240)의 송신을 위해 채널(220)에 연결된다. 임피던스를 매칭(match)하기 위해, R3과 R1의 병렬 저항이 50 옴일 것이다.
도 2b는 전력 분석을 위해 사용되는 드라이버 및 수신기의 구조들을 예시한다. 도 5b에서, 드라이버(260)는 출력 스테이지(262) 및 프리-드라이브(pre-drive) 스테이지(264)를 포함하며, 여기에서 프리-드라이브 스테이지는 PU(pull up), PD(pull down), 및 ODT(on die termination) 신호들을 드라이브한다. 차동 수신기(270)는 2개의 이득 스테이지(gain stage)들인, 이퀄라이제이션(equalization)을 갖는, 이득스테이지 1(272) 및 이득 스테이지 2(274)를 포함하며, 여기에서 샘플러(sampler)가 완결성(completeness)을 위해 포함되지만 수신기 전력 분석에서 고려되지 않는다. PU 신호는 풀업 저항기 R1을 인에이블(enable)하거나 또는 디세이블(disable)하기 위해 트랜지스터 M1을 스위칭하도록 동작하며, PD 신호는 풀다운 저항기 R2를 인에이블하거나 또는 디세이블하기 위해 트랜지스터 M2를 스위칭하도록 동작한다. 트랜지스터 M3을 제어하는 ODT 신호는 R3 레그(leg)를 인에이블 또는 디세이블하도록 의도되며, 이는 PU/PD 신호들의 경우와 같이 입력 데이터 신호에 따라 스위칭하거나 또는 스위칭하지 않을 수 있다.
도 2a에 있어, 드라이버(210)는 Vswing의 신호 진폭을 갖는 비트 "1"을 나타내는 신호(240)를 생성한다. 비트 "0" 동안 드라이버(210)가 이상적으로는 VDD 전원 공급장치로부터 임의의 전류를 끌어오지(draw) 않기 때문에, 전력 계산은 전력 소모 상태로서 오직 비트 "1"만을 고려할 수 있다. 도 2a로부터, 전력이 비트 "1" 동안 VDD로부터 끌어 당겨지는 DC 전류의 양과 VDD의 곱에 의해 계산될 수 있다. Vswing 및 병렬 R1 및 R2의 임피던스의 값들로 치환하면, 평균 DC 전력(average DC power)의 값들에 대한 표현이 다음과 같이 결정될 수 있다:
Figure pct00001
Figure pct00002
Figure pct00003
수학식 3의 1/2 인자는 비트 "1"의 발생 확률이 0.5라는 가정에 기초한다. 수학식 1 내지 수학식 3을 다듬으면, 평균 전력은 VDD 및 Vswing의 항들로 표현될 수 있다:
Figure pct00004
조건
Figure pct00005
은 채널의 양 측들 모두가 이상적으로 50Ω의 종단 저항들을 갖는다는 사실로부터 도출된다.
TX 평균 총 전력은 TX 평균 DC 전력 및 TX 평균 AC 전력을 포함하며, 여기에서 TX 평균 AC 전력은 다음에 의해 결정된다:
Figure pct00006
여기에서 Ci는 드라이버 내부 커패시턴스이고, Cp는 드라이버 및 입력 수신기 부하 둘 모두의 패드(pad) 커패시턴스이며, Vswing은 출력 평균 출력 스윙 전압이며, f는 디지털 신호의 평균 주파수이다.
따라서, TX 평균 총 전력은 다음과 같다:
Figure pct00007
4 Gbps 데이터 레이트(rate)에서, TX 평균 DC 전력은 총 전력의 80%를 차지하며, TX 평균 AC 전력은 총 전력의 20%를 차지한다.
도 3은 상이한 스윙 조건들에 대한 전압 스윙의 함수로서 평균 전력을 도시한다. 일부 실시예들에 있어, 그래프(300)가 평균 전력 소모 대 희망되는 TX 드라이버 신호 스윙을 표시한다. 도 3에 도시된 바와 같이, 전력이 제곱 방식의 신호 스윙에 의해 비-선형적으로 증가한다. 예를 들어, TX 드라이버에서의 스윙이 400 mV로부터 200 mV로 절반이 되면, 드라이버에서의 평균 전력 소모는 6.4 mW로부터 4 mW로 떨어질 것이다.
도 4a는 송신기 드라이버 출력의 시간 영역 표현을 예시하기 위한 그래프이며, 도 4b는 시간에 걸친 전원 공급장치 상의 순간적인 전력 소모를 예시하기 위한 그래프이다. 도 4a는 2개의 상이한 스윙 조건들에 대한 전형적인 TX 드라이버 출력을 예시하면, 반면, 도 4b는 각각의 스윙들에 대한 순간적인 전력을 도시한다. 도 4a는 송신기 디바이스에 대한 특정 전압 스윙 값들에 대한 시간(나노초 단위의)에 걸친 전압 커브(400)(밀리볼트 단위의)를 예시하며, 스윙 전압 값은 위쪽 커브(412)에 대해 400 mV이고 아래쪽 커브(414)에 대해 200 mV이다. 도 4b는 시간 대 순간적인 전력 소모의 커브(420)를 예시하며, 스윙 전압 값은 위쪽 커브(422)에 대해 400 mV이고 아래쪽 커브(424)에 대해 200 mV이다.
도 4c는 평균 하이(high), 평균 로우(low) 및 평균 전압 스윙 파라미터들을 포함하는 아이 다이어그램(eye diagram)을 예시하며, 도 4d는 DC 하이 값 및 DC 로우 값을 갖는 피크 하이, 피크 로우 전압들에 대한 정의를 갖는 출력 신호의 시간 영역 파형을 예시한다. 도 4c는 본 명세서에서 접지에 대한 단일-종단 드라이브의 출력의 경우에서 평균 "하이" 값(432)으로서 그리고, 차동 신호들의 경우에 있어 평균 "로우" 값(436)으로 지칭되는 피크-피크 값으로서 정의되는 "평균 Vswing" 파라미터(434)를 포함한다. 드라이버 출력(430)에 예시된 아이 다이어그램은 중심 및 그 근방에서 일반적으로 드라이버 및 그것의 상호 연결의 비-이상적 본질(nature)과 연관된 과도상태(transient)들에 기인해 DC 값과는 상이한 값을 갖는 순간적인 값들을 포함한다. 드라이버 출력이 무한한 양의 시간들에 대하여 계속해서 하이 레벨을 유지하는 경우, 출력 값이 이상적으로 하이-레벨 DC 전압인 정상 상태 DC 전압 값에 도달할 것이다. 도 4d는 디바이스에 대한 시간에 걸친 전압을 도시한다. 특정 양의 시간 후, 도 4d에 예시된 바와 같이, 드라이버, 수신기, 및 상호연결 내의 기생 저항들에 따라서, 출력이 DC 전압 값에 도달할 것이며, 그 값은 하이-레벨 DC 전압(444) 또는 로우-레벨 DC 전압(446) 중 하나이다.
일부 실시예들에 있어, 출력 드라이버 전압이 접지(제로) 대신 VDD를 기준으로 하는(referenced) 것도 또한 가능하다. 이러한 경우에 있어, 로우-레벨 DC 전압이 제로보다 더 클 것이며, 하이-레벨 DC 전압이 VDD(도 2b에 예시된 바와 같은 VDDQ1 또는 VDDQ2)에 가까울 것이다. 일부 실시예들에 있어, 드라이버 출력이 로우 공급을 기준으로 할 수 있거나(여기에서 신호 레벨들이 접지(제로)를 기준으로 할 수 있다); 하이 공급을 기준으로 할 수 있거나(여기에서 신호 레벨들이 공급 전압(VDD)을 기준으로 할 수 있다); 또는 로우 공급 및 하이 공급 둘 모두의 조합을 기준으로 할 수 있다(여기에서 신호 레벨들은 로우 또는 하이 값들 중 하나와 연관되지 않는다).
일부 실시예들에 있어, 제어기 송신기에서의 더 높은 전압 스윙 및 DRAM 송신기에서의 더 낮은 전압 스윙이 DRAM에서의 수신기 블록이 더 완화된 요건들을 갖고 설계될 수 있도록 하며, 이는 제어기에서의 수신기에 비해 더 낮은 감도를 제공한다. DRAM 수신기 블록에서의 더 낮은 전력 소모와 함께 제어기에서의 더 양호한 회로 프로세서에 대한 액세스 때문에, 이러한 구현예는 전력 효율 링크 설계를 구현하기 위해 사용될 수 있다.
일부 실시예들에 있어, 드라이버의 출력이 송신기에 공급되는 하나 이상의 공급 전압들 중 하나의 공급 전압과 실질적으로 동일할 수 있으며, 그에 따라 송신기는 이러한 공급 전압에 기초하여 풀(full) 전압 스윙을 사용한다.
전력 절감들의 비교를 위하여, 도 5a는 동기적 스윙을 갖는 메모리 인터페이스를 예시하며, 도 5b는 비동기적 전압 스윙을 갖는 메모리 인터페이스의 일 실시예를 예시한다.
도 5a에 있어, 메모리 디바이스(500)는, DRAM(530)과 연결된 제어기(510), 제 1 채널(522)을 통해 DRAM(530)의 수신기(532)와 연결된 제어기(510)의 송신기(512), 및 제 2 채널(524)을 통해 제어기(510)의 수신기(514)와 연결된 DRAM(530)의 송신기(534)를 포함한다. 여기에 2개의 채널들이 예시되었지만, 다른 구현예에 있어 디바이스들 사이의 송신을 위한 단일 채널이 존재할 수 있다. DRAM(530)의 수신기(532)의 제한된 감도 및 이퀄라이제이션 레벨에 기인하여, 채널을 통한 신호 송신의 평균 스윙에서 6-데시벨 손실을 제공하는 것으로 가정되는 채널(522) 및 채널(524)을 사용하면, 제어기(510)의 송신기(512)는 수신기(532)에서 충분한 신호를 제공하고 채널 손실에 대해 보상하기 위해 충분히 큰 신호 스윙을 송신해야할 필요가 있다. 대칭적 스윙 인터페이스를 이용하면, DRAM(530)의 송신기(534)가 또한 제어기(510)의 제어기 수신기(514)로 동일한 증가된 신호 스윙을 송신하며, 이러한 신호들이 제어기 측 및 DRAM 측 둘 모두에서 전력 소모 증가를 야기한다. 이러한 예시에 있어, 제어기(510)는 200 mV의 전압 스윙을 갖는 신호(540)를 제공하며, 이는 DRAM에서 100 mV의 전압 스윙을 갖는 신호(542)로서 수신된다. DRAM(530)은 200 mV 전압 스윙을 갖는 대칭적인 신호(546)를 송신하며, 이는 제어기(510)에서 100 mV 전압 스윙을 갖는 신호(548)로서 수신된다.
도 5b에 있어, 메모리 디바이스(550)의 일 실시예는, DRAM(580)과 연결된 제어기(560), 제 1 채널(572)을 통해 DRAM(580)의 수신기(582)와 연결된 제어기(560)의 송신기(562), 제 2 채널(574)을 통해 제어기(560)의 수신기(564)와 연결된 DRAM(580)의 송신기(584)를 포함한다. 도 5b에 있어, 채널(572) 및 채널(574)이 또한 채널들을 통한 신호 송신의 평균 스윙에 있어 6-데시벨 손실을 제공하는 것으로 가정된다. 일부 실시예들에 있어, 메모리 디바이스는 메모리에서의 개선된 성능을 제공하기 위해 제어기로부터 증가된 전압 스윙을 제공하며, 반면 제어기의 더 양호한 감도를 이용하여 전력을 감소시키기 위해 DRAM으로부터 감소된 전압 스윙을 제공한다. 이러한 예시에 있어, 제어기(560)는 400 mV의 전압 스윙을 갖는 신호(590)를 제공하며, 이는 DRAM에서 200 mV의 전압 스윙을 갖는 신호로서 수신된다. DRAM(580)은 100 mV의 전압 스윙을 갖는 비대칭적인 신호(596)를 송신하며, 이는 제어기(590)에서 50 mV의 전압 스윙을 갖는 신호(598)로서 수신된다. 이러한 예시에 있어, α = 4.0이다.
도 5a에 도시된 회로 동작과 도 5b에 도시된 회로 동작 간의 비교와 같은, 비대칭적 스윙을 사용하는 대표적인 I/O 링크에 대한 전력 절감 양을 추정하기 위하여, 특정 가정들이 다음과 같이 이루어질 수 있다:
(1) DRAM 회로부 및 제어기 회로부는 각기 1.2 V 및 0.9 V가 공급되는 것으로 가정된다.
(2) 제어기는 28nm 프로세스 기술의 네이티브(native) 0.9V 트랜지스터들을 가지며, 반면 DRAM은 더 두꺼운 40nm 프로세스 기술의 1.2V 산화 트랜지스터들을 갖는다.
(3) 패드 커패시턴스(Cp)는 총 2 피코패럿이며, 내부 드라이버 커패시턴스(Ci)는 0.4 피코패럿이다.
(4) 도 5a에 예시된 바와 같은 대칭적인 시나리오에서, 수신기 및 송신기에서의 전력 소모가 동일하며 값 "P"이다.
(5) 보고된 전력 값들은 4 Gb/s의 데이터 레이트에서의 동작을 시뮬레이션함으로써 도출된다.
이러한 추정에 있어, 제어기 프로세스 및 DRAM 프로세스가 감도 및 구동성(drivability)과 같은 특정 명세(specification)들을 충족시키기 위해 필요한 전력의 양에 관한 결정이 이루어진다. 이러한 추정에 있어, 수학식 4, 5 및 6을 사용하면, 캐피시터를 구동하고 입력 신호를 6 dB만큼 증폭하는 차동쌍 증폭기는, 제어기 프로세스에서의 DC 전력 소모보다 1.43배 더 큰 전형적인 DRAM 프로세스에 대한 TX 평균 DC 전력 소모를 야기한다. DRAM 프로세스 기술의 내부 커패시턴스(Ci)는 제어기 프로세스 기술의 내부 커패시턴스의 1.5배이며, 전형적인 DRAM 프로세스에서의 결과적인 TX 평균 AC 전력 소모는 제어기 프로세스의 전력 소모의 2.4배이다. 따라서, 전형적인 DRAM 프로세스의 TX 평균 총 전력 소모는 제어기 프로세스에서의 평균 총 전력 소모의 1.43*0.8 + 2.4*0.2 = 1.624배이다.
도 5b에 예시된 비대칭적 시나리오에 있어, 도 5b의 제어기 송신기에서의 전력은 출력 전압 스윙을 200 mV로부터 400 mV로 증가시키기 위해 도 5a의 송신기(512)에 비해 1.6배만큼 증가된다. 그러나, 도 5b의 DRAM 송신기(584)에서, 출력 전압이 200 mV로부터 100 mV로 절반이 되기 때문에, 전력이 도 5a의 송신기(534)에 비해 0.55배만큼 감소된다.
실시예가 도 5b에 도시된 것과 같으면, DRAM 송신기(584)에서의 100 mV의 감소된 전압 스윙은 제어기(560)의 수신기(564)가 50 mV 스윙을 갖는 신호를 검출할 수 있을 것을 요구한다. 일부 실시예들에 있어, 제어기(560)의 수신기(564)에서의 증폭기 스테이지가 도 5a의 수신기(514)에 비해 두배가 된다. 도 2b에 예시된 바와 같이, 2개의 스테이지들을 갖는 수신기(270)에 있어, 제 1 이득 스테이지는 주로 공통 모드 이득 및 입력 신호의 이퀄라이제이션을 위한 것이며, 제 2 스테이지는 신호 이득을 제공한다. 100 mV로부터 50 mV로 절반으로 감소된 입력 스윙을 가지면, 더 많은 이득이 차동 이득 스테이지로 입력되어야만 하며, 제어기의 더 빠른 프로세스를 가지고 공통 모드 이득 스테이지가 존재하면, 차동 이득 스테이지의 추가 이득이 수신기(514)에 비해 제어기 수신기(564)에서 약 1.5배 더 큰 총 전력 소모로 변환된다(translate). 그러나, DRAM 수신기(582)에서의 증가된 전압 신호(592)가 감소된 감도 요건을 가지며, 그에 따라 공통 이득 스테이지가 제거될 수 있으면서 차동 이득 스테이지는 요구되는 더 적은 이득을 갖는다. 하나의 이득 스테이지를 제거함으로써 전력이 절반으로 스케일링(scale)된다. 수신기에 남은 이득 스테이지에서의 전력은 85%의 DC 이득 전력과 15% AC 전력으로 구성된다. DRAM의 더 느린 프로세스에 기인하는 DRAM 수신기의 동작시의 제한된 헤드룸(headroom)을 가지면, DC 전력이 입력 신호의 V-스윙의 제곱만큼 스케일링되며, 반면, 샘플러로 가기 전의 이득 스테이지의 출력 스윙이 동일하다는 추정이 주어지면, AC 전력은 입력 V-스윙에 훨씬 더 독립적이다. 총 DRAM RX 전력 스케일링은 다음과 같을 것이다:
Figure pct00008
수학식 7에 있어, 첫번째 항은 수신기로부터 하나의 이득 스테이지를 제거함으로부터 기인하는 전력 인자이고, 두번째 항은 입력 전압 스윙에 기인하는 DRAM 수신기 DC 전력 스케일링이며, 마지막 항은 DRAM 수신기 AC 전력 스케일링이다. 수학식 7은 평균 DRAM 수신기 전력이 DRAM 수신기(532)에 비해 DRAM 수신기(582)에서의 전력 소모가 5.55배 더 적다는 것을 제공한다.
도면의 I/O 링크의 대칭적 동작과 비교한 도 5b의 I/O 링크의 비대칭적 동작에 대한 전력 성능이 표 1에서 정리된다. 도시된 바와 같이, 이러한 예에 있어, 총 전력이 5.248xP로부터 4.28xP까지 약 20%만큼 감소된다.
제어기
DRAM		 제어기 및 DRAM의 총 전력(PTX+PRX)
PTX PRX PTX PRX
대칭적 P P 1.624xP 1.624xP 5.248xP
비대칭적 1.6xP 1.5xP 0.89xP 0.29xP 4.28xP
표 1 - 메모리 I/O 링크의 총 전력 성능
링크 집적 회로들의 각각 내에 존재하는 기술들에 따라 비대칭적 신호 스윙 동작을 이용하여 더 크거나 또는 더 적은 전력 절감들이 달성될 수 있다.
도 6은 비동기적 전압 스윙 동작을 갖는 메모리 동작에 대한 프로세스의 일 실시예를 예시하는 순서도이다. 도 6이 메모리 인터페이스의 특정 구현예에 대한 방법(600)을 제공하지만, 실시예들이 이러한 구현예에 한정되지 않는다. 일부 실시예들에 있어, 제어기와 메모리 간의 메모리 I/O 인터페이스가 개시되거나 또는 동작이 달리 시작된다(605). 일부 실시예들에 있어, 제어기로부터 메모리로의 송신을 위한 제 1 전압 스윙이 수립되고(610), 메모리로부터 제어기로의 송신을 위한 제 2 전압 스윙이 수립되며, 여기에서 제 2 전압 스윙 및 제 1 전압 스윙은 비대칭적이다(615). 일부 실시예들에 있어, 제 1 및 제 2 전압 스윙들은 연결된 집적 회로들의 기술들에 따른 레벨들로 수립된다. I/O 인터페이스를 통해 메모리에 연결된 제어기의 예에 있어, 도 5b에 예시된 바와 같이, 메모리로부터 제어기로의 전압 스윙에 비해 제어기로부터 메모리로의 신호의 송신을 위해 더 큰 전압 스윙을 제공하도록 전압들이 수립될 수 있다. 일부 실시예들에 있어, 제 1 신호가 제어기로부터 메모리로 제 1 전압 스윙을 사용하여 송신되며(620), 제 2 신호가 제 2 전압 스윙을 사용하여 메모리로부터 제어기로 송신된다(625). 일부 실시예들에 있어, 제 1 전압 스윙을 사용하는 제 1 신호의 송신 및 제 2 전압 스윙을 사용하는 제 2 신호의 송신은, 예를 들어, 제어기로부터 메모리로의 증가된 전압 스윙으로부터 기인하는 메모리에서의 개선된 동작과 함께, 메모리로부터 제어기로의 감소된 스윙을 가능하게 하는 메모리에 비해 제어기에서의 더 낮은 전압 요건들을 이용함으로써, 대칭적 전압 스윙 동작에 비해 감소된 전력 소모 및 개선된 동작을 제공할 수 있다.
본 명세서에서 설명된 실시예들이 전반적으로 메모리 제어기 및 메모리 인터페이스에 관해 설명되었지만, 실시예들이 이러한 구현예에 한정되지 않으며, 인터페이싱 칩들이, 칩들이 속도 및 소산되는 전력에 관한 전체 성능과 관련된 고유한 제한들을 갖는 구현예들을 포함하는 상이한 구현예들을 갖는, 다른 인터페이스들을 포함할 수 있다. 예를 들어, 설명은 모바일 플랫폼에서 프로세서가 모뎀 기반-대역 칩에 연결된 인터페이스를 포함할 수 있다.
일부 실시예들에 있어, 드라이버 및 수신기 구현예들이 본 명세서에서 예시되고 설명된 것과 상이할 수 있다. 그러나, 이러한 경우에 있어, 전력 이익이 이상의 표 1에서 도시된 예시적인 실시예보다 더 높거나 또는 더 낮을 수 있다.
도 7은 비동기적 전압 스윙을 갖는 메모리를 포함하는 시스템 또는 장치의 일 예시이다. 이러한 예시에 있어, 본 발명과 밀접한 관련이 없는 특정 표준 및 잘 알려진 컴포넌트들은 도시되지 않는다. 일부 실시예들에 있어, 장치 또는 시스템(700)(본 명세서에서 전반적으로 장치로서 지칭되는)은 버스 또는 상호연결들(702) 또는 데이터의 송신을 위한 다른 통신 수단을 포함한다. 장치(700)는 정보를 프로세싱하기 위하여 상호연결(702)과 연결된 하나 이상의 프로세서들(704)과 같은 프로세싱 수단을 포함할 수 있다. 프로세서들(704)은 하나 이상의 물리적 프로세서들을 포함할 수 있으며, 하나 이상의 논리적 프로세서들을 포함할 수 있다. 버스 또는 상호연결(702)이 간명함으로 위해 단일의 상호연결로 예시되지만, 이는 복수의 상이한 상호연결들 또는 버스들을 나타낼 수 있으며, 이러한 상호연결들에 대한 컴포넌트 연결들이 변화할 수 있다. 도 7에 도시된 상호연결(702)은, 임의의 하나 이상의 독립적인 물리적 버스들, 점-대-점 연결들, 또는 적절한 브리지들, 어댑터들, 또는 제어기들에 의해 연결된 둘 모두를 나타내는 추상적인 개념이다.
일부 실시예들에 있어, 장치(700)는 프로세서들(704)에 의해 실행될 명령들 및 정보를 저장하기 위한 메인 메모리(712)로서 랜덤 액세스 메모리(RAM) 또는 다른 동적 저장 디바이스 또는 엘러먼트를 더 포함한다. RAM 메모리는 동적 랜덤 액세스 메모리(DRAM)를 포함할 수 있다. 일부 실시예들에 있어, 장치의 메모리는 특정 레지스터들 또는 다른 전용 메모리를 포함할 수 있다.
일부 실시예들에 있어, 메인 메모리(712)는 비대칭적 전압 스윙을 사용하는 메모리(714)를 포함할 수 있으며, 여기에서 메모리(714)는 제어기와 메모리 사이에 메모리와 제어기 사이의 전압 스윙보다 더 큰 전압 스윙을 제공한다. 일부 실시예들에 있어, 장치(700)의 성능을 개선하고, 장치(700)의 전력 소모를 감소시키거나, 또는 이들 둘 모두를 위해 메모리(714)의 비대칭적 전압 스윙이 적어도 부분적으로 사용될 수 있다. 일부 실시예들에 있어, 집적 회로들 간의 다른 인터페이스들에서 비대칭적 전압 스윙이 추가적으로 또는 대안적으로 구현될 수 있다. 일부 실시예들에 있어, 전압 스윙들은 제어기 및 메모리의 명세들을 충족시키도록 수립된다.
장치(700)는 또한 프로세서들(704)에 대한 명령들 및 정적 정보를 저장하기 위한 판독 전용 메모리(ROM) 또는 다른 정적 저장 디바이스를 포함할 수 있다. 장치(700)는, 예를 들어, 플래시 메모리, 하드 디스크 또는 반도체 드라이브를 포함하는, 특정 엘러먼트들의 저장을 위한 하나 이상의 비-휘발성 메모리 엘러먼트들(718)을 포함할 수 있다.
하나 이상의 송신기들 또는 수신기들(720)이 또한 상호연결(702)에 연결될 수 있다. 일부 실시예들에 있어, 수신기들 또는 송신기들(720)이 하나 이상의 포트들(722)에 연결될 수 있으며, 여기에서 포트들은, 예를 들어, 하나 이상의 HDMI™(High-Definition Multimedia Interface) 포트들, 및 하나 이상의 MHL™(Mobile High-Definition Link) 포트들을 포함할 수 있다.
일부 실시예들에 있어, 장치(700)는 하나 이상의 입력 디바이스들(724)을 포함할 수 있으며, 여기에서 입력 디바이스들은 키보드, 마우스, 터치 패드, 음성 명령 인식기, 제스처 인식기, 또는 컴퓨팅 시스템에 입력을 제공하기 위한 다른 디바이스 중 하나 이상을 포함한다.
장치(700)는 또한 상호연결(702)을 통해 출력 디바이스(726)에 연결될 수 있다. 일부 실시예들에 있어, 디스플레이(726)는, 사용자에게 정보 또는 컨텐츠를 디스플레이하기 위한, 액정 크리스탈 디스플레이(LCD) 또는 임의의 다른 디스플레이 기술을 포함할 수 있다. 일부 환경들에 있어, 디스플레이(726)는 적어도 입력 디바이스의 일 부분으로 또한 사용되는 터치-스크린을 포함할 수 있다. 일부 실시예들에 있어, 디스플레이(726) 오디오 정보를 제공하기 위한 스피커와 같은 오디오 디바이스이거나 또는 오디오 디바이스를 포함할 수 있다.
장치(700)는 또한 전력 디바이스 또는 장치(730)를 포함할 수 있으며, 이는 전원 공급장치, 배터리, 태양전지, 연료전지, 또는 전력을 제공하거나 또는 생성하기 위한 다른 시스템 또는 디바이스를 포함할 수 있다. 전력 디바이스 또는 시스템(730)에 의해 제공되는 전력이 필요에 따라 장치(700)의 엘러먼트들로 분배될 수 있다.
이상의 설명에 있어, 설명의 목적들을 위하여, 본 발명의 철저한 이해를 제공하기 위하여 다수의 특정 상세내용들이 기술되었다. 그러나, 본 발명이 이러한 특정 상세 내용들 중 일부 없이 구현될 수 있다는 것이 당업자에게 자명할 것이다. 다른 경우들에 있어, 공지된 구조들 및 디바이스들이 블록도 형태로 도시되었다. 예시된 컴포넌트들 사이에 중간 구조가 존재할 수 있다. 본 명세서에서 설명되거나 또는 예시된 컴포넌트들이 예시되지 않거나 또는 설명되지 않은 추가적인 입력들 또는 출력들을 가질 수 있다. 예시된 엘러먼트들 또는 컴포넌트들은 또한, 필드 크기들의 수정 또는 임의의 필드들의 재순서화를 포함하여, 상이한 배열들/또는 순서들로 배열될 수 있다.
본 발명은 다양한 프로세스들을 포함할 수 있다. 본 발명의 프로세스들은 하드웨어 컴포넌트들에 의해 수행될 수 있거나, 또는 명령들로 프로그래밍된 범용 또는 전용 프로세서 또는 로직 회로들이 프로세스들을 수행하게 하는데 사용될 수 있는 컴퓨터-판독가능 명령들로 구현될 수 있다. 대안적으로, 프로세스들은 하드웨어 및 소프트웨어의 조합에 의해 수행될 수 있다.
본 발명의 부분들은, 컴퓨터(또는 다른 전자 디바이스들)가 본 발명에 따른 프로세스를 수행하도록 프로그래밍하는데 사용될 수 있는 저장된 컴퓨터 프로그램 명령들을 갖는 컴퓨터-판독가능 저장 매체를 포함할 수 있는, 컴퓨터 프로그램 제품으로서 제공될 수 있다. 컴퓨터-판독가능 저장 매체는, 비제한적으로, 플로피 디스켓들, 광 디스크들, CD-ROM(compact disk read-only memory)들, 및 자기-광 디스크들, ROM(read-only memory)들, RAM(random access memory)들, EPROM(erasable programmable read-only memory)들, EEPROM(electrically-erasable programmable read-only memory)들, 자기 또는 광 카드들, 플래시 메모리, 또는 전자 명령들을 저장하기에 적합한 다른 유형의 매체/컴퓨터-판독가능 매체를 포함할 수 있다. 또한, 본 발명이 컴퓨터 프로그램 제품으로서도 다운로드될 수 있으며, 여기에서 프로그램이 원격 컴퓨터로부터 요청 컴퓨터로 전송될 수 있다.
다수의 방법들이 그들의 가장 기본적인 형태로 설명되었지만, 본 발명의 기본적인 범위로부터 벗어나지 않고, 프로세스들이 방법들 중 임의의 방법에 부가되거나 또는 이로부터 제거될 수 있으며, 정보가 설명된 메시지들 중 임의의 메시지에 부가되거나 이로부터 제해질 수 있다. 다수의 추가적인 수정들 및 개조들이 이루어질 수 있다는 것이 당업자들에게 자명할 것이다. 특정 실시예들은 본 발명을 제한하려는 것이 아니라 본 발명을 예시하기 위해 제공된다.
엘러먼트 "A"가 엘러먼트 "B"와 연결된다고 언급되는 경우, 엘러먼트 A가 엘러먼트 B에 직접적으로 연결되거나, 또는 예를 들어 엘러먼트 C를 통해 간접적으로 연결될 수 있다. 상세한 설명이 컴포넌트, 특징, 구조, 프로세스, 또는 특성 A가 컴포넌트, 특징, 구조, 프로세스, 또는 특성 B를 야기한다고 언급할 때, 이는 "A"가 적어도 "B"의 부분적인 원인이지만, "B"를 야기하는데 도움을 주는 적어도 하나의 다른 컴포넌트, 특징, 구조, 프로세스, 또는 특성이 또한 존재할 수도 있다는 것을 의미한다. 상세한 설명이 컴포넌트, 특징, 구조, 프로세스, 또는 특성이 포함될 수 있다고 표현하는 경우, 그러한 특정 컴포넌트, 특징, 구조, 프로세스, 또는 특성이 반드시 포함되어야만 하는 것은 아니다. 상세한 설명이 "일" 엘러먼트를 언급하는 경우, 설명된 엘러먼트들 중 오직 하나만이 존재한다는 것을 의미하지는 않는다.
실시예는 본 발명의 일 구현예 또는 예이다. 상세한 설명에서의 "일 실시예", "하나의 실시예", "일부 실시예들", 또는 "다른 실시예들"에 대한 언급은 실시예들과 함께 설명된 특정 특징, 구조, 특성이 적어도 일부 실시예들에 포함되지만, 필수적으로 모든 실시예들에 포함되어야만 하지는 않다는 것을 의미한다. "일 실시예", "하나의 실시예", "일부 실시예들"의 다양한 모습들이 반드시 모두 동일한 실시예들에 대하여 언급하는 것은 아니다. 본 발명의 예시적인 실시예들의 이상의 설명들에 있어, 본 발명의 다양한 특징들이, 다양한 진보적인 측면들 중 하나 이상의 이해를 돕고 본 발명을 간소화하기 위한 목적들을 위해, 때때로 단일 실시예, 특징, 또는 설명에서 함께 그룹화된다는 것이 이해되어야 한다.
일부 실시예들에 있어, 장치는, 제 1 송신기 및 제 1 수신기를 포함하는 제 1 집적 회로; 제 2 송신기 및 제 2 수신기를 포함하는 제 2 집적 회로; 및 상기 제 1 송신기와 상기 제 2 수신기를 링크하며 상기 제 1 수신기와 상기 제 2 송신기를 링크하는 통신 채널을 포함하는 인터페이스로서, 상기 통신 채널은 단일 채널 또는 이중 채널 중 하나인, 상기 인터페이스를 포함한다. 일부 실시예들에 있어, 상기 제 1 송신기는 제 1 신호를 송신하도록 동작하고, 상기 제 2 송신기는 제 2 신호를 송신하도록 동작하며, 상기 제 1 신호의 제 1 평균 전압 스윙(swing)은 상기 제 2 신호의 제 2 평균 전압 스윙과 비대칭적이다.
일부 실시예들에 있어, 상기 제 1 송신기는 단일-종단 송신기 또는 차동 송신기 중 하나이다.
일부 실시예들에 있어, 상기 제 1 송신기 출력은 신호 기준이 접지인 로우 공급(low supply) 또는 신호 기준이 공급 전압인 하이 공급(high supply) 중 하나를 기준으로 하거나(referenced), 또는, 로우 공급 및 하이 공급 둘 모두의 조합을 기준으로 한다.
일부 실시예들에 있어, 상기 제 1 송신기의 출력은 비-제로 복귀(non-return to zero: NRZ) 코딩을 포함한다.
일부 실시예들에 있어, 상기 제 1 송신기의 출력들 중 하나가 상기 송신기에 공급되는 하나 이상의 공급 전압들 중 하나의 공급 전압과 실질적으로 동일하다.
일부 실시예들에 있어, 상기 제 1 집적 회로는 메모리 제어기를 포함하며, 상기 제 2 집적 회로는 메모리를 포함한다. 일부 실시예들에 있어, 상기 메모리는 동적 랜덤 액세스 메모리(dynamic random access memory: DRAM)이며, 상기 메모리 제어기는 시스템 온 칩(system on chip: SoC)이다.
일부 실시예들에 있어, 상기 제 1 집적 회로의 상기 제 1 수신기는 상기 제 2 집적 회로의 상기 제 2 수신기보다 더 큰 신호 감도를 갖는다.
일부 실시예들에 있어, 상기 제 1 집적 회로의 공급 전압은 상기 제 2 집적 회로의 공급 전압보다 더 작다.
일부 실시예들에 있어, 방법은, 제 1 송신기 및 제 1 수신기를 포함하는 제 1 집적 회로로부터 제 2 송신기 및 제 2 수신기를 포함하는 제 2 집적 회로로의 송신을 위한 제 1 전압 스윙을 수립(establish)하는 단계; 상기 제 2 집적 회로로부터 상기 제 1 집적 회로로의 송신을 위한 제 2 전압 스윙을 수립하는 단계; 상기 제 1 전압 스윙을 사용하여 상기 제 1 송신기로부터 상기 제 2 수신기로 제 1 신호를 송신하는 단계; 및 상기 제 2 전압 스윙을 사용하여 상기 제 2 송신기로부터 상기 제 1 수신기로 제 2 신호를 송신하는 단계를 포함한다. 일부 실시예들에 있어, 상기 제 1 전압 스윙과 상기 제 2 전압 스윙은 비대칭적이다.
일부 실시예들에 있어, 상기 제 1 집적 회로는 메모리 제어기를 포함하며, 상기 제 2 집적 회로는 메모리를 포함한다.
일부 실시예들에 있어, 상기 제 1 전압 스윙을 수립하는 단계는, 상기 제 1 송신기와 상기 제 2 수신기 사이의 통신 채널에 의한 감쇠 후 상기 제 2 집적 회로의 명세(specification)들을 충족시키기에 충분한 신호 스윙을 수립하는 단계를 포함하며; 및 상기 제 2 전압 스윙을 수립하는 단계는, 상기 제 2 송신기와 상기 제 1 수신기 사이의 통신 채널에 의한 감쇠 후 상기 제 1 집적 회로의 명세들을 충족시키기에 충분한 신호 스윙을 수립하는 단계를 포함한다.
일부 실시예들에 있어, 상기 제 1 송신기와 상기 제 2 수신기 사이의 상기 통신 채널은 이중 통신 채널의 제 1 채널이며, 상기 제 2 송신기와 상기 제 1 수신기 사이의 상기 통신 채널은 상기 이중 통신 채널의 제 2 채널이다.
일부 실시예들에 있어, 상기 제 1 송신기와 상기 제 2 수신기 사이의 상기 통신 채널은 상기 제 2 송신기와 상기 제 1 수신기 사이의 상기 통신 채널과 동일하다.
일부 실시예들에 있어, 상기 제 1 수신기는 상기 제 2 수신기보다 더 큰 신호 감도를 갖는다.
일부 실시예들에 있어, 시스템은, 데이터를 프로세싱하기 위한 프로세싱 엘러먼트; 제 1 송신기 및 제 1 수신기를 포함하는 메모리 제어기; 데이터의 저장을 위한 DRAM(dynamic random access memory)으로서, 상기 DRAM은 제 2 송신기 및 제 2 수신기를 포함하는, 상기 DRAM; 및 상기 제 1 송신기와 상기 제 2 수신기를 링크하며 상기 제 1 수신기와 상기 제 2 송신기를 링크하는 통신 채널을 포함하는 상기 메모리 제어기와 상기 DRAM 사이의 인터페이스를 포함한다. 일부 실시예들에 있어, 상기 제 1 송신기는 제 1 신호를 송신하도록 동작하고, 상기 제 2 송신기는 제 2 신호를 송신하도록 동작하며, 상기 제 1 신호의 제 1 평균 전압 스윙은 상기 제 2 신호의 제 2 평균 전압 스윙과 비대칭적이다.
일부 실시예들에 있어, 상기 메모리 제어기는 시스템 온 칩(SoC)이다. 일부 실시예들에 있어, 상기 제어기의 상기 제 1 수신기는 상기 DRAM의 상기 제 2 수신기보다 더 큰 신호 감도를 갖는다.
일부 실시예들에 있어, 프로세서에 의해 실행될 때, 상기 프로세서가 동작들을 수행하게끔 하는 명령들의 시퀀스들을 나타내는 저장된 데이터를 갖는 컴퓨터-판독가능 저장 매체로서, 상기 동작들은: I/O(input/output) 인터페이스를 통한, 제 1 송신기 및 제 1 수신기를 포함하는 메모리 제어기로부터 제 2 송신기 및 제 2 수신기를 포함하는 메모리로의 송신을 위한 제 1 전압 스윙을 수립하는 것; 상기 메모리로부터 상기 메모리 제어기로의 송신을 위한 제 2 전압 스윙을 수립하는 것; 상기 제 1 전압 스윙을 사용하여 상기 제 1 송신기로부터 상기 제 2 수신기로 제 1 신호를 송신하는 것; 및 상기 제 2 전압 스윙을 사용하여 상기 제 2 송신기로부터 상기 제 1 수신기로 제 2 신호를 송신하는 것을 포함한다. 일부 실시예들에 있어, 상기 메모리 제어기의 상기 제 1 전압 스윙과 상기 메모리의 상기 제 2 전압 스윙은 서로 비대칭적이다.
일부 실시예들에 있어, 상기 제 1 전압 스윙을 수립하는 것은, 상기 제 1 송신기와 상기 제 2 수신기 사이의 통신 채널에 의한 감쇠 후 상기 제 2 집적 회로의 명세들을 충족시키기에 충분한 신호 스윙을 수립하는 것을 포함하며; 및 상기 제 2 전압 스윙을 수립하는 것은, 상기 제 2 송신기와 상기 제 1 수신기 사이의 통신 채널에 의한 감쇠 후 상기 제 1 집적 회로의 명세들을 충족시키기에 충분한 신호 스윙을 수립하는 것을 포함한다.
일부 실시예들에 있어, 상기 제 1 송신기와 상기 제 2 수신기 사이의 상기 통신 채널은 이중 통신 채널의 제 1 채널이며, 상기 제 2 송신기와 상기 제 1 수신기 사이의 상기 통신 채널은 상기 이중 통신 채널의 제 2 채널이다.
일부 실시예들에 있어, 상기 제 1 송신기와 상기 제 2 수신기 사이의 상기 통신 채널은 상기 제 2 송신기와 상기 제 1 수신기 사이의 상기 통신 채널과 동일하다.
일부 실시예들에 있어, 상기 제어기는 상기 메모리보다 더 빠른 성능 및 더 민감한 감도를 갖는 디바이스이며, 상기 메모리에 비하여 더 낮은 신호 전압들을 용인(tolerate)할 수 있다.

Claims (24)

  1. 제 1 송신기 및 제 1 수신기를 포함하는 제 1 집적 회로;
    제 2 송신기 및 제 2 수신기를 포함하는 제 2 집적 회로; 및
    상기 제 1 송신기와 상기 제 2 수신기를 링크하며 상기 제 1 수신기와 상기 제 2 송신기를 링크하는 통신 채널을 포함하는 인터페이스로서, 상기 통신 채널은 단일 채널 또는 이중 채널 중 하나인, 상기 인터페이스를 포함하며,
    상기 제 1 송신기는 제 1 신호를 송신하도록 동작하고, 상기 제 2 송신기는 제 2 신호를 송신하도록 동작하며, 상기 제 1 신호의 제 1 평균 전압 스윙(swing)은 상기 제 2 신호의 제 2 평균 전압 스윙과 비대칭적인, 장치.
  2. 청구항 1에 있어서,
    상기 제 1 송신기는 단일-종단 송신기 또는 차동 송신기 중 하나인, 장치.
  3. 청구항 1에 있어서,
    상기 제 1 송신기 출력은 신호 기준이 접지인 로우 공급(low supply) 또는 신호 기준이 공급 전압인 하이 공급(high supply) 중 하나를 기준으로 하거나(referenced), 또는, 로우 공급 및 하이 공급 둘 모두의 조합을 기준으로 하는, 장치.
  4. 청구항 1에 있어서,
    상기 제 1 송신기의 출력은 비-제로 복귀(non-return to zero: NRZ) 코딩을 포함하는, 장치.
  5. 청구항 1에 있어서,
    상기 제 1 송신기의 출력들 중 하나가 상기 송신기에 공급되는 하나 이상의 공급 전압들 중 하나의 공급 전압과 실질적으로 동일한, 장치.
  6. 청구항 1에 있어서,
    상기 제 1 집적 회로는 메모리 제어기를 포함하며, 상기 제 2 집적 회로는 메모리를 포함하는, 장치.
  7. 청구항 6에 있어서,
    상기 메모리는 동적 랜덤 액세스 메모리(dynamic random access memory: DRAM)인, 장치.
  8. 청구항 6에 있어서,
    상기 메모리 제어기는 시스템 온 칩(system on chip: SoC)인, 장치.
  9. 청구항 1에 있어서,
    상기 제 1 집적 회로의 상기 제 1 수신기는 상기 제 2 집적 회로의 상기 제 2 수신기보다 더 큰 신호 감도를 갖는, 장치.
  10. 청구항 1에 있어서,
    상기 제 1 집적 회로의 공급 전압은 상기 제 2 집적 회로의 공급 전압보다 더 작은, 장치.
  11. 제 1 송신기 및 제 1 수신기를 포함하는 제 1 집적 회로로부터 제 2 송신기 및 제 2 수신기를 포함하는 제 2 집적 회로로의 송신을 위한 제 1 전압 스윙을 수립(establish)하는 단계;
    상기 제 2 집적 회로로부터 상기 제 1 집적 회로로의 송신을 위한 제 2 전압 스윙을 수립하는 단계;
    상기 제 1 전압 스윙을 사용하여 상기 제 1 송신기로부터 상기 제 2 수신기로 제 1 신호를 송신하는 단계; 및
    상기 제 2 전압 스윙을 사용하여 상기 제 2 송신기로부터 상기 제 1 수신기로 제 2 신호를 송신하는 단계를 포함하며,
    상기 제 1 전압 스윙과 상기 제 2 전압 스윙은 비대칭적인, 방법.
  12. 청구항 11에 있어서,
    상기 제 1 집적 회로는 메모리 제어기를 포함하며, 상기 제 2 집적 회로는 메모리를 포함하는, 방법.
  13. 청구항 11에 있어서,
    상기 제 1 전압 스윙을 수립하는 단계는, 상기 제 1 송신기와 상기 제 2 수신기 사이의 통신 채널에 의한 감쇠 후 상기 제 2 집적 회로의 명세(specification)들을 충족시키기에 충분한 신호 스윙을 수립하는 단계를 포함하며; 및
    상기 제 2 전압 스윙을 수립하는 단계는, 상기 제 2 송신기와 상기 제 1 수신기 사이의 통신 채널에 의한 감쇠 후 상기 제 1 집적 회로의 명세들을 충족시키기에 충분한 신호 스윙을 수립하는 단계를 포함하는, 방법.
  14. 청구항 13에 있어서,
    상기 제 1 송신기와 상기 제 2 수신기 사이의 상기 통신 채널은 이중 통신 채널의 제 1 채널이며, 상기 제 2 송신기와 상기 제 1 수신기 사이의 상기 통신 채널은 상기 이중 통신 채널의 제 2 채널인, 방법.
  15. 청구항 13에 있어서,
    상기 제 1 송신기와 상기 제 2 수신기 사이의 상기 통신 채널은 상기 제 2 송신기와 상기 제 1 수신기 사이의 상기 통신 채널과 동일한, 방법.
  16. 청구항 13에 있어서,
    상기 제 1 수신기는 상기 제 2 수신기보다 더 큰 신호 감도를 갖는, 방법.
  17. 데이터를 프로세싱하기 위한 프로세싱 엘러먼트;
    제 1 송신기 및 제 1 수신기를 포함하는 메모리 제어기;
    데이터의 저장을 위한 DRAM(dynamic random access memory)으로서, 상기 DRAM은 제 2 송신기 및 제 2 수신기를 포함하는, 상기 DRAM; 및
    상기 제 1 송신기와 상기 제 2 수신기를 링크하며 상기 제 1 수신기와 상기 제 2 송신기를 링크하는 통신 채널을 포함하는, 상기 메모리 제어기와 상기 DRAM 사이의 인터페이스를 포함하며,
    상기 제 1 송신기는 제 1 신호를 송신하도록 동작하고, 상기 제 2 송신기는 제 2 신호를 송신하도록 동작하며, 상기 제 1 신호의 제 1 평균 전압 스윙은 상기 제 2 신호의 제 2 평균 전압 스윙과 비대칭적인, 시스템.
  18. 청구항 17에 있어서,
    상기 메모리 제어기는 시스템 온 칩(SoC)인, 시스템.
  19. 청구항 17에 있어서,
    상기 제어기의 상기 제 1 수신기는 상기 DRAM의 상기 제 2 수신기보다 더 큰 신호 감도를 갖는, 시스템.
  20. 프로세서에 의해 실행될 때, 상기 프로세서가 동작들을 수행하게끔 하는 명령들의 시퀀스들을 나타내는 저장된 데이터를 갖는 컴퓨터-판독가능 저장 매체로서,
    상기 동작들은:
    I/O(input/output) 인터페이스를 통한, 제 1 송신기 및 제 1 수신기를 포함하는 메모리 제어기로부터 제 2 송신기 및 제 2 수신기를 포함하는 메모리로의 송신을 위한 제 1 전압 스윙을 수립하는 것;
    상기 메모리로부터 상기 메모리 제어기로의 송신을 위한 제 2 전압 스윙을 수립하는 것;
    상기 제 1 전압 스윙을 사용하여 상기 제 1 송신기로부터 상기 제 2 수신기로 제 1 신호를 송신하는 것; 및
    상기 제 2 전압 스윙을 사용하여 상기 제 2 송신기로부터 상기 제 1 수신기로 제 2 신호를 송신하는 것을 포함하며,
    상기 메모리 제어기의 상기 제 1 전압 스윙과 상기 메모리의 상기 제 2 전압 스윙은 서로 비대칭적인, 컴퓨터-판독가능 저장 매체.
  21. 청구항 20에 있어서,
    상기 제 1 전압 스윙을 수립하는 것은, 상기 제 1 송신기와 상기 제 2 수신기 사이의 통신 채널에 의한 감쇠 후 상기 제 2 집적 회로의 명세들을 충족시키기에 충분한 신호 스윙을 수립하는 것을 포함하며; 및
    상기 제 2 전압 스윙을 수립하는 것은, 상기 제 2 송신기와 상기 제 1 수신기 사이의 통신 채널에 의한 감쇠 후 상기 제 1 집적 회로의 명세들을 충족시키기에 충분한 신호 스윙을 수립하는 것을 포함하는, 컴퓨터-판독가능 저장 매체.
  22. 청구항 21에 있어서,
    상기 제 1 송신기와 상기 제 2 수신기 사이의 상기 통신 채널은 이중 통신 채널의 제 1 채널이며, 상기 제 2 송신기와 상기 제 1 수신기 사이의 상기 통신 채널은 상기 이중 통신 채널의 제 2 채널인, 컴퓨터-판독가능 저장 매체.
  23. 청구항 21에 있어서,
    상기 제 1 송신기와 상기 제 2 수신기 사이의 상기 통신 채널은 상기 제 2 송신기와 상기 제 1 수신기 사이의 상기 통신 채널과 동일한, 컴퓨터-판독가능 저장 매체.
  24. 청구항 21에 있어서,
    상기 제어기는 상기 메모리보다 더 빠른 성능 및 더 민감한 감도를 갖는 디바이스이며, 상기 메모리에 비하여 더 낮은 신호 전압들을 용인(tolerate)할 수 있는, 컴퓨터-판독가능 저장 매체.
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