CN115039087A - 数据总线信号调节器及电平移位器 - Google Patents

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Abstract

一种电路(206)包含信号调节器电路系统(208)、电平移位器电路系统(212)以及耦合在所述信号调节器电路系统(208)与所述电平移位器电路系统(212)之间的状态检测器及控制器电路系统(210)。所述状态检测器及控制器电路系统208包含接收器电路系统(228到238)及耦合到所述接收器电路系统(228到238)的有限状态机(222)。所述有限状态机(222)经配置以从信号检测第一数据速率，响应于检测到所述第一数据速率而控制所述信号调节器电路系统(208)的操作，及在第二数据速率期间控制所述电平移位器电路系统(212)的操作。

Description

数据总线信号调节器及电平移位器
技术领域
本发明大体上涉及数据总线接口，且更特定来说，涉及数据总线信号调节器及电平移位器。
背景技术
包含那些符合一或多个通用串行总线(USB)行业标准规范(本文通常称为USB)的总线的数据总线广泛用于促进装置之间的通信。USB的扩展导致各种USB兼容装置，其具有不同的通信及功率要求。例如，嵌入式USB行业标准规范(本文中通常称为eUSB2)实现装置(例如安装在电路板上或包含在计算机系统内的组合件中的集成电路(IC)或芯片)之间的减少的功率通信。然而，尽管eUSB2允许以降低的电压在装置之间进行串行通信，但随着装置特征大小减小及电路板或其它组合件上的装置之间的距离增加，需要额外的机制来支持装置之间的连续通信。
例如，一些标准建议实施某些总线，使得总线短于指定最大长度。长于指定最大长度的总线会导致总线上交换的数据降级。另外，电源(例如电压源及接地)限制可能会影响总线的指定最大长度。为了促进更大的总线长度，一些标准指定可使用何种类型的中继器(例如，由eUSB2指定的混合中继器)。然而，此类中继器需要复杂的状态机，且可能使通过中继器的数据降级。此外，指定的中继器需要更高的功率。
发明内容
在一个实例中，一种电路包含信号调节器电路系统、电平移位器电路系统以及耦合在所述信号调节器电路系统与所述电平移位器电路系统之间的状态检测器及控制器电路系统。所述状态检测器及控制器电路系统包含接收器电路系统及耦合到所述接收器电路系统的有限状态机。所述有限状态机经配置以从信号检测第一数据速率，响应于检测到所述第一数据速率而控制所述信号调节器电路系统的操作，及在第二数据速率期间控制所述电平移位器电路系统的操作。
在另一实例中，一种中间电路适于使用第一及第二导体耦合在第一与第二通信装置之间，且可操作以促进所述第一与第二通信装置之间的通信。所述中间电路包含具有第一及第二输出且适于耦合到所述第一及第二导体的状态检测器及控制器电路。所述中间电路还包含耦合到所述第一输出且适于耦合到所述第一及第二导体的信号调节电路，及耦合到所述第二输出且适于耦合到所述第一及第二导体的电平移位器。所述状态检测器及控制器电路经配置以：检测通信状态；响应于检测到第一通信状态而启用所述信号调节电路；及在第二通信状态期间启用所述电平移位器。例如，所述第一通信状态是高速数据速率，且第二通信状态是低速数据速率或全速数据速率。
在另一实例中，一种系统包含第一集成电路、第二集成电路及耦合在所述第一与第二集成电路之间的中间电路。所述中间电路包含第一开关、经配置以在所述第一开关闭合的状态期间提升信号边沿的信号调节器电路系统、第二开关、可在所述第二开关闭合的状态期间操作的电平移位器电路系统，以及状态检测器及控制器电路系统。所述状态检测器及控制器电路系统包含接收器电路系统及耦合到所述接收器电路系统的有限状态机。所述有限状态机经配置以从所述接收器电路系统处接收的信号检测第一数据速率，响应于检测到第一数据速率而闭合所述第一开关，及在第二数据速率期间闭合所述第二开关。
在另一实例中，一种方法包含接收信号及从所述信号检测第一数据速率。所述方法进一步包含：响应于检测到所述第一数据速率而操作信号调节器电路系统，以用于提升所述信号边沿；及在第二数据速率期间操作电平移位器电路系统，以用于将所述信号的电压电平从第一电压电平移位到第二电压电平。
附图说明
图1是描绘具有中间装置的实例系统的框图，所述中间装置包含信号调节器、电平移位器以及状态检测器及控制器电路系统。
图2是描绘具有中间装置的实例eUSB2系统的示意图，所述中间装置包含信号调节器、电平移位器以及状态检测器及控制器电路系统。
图3是描绘实例电平移位器电路系统的示意图。
图4是描绘实例信号调节器电路系统的示意图。
图5是描绘图4中所说明的高速信号提升器的一些细节的示意图。
图6是描绘实例低功率模式检测器电路系统的示意图及状态图。
图7是描绘由图6中的电路系统可检测以产生用于低功率模式检测的时钟信号的差分信号的信令图。
图8是描绘说明由图6中的电路系统进行的低功率模式检测的模拟结果的信令图。
图9是用于操作包含信号调节器、电平移位器以及状态检测器及控制器电路系统的中间装置的实例方法的流程图。
图10是用于操作包含信号调节器、电平移位器以及状态检测器及控制器电路系统的中间装置的另一实例方法的流程图。
在附图中使用相同的参考数字描绘相同或类似的(例如，结构及/或功能)特征。附图中的特征不一定按比例绘制。
具体实施方式
在一些描述的实例中，在两个装置及/或总线之间使用中间装置。在一些实例中，中间装置使用简化的状态机，其不利用由某些总线标准(例如eUSB2)规定的协议交握。例如，中间装置包含感测电压的接收器电路系统，响应于所述电压，状态机(例如，数字有限状态机)控制信号调节电路系统及电平移位器电路系统的操作。在一些实例中，信号调节包含边沿提升而不是重复分组。此外，在实例中，电平移位器电路系统实现以不同电压源电平及接地电平下操作的装置之间的通信。
首先参考图1，其是描绘根据所描述的实例的系统100的框图。系统100包含两个装置102及104以及中间装置106。在一个实例中，装置102到106包含在相同的物理布置或组合件114中或其上。例如，物理布置114是计算机系统，例如膝上型计算机、台式机、手机、平板电脑、可穿戴装置、电视或监视器。在另一实例中，物理布置114是电路板，例如印刷电路板(PCB)。此外，尽管仅展示两个装置102及104以及一个中间装置106，但在系统100中可包含额外此类装置。
装置102及104可使用通信协议在数据总线101(在本文中还称为总线101)上进行通信，且因此在本文中还称为通信装置。例如，总线101可包含一或多个导体，用于在装置102与104之间传送信令或信号。此外，导体可包含一或多个电迹线或其它类型的信号线。在一些实例中，总线101的导体在中间装置106处终止，例如在电平移位器电路系统112处，使得装置102及104不具有直接电连接。在其它实例中，总线101的导体例如在信号调节器电路系统108处流过中间装置106，使得装置102及104可保持直接电连接。
在另一实例中，装置102及104包含使用由eUSB2定义、与eUSB2一致及/或兼容的通信协议(例如USB版本2.0规范、版本1.1或更早或更高版本的eUSB2规范的嵌入式USB2(eUSB2)物理层补充)在总线101上实现串行通信的电路系统(未展示)，所述规范以引用的方式并入本文中。可使用由eUSB2定义、与eUSB2一致及/或兼容的协议进行通信的装置被称为eUSB2装置，且在eUSB2装置之间提供此类通信的总线、缆线或其它电连接称为eUSB2总线。
装置102及104的实例包含IC或封装系统，例如片上系统(SoC)、数据存储或存储器装置、eUSB2中继器等。此外，作为eUSB2装置，装置102及104可包含当装置102及104中的任一者都不是eUSB2中继器时以本机模式通信的电路系统(未展示)，或者当装置102或104中的一者是eUSB2中继器时以中继器模式通信的电路系统。
中间装置106促进装置102与104之间在总线101上的通信。中间装置106包含信号调节器(或调节)电路系统108、状态检测器及控制器电路系统110以及电平移位器电路系统112(或简称为电平移位器112)。中间装置106的组件或元件108到112可包含在单个半导体衬底(并封装在单个半导体封装中)、多个半导体衬底上(并封装在单个半导体封装中作为单个IC)或在多个IC封装中并作为模块包含，与装置102及104分离。
状态检测器及控制器电路系统110监测总线101上的信令，举例来说，例如包含在一或多个eUSB2分组及/或控制命令或消息中的一或多个信号或信号序列。然后，状态检测器及控制器电路系统110从信令检测总线101上的通信状态(在本文中也称为总线状态或简称为状态)。此外，取决于所检测的状态，状态检测器及控制器电路系统110控制(例如)启用或禁用信号调节器电路系统108及/或电平移位器电路系统112的操作。
为了监测总线101上的信令并检测总线状态，状态检测器及控制器电路系统110包含耦合到总线101以接收信令的接收器电路系统(未展示)及用于从所接收的信令检测总线状态的一或多个有限状态机(未展示)。所检测的状态可包含或指示启动时的端口配置、用于通信的数据(例如，位)速率或其它数据通信速度、暂停或恢复通信、进入或退出低功率模式或其它功率管理状态、总线上装置的复位、装置连接或断接等。
在一个实例中，在检测到第一数据速率(例如eUSB2高速数据速率)时，状态检测器及控制器电路系统110启用信号调节器电路系统108并禁用电平移位器电路系统112。相反，在检测到第二数据速率(例如eUSB2低速或全速数据速率)时，状态检测器及控制器电路系统110禁用信号调节器电路系统108并启用电平移位器电路系统112。在另一实例中，在检测到低功率模式或状态，例如eUSB2 L1功率状态(在本文中也称为L1状态)时，状态检测器及控制器电路系统110通过禁用信号调节器电路系统108的全部或部分使中间装置106进入低功率模式或状态。当处于低功率模式或状态时，中间装置106还可禁用电平移位器电路系统112的全部或部分。进入低功率模式实现功率节省。
电平移位器电路系统112在装置102与104之间将总线101上的信号从一个逻辑电平或电压域转译到另一逻辑电平或电压域。在实例中，电平移位器电路系统112以位级(例如，一次一位)转译信号，而不使用重定时器电路系统，且因此在本文中也称为“位级中继器”。当装置具有不同的电源及接地电平时，这允许装置102与104(包含两个eUSB2装置)之间在总线101上进行通信，具有协议无关的优点，这意味着与装置之间使用的通信协议无关。这与eUSB2混合中继器相反，eUSB2混合中继器需要：符合eUSB2定义的端口、重定时器及全时钟及数据恢复(CDR)电路系统，以及通过在eUSB2装置之间转译整个分组及转译控制命令或消息来执行“分组级中继器”的能力。因此，与eUSB2混合中继器相比，本文所描述的位级中继器可以更少的复杂性及相关成本有益地实施。
电平移位器电路系统112的进一步优点是，当装置的组件(例如，晶体管)的一或多个特征大小缩小时，其可实现装置102与104之间的通信。例如，eUSB2当前支持在1.2及1.0伏(V)下操作的装置(例如，支持5纳米(nm)工艺节点)，其中电平移位器电路系统112可在两个eUSB2装置之间以位级直接转译信号。随着特征大小缩小，例如，针对具有相关联较低电压域(例如0.8V)的3nm及2nm工艺节点以及其它工艺节点，电平移位器电路系统112可在额外电压域之间转译信号。这有益地允许使用中间装置106来支持eUSB2装置到eUSB2装置的位级转译，因为eUSB2扩展以适应较低的电压域。
信号调节器电路系统108包含提升总线101上的信令功率的信号提升器电路系统(未展示)，同样没有作为分组中继器执行的复杂性。在实例中，在eUSB2高速信令期间，信号调节器电路系统108通过检测总线101上的差分信号的边沿并将差分电流注入到总线101上而调节总线101上的信号。将电流注入到总线101上可增加边沿转变的速率，并对应地减少总线101上边沿的转变时间，这改进信号的眼图，并允许增加总线101的长度。因此，信号调节器电路系统108可有益地克服两个eUSB2装置之间10英寸的最大迹线长度的限制，以满足eUSB2规范中定义的眼图约束。在期望更大电路板大小或柔性缆线连接的一些应用中，使用更长的总线是有益的。
图2描绘根据所描述的实例的eUSB2系统200。系统200是图1的系统100的实例实施方案。系统200包含两个eUSB2装置202及204以及中间装置206。eUSB2装置202及204是装置102及104的实例实施方案，且中间装置206是中间装置106的实例实施方案。
在一个实例中，装置202到206包含在相同的物理布置或组合件214中或其上。例如，物理布置214是计算机系统，例如膝上型计算机、台式机、手机、平板电脑、可穿戴装置、电视或监视器。在另一实例中，物理布置214是电路板，例如PCB。此外，尽管仅展示两个eUSB2装置202及204以及一个中间装置206，但在系统200中可包含额外此类装置。此外，eUSB2装置202及204每一者可包含在单个半导体衬底(并封装在单个半导体封装中)、多个半导体衬底上(并封装在单个半导体封装中作为单个IC)或在多个IC封装中并包含为模块。
在实例中，eUSB2装置202是作为主机或控制器装置操作的SoC，且eUSB2装置204是连接的装置，其可为另一SoC、数据存储或存储器装置、eUSB2中继器等。eUSB2装置202及204的其它实例预期在本描述的范围内。eUSB2装置202及204包含使用由eUSB2定义、与eUSB2一致及/或兼容的通信协议在总线201上实现串行通信的电路系统(未展示)。取决于装置类型，装置202及204包含以本机模式及/或中继器模式通信的电路系统(未展示)。
总线201包含用于在eUSB2装置202与204之间传送信令的导体203、205、207及209。导体可包含一或多个电迹线、导体或其它类型的信号线。如所展示，eUSB2装置202包含耦合到数据总线201的导体203的eUSB2数据+引脚eDP0(eDP0引脚)及耦合到数据总线201的导体205的eUSB2数据-引脚eDM0(eDM0引脚)。eUSB2装置204包含耦合到数据总线201的导体207的eUSB2数据+引脚eDP1(eDP1引脚)及耦合到数据总线201的导体209的eUSB2数据-引脚eDM1(eDM1引脚)。
在图2的实例实施例中，eDP0、eDM0、eDP1及eDM1引脚与总线201之间的耦合使eUSB2装置202及204能够以称为“高速”数据速率的第一数据速率、称为“全速”数据速率的第二数据速率及称为“低速”数据速率的第三数据速率来传达信令。“高速”数据速率是eUSB2支持的最快数据速率，且当前在标准中定义为480兆位/秒(Mb/s)。“全速”数据速率是eUSB2支持的中间数据速率，且当前在标准中定义为12Mb/s。“低速”数据速率是eUSB2支持的最慢数据速率，且当前在标准中定义为1.5Mb/s。
中间装置206耦合到总线201并促进装置202与204之间的通信。在此实例中，中间装置206(类似于图1中的中间装置106)包含信号调节器电路系统208(类似于图1中的信号调节器电路系统108)、状态检测器及控制器电路系统210(类似于图1中的状态检测器及控制器电路系统110)、电平移位器电路系统212(类似于图1中的电平移位器电路系统112)，L1模式或状态检测器电路系统216(本文中也称为L1电路系统216)及eSE1模式或状态检测器电路系统218(本文中也称为eSE1电路系统218)。中间装置206的组件或元件208到212、216及218可包含在单个半导体衬底(并封装在单个半导体封装中)、多个半导体衬底上(并封装在单个半导体封装中作为单个IC)或在多个IC封装中并作为模块包含，与eUSB2装置202及204分离。
状态检测器及控制器电路系统210监测总线201上的信令，举例来说，例如包含在一或多个分组及/或控制消息中的一或多个信号或信号序列。然后，状态检测器及控制器电路系统210从信令检测总线201上的通信状态(即，总线状态或状态)。取决于所检测的状态，状态检测器及控制器电路系统210控制(例如，启用或禁用)信号调节器电路系统208、电平移位器电路系统212、L1电路系统216及/或eSE1电路系统218的操作。此外，一旦启用，L1电路系统216及/或eSE1电路系统218就可向状态检测器及控制器电路系统210提供输入，以进一步控制信号调节器电路系统208及/或电平移位器电路系统212的操作。
为了监测总线201上的信令并检测总线状态，状态检测器及控制器电路系统210包含耦合到总线201以接收信令的接收器电路系统及从所接收的信令检测总线状态的数字有限状态机(FSM)222。数字FSM 222包含：由数字电路系统实施的FSM 224及耦合到FSM 224的一或多个振荡器226。FSM 224的数字电路系统可包含逻辑门、组合逻辑、触发器、中继器、寄存器、可编程逻辑装置及/或可编程逻辑控制器中的一或多者或其组合。FSM 224经实施为简化的状态机，其被动地检测总线状态，而不是像分组中继器那样主动参与协议交握。振荡器226提供一或多个时钟信号，以实现对接收器输出处由FSM 224用来检测总线状态的信号进行采样。振荡器226可使用晶体振荡器、微机电系统(MEMs)装置、体声波装置或其它电子振荡器实施。
状态检测器及控制器电路系统210的接收器电路系统包含单端或单输入接收器228、230、232及234以及双输入接收器236及238。例如，接收器228到234是电压缓冲器(例如，单端互补金属氧化物半导体(CMOS)缓冲器)，其充当模拟比较器，其比较输入处的单个信号与提供到比较器的电源电压的函数，以确定输出处的信号。例如，当输入到单端接收器的信号超过电压源的一半时，输出信号为逻辑电平1；否则，输出信号为逻辑电平0。接收器236及238是差分接收器，其比较两个输入处的信号以在输出处产生信号。例如，当eDP0引脚处的信号超过eDM0引脚处的信号时，输出信号为逻辑电平1；否则，输出为逻辑电平0。类似地，当eDP1引脚处的信号超过eDM1引脚处的信号时，输出信号为逻辑电平1；否则，输出为逻辑电平0。在其它实例中，差分接收器236及238不包含在状态检测器及控制器电路系统210中。
如所说明的，接收器228的输入耦合到导体203以从eUSB2装置202的eDP0引脚接收信令，且接收器230的输入耦合到导体205以从eUSB2装置202的eDM0引脚接收信令。接收器236的输入分别耦合到导体203及205，以从eDP0及eDM0引脚两者接收信令。如进一步说明的，接收器232的输入耦合到导体207以从eUSB2装置204的eDP1引脚接收信令，且接收器234的输入耦合到导体209以从eUSB2装置204的eDM1引脚接收信令。接收器238的输入分别耦合到导体207及209，以从eDP1及eDM1引脚接收信令。接收器228到238的输出耦合到FSM 224。
在操作期间，FSM 224通过其数字电路系统对来自接收器228到238的信令进行采样以确定总线状态。例如，在eUSB2装置202用作SoC控制器或主机的情况下，eUSB2装置202可检测总线201上eUSB2装置204的启动或连接。替代地，在总线201上的通信期间，其中eUSB2装置204支持低速、全速及高速信令，数据速率可从一个数据速率改变为另一数据速率，例如，从低速或全速改变为高速信令。响应地或因此，eUSB2装置202及/或eUSB2装置204在总线201上发送指示总线201上通信的数据速率的信令。在实例中，信令包含可由FSM 224识别的特定电压电平序列。信令可包含控制信令，例如指示L0状态及L0状态的数据速率的控制命令或消息。
在实例中，FSM 224从接收器228及230接收一或多个电压输出信号序列，FSM 224将其识别为总线201上的低速或全速信令。根据eUSB2，为了区分低速及全速信令，所有低速信令都是全速的相反，例如，除控制消息信令外，交换eD+及eD-。替代地，FSM 224从接收器228及230接收一或多个电压输出信号序列及/或从差分接收器236接收一或多个电压输出信号序列，FSM 224将其识别为总线201上的高速信令。
在一个实例中，在检测到eUSB2高速数据速率时，FSM 224在将信号调节器电路系统208耦合到状态检测器及控制器电路系统210的导体211上发送一或多个信号。FSM 224还在将电平移位器电路系统212耦合到状态检测器及控制器电路系统210的导体213上发送一或多个信号。导体211上的一或多个信号(例如，启用信号)启用信号调节器电路系统208的操作。导体213上的一或多个信号(例如，禁用信号)禁用电平移位器电路系统212的操作。相反，在检测到eUSB2低速或全速数据速率时，或在不操作信号调节器电路系统208时作为默认，FSM 224在导体211及213上发送一或多个信号，以禁用信号调节器电路系统208的操作并启用电平移位器电路系统212的操作。在实例中，启用信号是逻辑电平1或“高”信号或状态，且禁用信号是逻辑电平0或“低”信号或状态。然而，在另一实例中，可实施相反的情况。
此外，在检测到eUSB2高速数据速率时，FSM 224在将L1电路系统216耦合到状态检测器及控制器电路系统210的导体215上发送一或多个信号。导体215上的一或多个信号在信号调节器电路系统208的操作期间启用L1电路系统216的操作。
当L1电路系统216检测到eUSB2 L1状态时，其经由将L1电路系统216耦合到状态检测器及控制器电路系统210的导体215发信号通知FSM 224。响应于此，例如，FSM 224可在导体211及215上发送一或多个信号，以禁用信号调节器电路系统208及L1电路系统216的操作，直到FSM 224检测到eUSB2 L1恢复状态。响应于L1恢复状态，且在一些实例中，在检测到eUSB2高速数据速率时，FSM 224可在导体211及215上发送一或多个信号，以重新启用信号调节器电路系统208及L1电路系统216的操作。根据eUSB2，L1状态是链路功率管理的部分。稍后参考图6到8描述L1电路系统216的实例实施方案及其操作。
eSE1电路系统218检测eUSB2单端1(eSE1)状态或XeSE1状态。例如，实例eSE1状态包含扩展单端1(ESE1)、SOWake、SOResume及SOReset。在特定实例中，ESE1状态在eUSB2装置202及/或204通电期间通告装置断接事件或端口复位事件。在通电期间检测端口复位的eSE1电路系统218先于且在此实例中启用FSM 224检测总线201上使用的数据速率。当导体203及205上的信令处于逻辑电平1或高状态，或导体207及209上的信令在由eUSB2标准定义的时间段内处于高状态时，检测到ESE1状态。
在操作期间，并响应于FSM 224从接收器228及230或接收器232及234的输出信号检测到高状态，FSM 224在将eSE1电路系统218耦合到状态检测器及控制器电路系统210的导体217上发送一或多个信号。导体217上的一或多个信号使eSE1电路系统218的操作复位。当eSE1电路系统218检测到ESE1状态时，其经由将eSE1电路系统218耦合到状态检测器及控制器电路系统210的导体217发信号通知FSM 224。然后，FSM 224可继续检测总线201上的数据速率。
在实例中，eSE1电路系统218包含四个单端接收器(未展示)，例如CMOS缓冲器及计数器功能(未展示)，例如用于产生时钟信号的振荡器及耦合到接收器的数字计数器。接收器中的两者分别耦合到导体203及205以检测来自eUSB2装置202的信令。其它两个接收器分别耦合到导体207及209以检测来自eUSB2装置204的信令。eSE1电路系统218还可包含将接收器耦合到总线201的开关。
当在导体217上接收到一或多个信号时，开关中的两者闭合以将接收器中的两者耦合到总线201。闭合的开关分别将接收器耦合到导体203及205，或分别将接收器耦合到导体207及209。当计数器指示信号的高状态已在接收器输出处保持指示ESE1状态所需的时间量时，eSE1电路系统218经由导体217发信号通知FSM 224。在接收到指示ESE1状态的信令之后，FSM 224可在导体217上响应地发送一或多个信号，以打开开关并复位eSE1电路系统的计数器。
电平移位器电路系统212被实施为位级中继器，其在eUSB2装置202与204之间将总线201上的信号从一个逻辑电平或电压域转译到另一逻辑电平或电压域。在所说明的实例中，eUSB2装置202及204在其内操作或与eUSB2装置202及204兼容的电压域是0.8V、1.0V或1.2V中的一者，其确定二进制配置中的高逻辑电平，例如1。低逻辑电平，例如0，由电平移位器电路系统212的接地参考确定。
电平移位器电路系统212包含接收器240、242、244、246及转译电路系统248、250、252、254，其实现eUSB2装置202与204之间的双向电压电平转译。在实例中，接收器240到246是单端CMOS缓冲器，且转译电路系统248到254包含开关。
如所展示，接收器240的输入耦合到导体203，且接收器242的输入耦合到导体205，以在由eUSB2装置202支持的电压电平下接收信令。接收器240的输出耦合到转译电路系统248的输入，且接收器242的输出耦合到转译电路系统250的输入。进一步来说，转译电路系统248的输出耦合到导体207，且转译电路系统250的输出耦合到导体209，以使来自接收器240及242的信令能够转译到由eUSB2装置204支持的电压及接地参考电平。
在相反方向上，接收器244的输入耦合到导体207，且接收器246的输入耦合到导体209，以在由eUSB2装置204支持的电压电平下接收信令。接收器244的输出耦合到转译电路系统252的输入，且接收器246的输出耦合到转译电路系统254的输入。进一步来说，转译电路系统252的输出耦合到导体203，且转译电路系统254的输出耦合到导体205，以使来自接收器244及246的信令能够转译到由eUSB2装置202支持的电压及接地参考电平。
在实施方案中，电平移位器电路系统212一次只有一个方向是活动的，例如，用于从eUSB2装置202到eUSB2装置204的通信或从eUSB2装置204到eUSB2装置202的通信。例如，导体213上启用电平移位器电路系统212的操作的信号也设置其中其执行电压转译的方向。稍后参考图3描述电平移位器电路系统212的实例实施方案。
信号调节器电路系统208包含开关SW1、开关SW2及高速(HS)信号提升器电路系统220(在本文中也称为信号提升器电路系统220)。开关SW1及SW2可包含一或多个合适类型的晶体管，例如场效应晶体管(FET)及/或双极结晶体管(BJT)。开关SW1的第一端子或端部耦合到导体203，且开关SW1的第二端子耦合到导体207及信号提升器电路系统220。开关SW2的第一端子耦合到导体205，且开关SW2的第二端子耦合到导体209。
响应于导体211上的一或多个信号，开关SW1及SW2从打开状态(打开)转变到闭合状态(闭合)，以将信号提升器电路系统220耦合到总线201。一旦耦合，信号提升器电路系统220就提升总线201上的信令功率。稍后参考图4及5描述信号调节器电路系统208的实例实施方案。
图3描绘根据所描述的实例的电平移位器电路系统312。电平移位器电路系统312是图1的电平移位器电路系统112及图2的电平移位器电路系统212的实例部分实施方案。特定来说，图3中所说明的组件实现从eUSB2装置202到eUSB2装置204的低速及全速信令的电压转译。相同或类似的电路系统可用于实现从eUSB2装置204到eUSB2装置202的低速及全速信令的电压转译。
电平移位器电路系统312包含分别经由导体203及205耦合到eDP0及eDM0引脚的接收器240及242、可编程电压源300及302、包含开关SW3及SW4的转译电路系统348、包含开关SW5及SW6的转译电路系统350以及开关SW7及SW8。开关SW3及SW4交替操作，这意味着当一个开关打开时，另一开关闭合，反之亦然。类似地，开关SW5及SW6交替操作。此外，开关SW3到SW8可包含一或多个合适类型的晶体管，例如FET及/或BJT。此外，可编程电压源300及302每一者可经编程为0.8V、1.0V或1.2V。然而，在本描述的范围内预期会有其它电压电平。
可编程电压源300耦合到接收器240及242的相应输入，并编程到由eUSB2装置202支持的电压电平VSUPPLY1。可编程电压源302耦合到开关SW3及SW5的相应第一端子，并编程到由eUSB2装置204支持的电压电平VSUPPLY2。开关SW3的第二端子耦合到接收器240的输出及开关SW4的第一端子。开关SW3的第三端子耦合到开关SW4的第二端子及开关SW7的第一端子。开关SW4的第三端子耦合到eUSB2装置204的接地参考304(在本文中也称为接地304)。导体213耦合到开关SW7及SW8的相应第二端子，且开关SW7的第三端子耦合到导体207。
开关SW5的第二端子耦合到接收器242的输出及开关SW6的第一端子。开关SW5的第三端子耦合到开关SW6的第二端子及开关SW8的第一端子。开关SW6的第三端子耦合到接地304，且开关SW8的第三端子耦合到导体209。
响应于导体213上的启用信号(例如，逻辑1)，开关SW7及SW8从打开状态转变到闭合状态，以将转译电路系统348及350分别耦合到导体207及209。在实例中，当接收器240的输入处的信令超过VSUPPLY1/2时，接收器240的输出处于逻辑电平1，其表示eUSB2装置202的逻辑电平1。接收器240的输出处的逻辑电平1闭合开关SW3以在导体207上提供VSUPPLY2，其表示eUSB2装置204的逻辑电平1。接收器240的输出处的逻辑电平1导致开关SW4的打开状态。
相反，当接收器240的输入处的信令小于VSUPPLY1/2时，接收器240的输出处于逻辑电平0，其表示eUSB2装置202的逻辑电平0。接收器240的输出处的逻辑电平0闭合开关SW4以在导体207上提供接地参考304，其表示eUSB2装置204的逻辑电平0。接收器240的输出处的逻辑电平0导致开关SW3的打开状态。
类似地，当接收器242的输入处的信令超过VSUPPLY1/2时，接收器242的输出处于逻辑电平1，其表示eUSB2装置202的逻辑电平1。接收器242的输出处的逻辑电平1闭合开关SW5以在导体209上提供VSUPPLY2，其表示eUSB2装置204的逻辑电平1。接收器242的输出处的逻辑电平1导致开关SW6的打开状态。
相反，当接收器242的输入处的信令小于VSUPPLY1/2时，接收器242的输出处于逻辑电平0，其表示eUSB2装置202的逻辑电平0。接收器242的输出处的逻辑电平0闭合开关SW6以在导体209上提供接地参考304，其表示eUSB2装置204的逻辑电平0。接收器242的输出处的逻辑电平0导致开关SW5的打开状态。此外，响应于在导体213上接收到禁用信号(例如，逻辑0)，开关SW7及SW8从闭合状态转变到打开状态，以分别将转译电路系统348及350与导体207及209解耦。
图4描绘根据所描述的实例的信号调节器电路系统408。信号调节器电路系统408是图1的信号调节器电路系统108及图2的信号调节器电路系统208的实例实施方案。信号调节器电路系统408包含开关SW1及SW2、开关SW9及SW10以及信号提升器电路系统220。
导体211的信号线401耦合到开关SW1及SW2的相应第一端子，且导体211的信号线403耦合到开关SW9及SW10的相应第一端子。开关SW1的第二端子耦合到导体203，且开关SW1的第三端子耦合到导体207及开关SW9的第二端子。开关SW9的第三端子耦合到信号提升器电路系统220。开关SW2的第二端子耦合到导体205，且开关SW2的第三端子耦合到导体209及开关SW10的第二端子。开关SW10的第三端子耦合到信号提升器电路系统220。
响应于导体211的信号线401及403上的启用信号，例如逻辑1，开关SW1、SW2、SW9及SW10从打开状态转变到闭合状态。闭合的开关SW1及SW9将导体203及207耦合到信号提升器电路系统220，且闭合的开关SW2及SW10将导体205及209耦合到信号提升器电路系统220。这启用信号提升器电路系统220的操作。
图5描绘根据所描述的实例的信号提升器电路系统520的示意图。信号提升器电路系统520是图2及4的信号提升器电路系统220的实例实施方案。信号提升器电路系统520包含转变检测器电路500及502、电流源504及506以及开关SW11及SW12。在实例中，转变检测电路500是差分比较器，其具有耦合到总线201的第一及第二输入，以接收数据+及数据-差分信号(例如，来自eDP0及eDM0引脚或来自eDP1及eDM1引脚)，并由此检测差分信号的上升边沿。类似地，转变检测电路502是差分比较器，其具有耦合到总线201的第一及第二输入，以接收数据+及数据-差分信号，并由此检测差分信号的下降边沿。
转变检测器电路500的输出耦合到开关SW11的第一端子。开关SW11的第二端子耦合到电流源504的输出，且开关SW11的第三端子耦合到总线201，以在信号提升器电路系统220的操作期间从eDP0及eDP1引脚接收信令。类似地，转变检测器电路502的输出耦合到开关SW12的第一端子。开关SW12的第二端子耦合到电流源506的输出，且开关SW12的第三端子耦合到总线201，以在信号提升器电路系统220的操作期间从eDM0及eDM1引脚接收信令。
在检测到总线201上的差分信号的上升边沿时，转变检测器电路500输出闭合开关SW11的信号。响应地，电流源504向导体203或207提供电流(取决于高速信令的方向)，以提升导体上的上升边沿。当未检测到上升边沿时，转变检测器电路500输出打开开关SW11的信号，以将电流源504从总线201断接。
在检测到总线201上的差分信号的下降边沿时，转变检测器电路502输出闭合开关SW12的信号。响应地，电流源506吸收来自导体205或209的电流(取决于高速信令的方向)，以提升导体上的下降边沿。当未检测到下降边沿时，转变检测器电路502输出打开开关SW12的信号，以将电流源506从总线201断接。
在另一实例中，电流源504及506是可调整电流源。例如，状态检测器及控制器电路系统210(或110)可包含感测总线201上的阻抗以确定经由电流源504及506提供的提升电流的电路系统(未展示)。此外，在一些实例中，仅当在总线202上发送高速分组时才触发信号提升器电路系统520。否则，信号提升器电路系统处于空闲状态。
注入的电流改进在总线201上沿任一方向行进的信号的上升及下降时间，以允许增加信号的传输距离。分组中继器增加抖动及倾斜，可能截断分组位的开始，并可能在分组的结束添加滴流位(dribble bit)。然而，信号提升器电路系统520可在没有这些限制中的一或多者的情况下实施。
图6描绘根据所描述的实例的L1电路系统616。L1电路系统616是图2的L1电路系统216的实例实施方案。L1电路系统616包含时钟及数据恢复(CDR)电路600及FSM 602。CDR电路600从总线201上的一或多个分组导出时钟，例如480兆赫(MHz)时钟，其由所述CDR电路提供到FSM 602以用于检测L1状态。
CDR电路600包含接收器604、电流源606及608、差分放大器610、比较器612及614、延迟电路618、开关SW13到SW15、电容器C1及C2以及电阻器R1及R2。在实例中，延迟电路618是延迟线，电容器C1及C2具有相同的电容值，电阻器R1及R2具有相同的电阻值，且接收器604是差分接收器，其比较其两个输入处的信号以在其输出处产生信号。例如，当eDP0引脚处的信号超过eDM0引脚处的信号时，输出信号为逻辑电平1；否则，输出信号为逻辑电平0。类似地，当eDP1引脚处的信号超过eDM1引脚处的信号时，输出信号为逻辑电平1；否则，输出信号为逻辑电平0。此外，开关SW13到SW15可为FET、BJT或其组合。
FSM 602包含数字逻辑622及计数器624。逻辑622用于检测用于指示L1状态的分组标识符(PID)。用于执行其它功能(例如检测一或多个额外PID)的额外逻辑(未展示)可包含在FSM 602中。计数器624耦合到接收器604的输出，并协助从数据总线201上的一或多个分组检测PID。FSM 602可包含逻辑门、组合逻辑、触发器、中继器、寄存器、可编程逻辑装置及/或可编程逻辑控制器中的一或多者或其组合。FSM 602还被动地检测来自总线201上的通信的信息，但不主动参与通信协议交换。
如所说明的，接收器604的输出耦合到开关SW13及SW14的相应第一端子以及FSM602的输入。开关SW13的第二端子耦合到电流源606的输出，且开关SW13的第三端子耦合到电容器C1的第一端子、差分放大器610的非反相输入及比较器614的非反相输入。电容器C1的第二端子耦合到接地参考620(在本文中也称为接地620)。
电阻器R1及R2以及差分放大器610耦合在一起以形成电压乘法器，在这种情况下是倍压器。即，差分放大器610的反相输入耦合到电阻器R1及R2的相应第一端子。电阻器R1的第二端子耦合到接地620，且电阻器R2的第二端子耦合到差分放大器610的输出。
比较器612的反相输入还耦合到差分放大器610的输出。比较器612的非反相输入耦合到：比较器614的非反相输入；开关SW15及电容器C2的相应第一端子；以及通过开关SW14耦合到电流源608的输出。电容器C2及开关SW15的相应第二端子耦合到接地620。比较器612的输出耦合到延迟电路618的输入，且延迟电路618的输出耦合到开关SW15的第三端子。最后，比较器614的输出耦合到FSM 602的另一输入，并协助从数据总线201上的一或多个分组检测PID。
将参考图7中所说明的实例信令图700来描述CDR电路600的操作。信令图700展示在接收器604的输入处提供的差分信号702及704。在一个实例中，信号702是从eDP0引脚提供到导体203上的信号，且信号704是从eDM0引脚提供到导体205上的信号。替代地，信号702是从eDP1引脚提供到导体207上的信号，且信号704是从eDM1引脚提供到导体209上的信号。为简单起见，通过参考向eUSB2装置204发送高速信令的eUSB2装置202来描述L1电路系统616的操作，其中信令含有eUSB2分组。因此，信号702被称为eDP0信号702，且信号704被称为eDM0信号704。
在706处指示第一分组的分组结束(EOP)。EOP之后是708处指示的SE0(单端0)状态。SE0状态由eDP0信号702及eDM0信号704指示，在此实例中，处于逻辑电平0或低状态。SE0状态紧接在下一个分组的开始之前，其中SYNC模式710的开始指示下一个分组的开始。CDR电路600使用SYNC模式710来产生480MHz时钟。
在SE0状态期间，L1电路系统616得到复位。例如，FSM 224检测SE0状态，并向导体215上的L1电路系统616发送启用/复位信号。响应于启用/复位信号，FSM 602使逻辑622复位为开始状态，并使计数器624复位，从而复位FSM 602的时钟。此外，在实例实施方案中，电流源606及608在SYNC模式开始时处于关断状态(OFF)。在进一步实例中，FSM 224仅在其首先启用信号调节器电路系统210时启用/复位L1电路系统616，使得电路系统210及616可同时操作。后续的SE0状态由包含在FSM 602中的逻辑(未展示)检测，其检测导致L1电路系统616的复位。
在712处指示SYNC模式710的第一SYNC位的开始。此后，每当eDP0信号702转变为大于eDM0信号704时(借此接收器604的输出转变为逻辑1)，计数器624增加以对SYNC位的数量进行计数。开关SW13及SW14响应于接收器604的输出处的逻辑1而闭合。然而，电流源606及608是否处于导通状态(ON)以对耦合到其的相应电容器C1及C2充电取决于计数器值。
即，在716处，电流源606在计数器624计数第一SYNC位之后及/或响应于计数器624计数第一SYNC位而接通。这使得电流源606能够在开关SW13闭合时对电容器C1充电。在718处，电流源606在计数器624计数第三SYNC位之后及/或响应于计数器624计数第三SYNC位而关断。此时，电容器C1已充电足以跨电容器C1产生电压V1的时间量。
在比较器614的反相输入处提供电压V1作为参考电压。电压V1还提供到差分放大器610的非反相输入，其在差分放大器610的输出处产生2*V1的电压。在比较器612的反相输入处提供电压2*V1作为参考电压。参考电压V1及2*V1的准确度受电容器C1上的泄漏限制。
在720处，电流源608在计数器624计数第七SYNC位之后及/或响应于计数器624计数第七SYNC位而接通。电流源608与606之间的电流比Ix对I(Ix/I)用于调谐时钟频率，以补偿关断电流源606与接通电流源608之间的延迟。当开关SW14闭合时，接通电流源608使得能够对电容器C2充电，且进一步使得比较器612及614以及开关SW15的操作能够在比较器614的输出处产生480MHz时钟信号(CLK)。一般来说，来自信号702及704的定时信息以跨电容器C2的电压VRAMP的形式保存。
更特定来说，随着电容器C2充电，斜坡电压VRAMP升高，并提供到比较器612及614的相应非反相输入。当VRAMP<V1时，CLK为低，且来自比较器612的复位信号(RESET)为低。低RESET使开关SW15保持打开。当VRAMP超过V1时，CLK变高。当VRAMP超过2*V1时，RESET变高。
在由延迟电路系统618产生的延迟之后，高RESET闭合开关SW15。响应地，电容器C2开始放电并下拉VRAMP。当VRAMP低于2*V1时，RESET变低。然而，低RESET延迟足够的时间，使VRAMP降至低于V1并将CLK拉低。一旦向开关SW15提供低RESET，SW15就将转变为打开状态，以允许电容器C2开始再充电以产生下一个CLK脉冲。
尽管在图7中未展示，但当前分组的PID在SYNC模式710结束后开始。FSM 602接收来自接收器604的输出信号及CLK两者。CLK用于对来自接收器604的输出信号进行采样，以使逻辑622能够检测指示进入低功率状态的PID。例如，进入L1状态由EXT PID 1010指示。当逻辑622未能检测到EXT PID时，其退出。响应地，L1电路系统616被复位并等待下一个分组。然而，如果逻辑622检测到EXT PID，那么L1电路系统616复位并尝试使用FSM 602的额外逻辑(未展示)检测SUB PID及ACK PID。如果FSM 602未能检测到SUB PID或ACK PID，那么L1电路系统616复位并等待下一个分组。在检测到EXT PID、SUB PID及ACK PID时，FSM 602例如使用逻辑1在导体215上发信号通知FSM 224，以指示L1状态下的有效进入。
图8说明描绘来自检测L1状态的L1电路系统616的模拟结果的信令图800。信令图800说明承载多个分组的eDP及eDM信号802、从由eDP及eDM信号802传达的分组产生的CLK信号804及导体215上的信号806。eDP及eDM信号802以及CLK信号804的分解段808展示用于检测第一分组的EXT PID 812的经产生CLK信号810、用于检测第二分组的SUB PID 816的经产生CLK信号814及用于检测第三分组的ACK PID 820的经产生CLK信号818。在检测到ACK PID之后，FSM 602将导体215上的逻辑1(在824处指示)发送到FSM 624以进入L1状态。在此实例中，如822处所指示，FSM 602在检测到ACK PID之后等待10微秒以发信号通知L1检测。然而，在其它实例中，等待期不同，或没有等待期。
图9是用于操作包含信号调节器电路系统、电平移位器电路系统以及状态检测器及控制器电路系统的中间装置的实例方法900的流程图。在一个实例中，方法900由参考图1描述的中间装置106执行。在另一实例中，方法900由参考图2描述的中间装置206执行。此外，在又一实例中，方法900根据所描述的实例仅实施中间装置的一部分或一些功能或可操作性，且方法900说明一种实例操作方法。为简单起见，如上文参考图2到8所描述，通过参考实例中间装置206描述方法900。
根据方法900，状态检测器及控制器电路系统210使用接收器228到238中的一或多者从总线201接收信号，并在框902处操作数字FSM 222，以从信号检测总线状态或通信状态。在框904处，检测总线状态包含从在接收器电路系统处接收的信号检测第一数据速率或第二数据速率。在此实例中，在框904处，FSM 224确定是否检测到高速(HS)数据速率。如果FSM 224未检测到高速数据速率，而是检测到低速或全速数据速率，那么在框906处，FSM224启用电平移位器电路系统212的操作。电平移位器电路系统212用于将信号的电压电平从第一电压电平移位到第二电压电平。在实例中，根据实例电平移位器电路系统312实施并操作电平移位器电路系统。在操作电平移位器电路系统212的同时，方法900还在框902处继续操作数字FSM 222，以根据需要检测其它总线状态，包含检测数据速率。
如果FSM 224检测到高速数据速率，那么FSM 224在框908处启用信号调节器电路系统208的操作，且在框910处启用L1电路系统216的操作。在实例中，信号调节器电路系统根据实例信号调节器电路系统408及HS信号提升器520实施并操作，且L1电路系统根据实例L1电路系统616实施并操作。例如，操作信号调节器电路系统208用于提升信号边沿。此外，在实例中，在框912处，操作L1电路系统216用于检测L1状态。例如，操作L1电路系统216包含例如由CDR电路600使用在信号中传达的分组内的相应同步(SYNC)模式来产生时钟信号。此外，检测L1状态包含向有限状态机(例如，FSM 622)提供时钟信号，并由有限状态机使用时钟信号检测连续分组中的EXT PID、SUB PID及ACK PID的指示。
在框912处，如果未检测到L1状态，那么方法900在框908处继续操作信号调节器电路系统208，且在框910处继续操作L1电路系统216。如果检测到L1状态，那么在框914处，中间装置206在低功率状态下操作。低功率状态至少包含禁用信号调节器电路系统208。在框916处，低功率状态继续，直到检测到L1恢复状态。当检测到L1恢复状态时，方法900在框902处继续数字FSM 222的操作，以根据需要检测其它总线状态，包含检测数据速率。
在框918处，在操作信号调节器电路系统208或电平移位器电路系统212的同时，数字FSM 222还启用eSE1电路系统218的操作。在框920处，操作eSE1电路系统218用于从信号检测一或多个eSE1状态。在实例中，在框920处，eSE1电路系统218可继续操作，直到检测到eSE1状态。一旦检测到，数字FSM 222就可在框922及924处禁用电平移位器电路系统212或信号调节器电路系统208中的一或两者。在框902处，方法900可继续数字FSM 222的操作，以根据需要检测其它总线状态，包含检测数据速率。
图10是用于操作包含信号调节器电路系统、电平移位器电路系统以及状态检测器及控制器电路系统的中间装置的实例方法1000的流程图。在一个实例中，方法1000由参考图1描述的中间装置106执行。在另一实例中，方法1000由参考图2描述的中间装置206执行。此外，在又一实例中，方法1000根据所描述的实例仅实施中间装置的一部分或一些功能或可操作性，且方法1000说明一种实例操作方法。为简单起见，如上文参考图2到8所述，通过参考实例中间装置206描述方法1000。
根据方法1000，状态检测器及控制器电路系统210使用接收器228到234中的一或多者从总线201接收信号，并在框1000处操作数字FSM 222，以从信号检测总线状态或通信状态。在此实例中，数字FSM 222不主动检测低速或全速数据速率。因此，在框1004处，当未检测到高速数据速率时，FSM 222启用电平移位器电路系统212。
然而，在框1006处，检测总线状态包含从在接收器电路系统处接收的信号检测高速(HS)数据速率。如果FSM 224未检测到高速数据速率，那么在框1004处，继续电平移位器电路系统212的操作。在实例中，根据实例电平移位器电路系统312实施并操作电平移位器电路系统。
如果FSM 224检测到高速数据速率，那么FSM 224在框1008处启用信号调节器电路系统208的操作、在框1010处启用L1电路系统216的操作并在框1018处启用eSE1电路系统的操作。在实例中，信号调节器电路系统根据实例信号调节器电路系统408及HS信号提升器520实施并操作，L1电路系统根据实例L1电路系统616实施并操作，且eSE1电路系统根据实例eSE1电路系统218实施并操作。例如，在框1012处，操作L1电路系统216用于检测L1状态，且在框1020处，eSE1电路系统218用于检测一或多个eSE1状态。例如，操作L1电路系统216包含例如由CDR电路600使用在信号中传达的分组内的相应同步(SYNC)模式来产生时钟信号。此外，检测L1状态包含向有限状态机(例如，FSM 622)提供时钟信号，并由有限状态机使用时钟信号检测连续分组中的EXT PID、SUB PID及ACK PID的指示。
在框1012处，如果检测到L1状态，那么中间装置206在低功率状态下操作。在框1026处，低功率状态至少包含禁用信号调节器电路系统208。然而，在此实例中，在框1014处，低功率状态包含数字FSM 222启用电平移位器电路系统212的操作。在框1016处，低功率状态继续，直到检测到L1恢复状态。当检测到L1恢复状态时，方法1000在框1010处启用信号调节器电路系统208的操作，且还禁用电平移位器电路系统212。此外，在一些实例中，当检测到L1状态时，eSE1电路系统218也被禁用。
在框1020处，操作eSE1电路系统218用于从信号检测一或多个eSE1状态。在实例中，eSE1电路系统218可继续操作，直到在框1020处检测到eSE1状态的开始，且直到在框1024处检测到高速数据速率的结束。一旦检测到，数字FSM 222就在框1022处禁用信号调节器电路系统208的操作，并在框1004处启用电平移位器电路系统212的操作。在框1006处，方法1000可继续数字FSM 222的操作，以启用高速数据速率的检测。在检测到eSE1状态及高速数据速率结束时，在框1020及1024处，数字FSM 222还可禁用L1电路系统216及eSE1电路系统218。
在本说明书及权利要求书中，除非另有提及，否则术语“包含”及“具有”及其变体以类似于术语“包括”的方式包含在内。另外，术语“耦合(couple、coupled或couples)”是指间接或直接的电或机械连接。术语可涵盖实现与本说明书一致的功能关系的连接、通信或信号路径。例如，如果装置A产生信号以控制装置B执行动作，那么在第一实例中，装置A耦合到装置B，或在第二实例中，如果中间组件C没有实质性地改变装置A与装置B之间的功能关系，使得装置B经由由装置A产生的控制信号由装置A控制，那么装置A通过中间组件C耦合到装置B。
“经配置以”执行任务或功能的装置可由制造商在制造时配置(例如，经编程及/或硬接线)以执行所述功能及/或可由用户在制造之后配置(或重新配置)以执行所述功能及/或其它额外或替代功能。配置可通过装置的固件及/或软件编程，通过装置的硬件组件及互连的构造及/或布局，或其组合。
本文中描述为包含某些组件的电路或装置可替换为适于耦合到那些组件以形成所描述的电路系统或装置。例如，描述为包含一或多个半导体元件(例如晶体管)、一或多个无源元件(例如电阻器、电容器及/或电感器)，及/或一或多个源(例如电压及/或电流源)的结构可仅包含单个物理装置(例如，半导体裸片及/或集成电路(IC)封装)内的半导体元件，且可适于例如由终端用户及/或第三方在制造时或制造之后耦合到无源元件及/或源中的至少一些以形成所描述的结构。
本文所描述的电路可重新配置以包含被替换的组件，以提供至少部分类似于组件替换之前可用的功能性的功能性。除非另有陈述，否则展示为电阻器的组件通常代表串联及/或并联耦合的任何一或多个元件，以提供由所展示的电阻器表示的阻抗量。例如，本文所展示及所描述为单个组件的电阻器或电容器可代替地为分别并联耦合在相同节点之间的多个电阻器或电容器。例如，本文所展示及所描述为单个组件的电阻器或电容器可代替地为分别串联耦合在与单个电阻器或电容器相同的两个节点之间的多个电阻器或电容器。
虽然上文提到特定的晶体管结构，但可代替地使用其它晶体管或装置结构。例如，可使用p型MOSFET代替n型MOSFET，且变化很少或没有额外变化。另外，可利用其它类型的晶体管(例如双极晶体管–NPN或PNP)来代替所展示的晶体管。电容器可使用不同的装置结构(例如相互叠加形成平行板电容器而形成的金属结构)实施，或可形成在离半导体衬底表面较近或较远的层(金属或掺杂半导体)上。
如本文所使用的，术语“端子”、“节点”、“互连”及“引脚”可互换使用。除非另有明确陈述，否则这些术语通常用于意味着装置元件、电路元件、集成电路、装置或其它电子或半导体组件之间的互连或端子。
前述描述中短语“接地”的使用包含底盘接地、地面接地、浮动接地、虚拟接地、数字接地、公共接地及/或适用于或适合于本说明书的教示的任何其它形式的接地连接。除非另有陈述，否则值前的“约”、“大约”或“大体上”意味着所陈述值的+/-10％。
在所描述的实例中修改是可能的，且在权利要求的范围内其它实例是可能的。

Claims (22)

1.一种电路，其包括：
信号调节器电路系统；
电平移位器电路系统；及
状态检测器及控制器电路系统，其耦合在所述信号调节器电路系统与所述电平移位器电路系统之间且包含：
接收器电路系统；及
有限状态机，其耦合到所述接收器电路系统且经配置以：
从信号检测第一数据速率；
响应于检测到所述第一数据速率而控制所述信号调节器电路系统的操作；及
在第二数据速率期间控制所述电平移位器电路系统的操作。
2.根据权利要求1所述的电路，其中所述第一数据速率是高速数据速率，且所述第二数据速率是低速数据速率或全速数据速率。
3.根据权利要求2所述的电路，其中：
所述高速数据速率为480兆位/秒(Mb/s)；
所述全速数据速率为12Mb/s；且
所述低速数据速率为1.5Mb/s。
4.根据权利要求1所述的电路，其中所述有限状态机是第一有限状态机，所述电路进一步包括低功率状态检测电路系统，其包含：
差分接收器；
时钟及数据恢复(CDR)电路，其耦合到所述差分接收器；及
第二有限状态机，其耦合到所述差分接收器及所述CDR电路，且经配置以使用由所述CDR电路产生的时钟信号从所述信号检测低功率状态。
5.根据权利要求4所述的电路，其中：
所述CDR电路经配置以使用在所述信号中传达的分组的同步模式来产生所述时钟信号；且
所述第二有限状态机经配置以使用所述分组的分组标识符检测链路功率管理LPM-L1状态。
6.根据权利要求1所述的电路，其中所述信号调节器电路系统经配置以提升所述信号的边沿。
7.一种系统，其包括：
第一集成电路；
第二集成电路；及
中间电路，其耦合在所述第一与第二集成电路之间，且包含：
第一开关；
信号调节器电路系统，其经配置以在所述第一开关闭合的状态期间提升信号的边沿；
第二开关；
电平移位器电路系统，其能够在所述第二开关闭合的状态期间操作；及
状态检测器及控制器电路系统，其包含：
接收器电路系统；及
有限状态机，其耦合到所述接收器电路系统且经配置以：
从所述接收器电路系统处接收的信号检测第一数据速率；
响应于检测到所述第一数据速率而闭合所述第一开关；及
在第二数据速率期间闭合所述第二开关。
8.根据权利要求7所述的系统，其中所述第一集成电路是第一嵌入式通用串行总线(eUSB2)装置，且所述第二集成电路是第二eUSB2装置。
9.根据权利要求7所述的系统，其中所述第一数据速率是高速数据速率，且所述第二数据速率是低速数据速率或全速数据速率。
10.根据权利要求7所述的系统，其中所述有限状态机是第一有限状态机，所述电路进一步包括低功率状态检测电路系统，其包含：
差分接收器；
时钟及数据恢复(CDR)电路，其耦合到所述差分接收器；及
第二有限状态机，其耦合到所述差分接收器及所述CDR电路，且经配置以使用由所述CDR电路产生的时钟信号从所述信号检测链路功率管理LPM-L1(L1)状态。
11.根据权利要求10所述的系统，其中：
所述CDR电路经配置以使用在所述信号中传达的分组的同步模式来产生所述时钟信号；且
所述第二有限状态机经配置以使用所述分组的分组标识符检测所述L1状态。
12.一种方法，其包括：
接收信号；
从所述信号检测第一数据速率；
响应于检测到所述第一数据速率而操作信号调节器电路系统，用于提升所述信号的边沿；及
在第二数据速率期间操作电平移位器电路系统，用于将所述信号的电压电平从第一电压电平移位到第二电压电平。
13.根据权利要求12所述的方法，其中所述第一数据速率是高速数据速率，且所述第二数据速率是低速数据速率或全速数据速率。
14.根据权利要求12所述的方法，其进一步包括响应于检测到所述第二数据速率而操作低功率模式检测电路系统，用于从所述信号检测链路功率管理LPM-L1(L1)状态。
15.根据权利要求14所述的方法，其中操作所述低功率模式检测电路系统包含使用在所述信号中传达的分组内的相应同步(SYNC)模式来产生时钟信号。
16.根据权利要求15所述的方法，其中检测所述L1状态包含：
将所述时钟信号提供到有限状态机；及
由所述有限状态机使用所述时钟信号在连续的所述分组中检测EXT分组标识符(PID)、SUB PID及ACK PID。
17.根据权利要求12所述的方法，其进一步包括从所述信号检测嵌入式通用串行总线单端1(ESE1)状态。
18.一种中间电路，其适于使用第一及第二导体耦合在第一与第二通信装置之间，且能够操作以促进所述第一与第二通信装置之间的通信，所述中间电路包括：
状态检测器及控制器电路，其具有第一及第二输出且适于耦合到所述第一及第二导体；
信号调节电路，其耦合到所述第一输出且适于耦合到所述第一及第二导体；及
电平移位器，其耦合到所述第二输出且适于耦合到所述第一及第二导体。
19.根据权利要求18所述的中间电路，其中所述状态检测器及控制器电路经配置以：
检测通信状态；
响应于检测到第一通信状态而启用所述信号调节电路；及
在第二通信状态期间启用所述电平移位器。
20.根据权利要求19所述的中间电路，其中所述第一通信状态是高速数据速率，且所述第二通信状态是低速数据速率或全速数据速率。
21.根据权利要求18所述的中间电路，其中所述信号调节电路经配置以提升所述第一及第二导体上的信号的边沿。
22.根据权利要求18所述的中间电路，其中所述电平移位器经配置以移位所述第一及第二导体上的信号的电压电平。
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