CN103177681A - 能够控制其转换速率的栅极线驱动器 - Google Patents

能够控制其转换速率的栅极线驱动器 Download PDF

Info

Publication number
CN103177681A
CN103177681A CN2012105633228A CN201210563322A CN103177681A CN 103177681 A CN103177681 A CN 103177681A CN 2012105633228 A CN2012105633228 A CN 2012105633228A CN 201210563322 A CN201210563322 A CN 201210563322A CN 103177681 A CN103177681 A CN 103177681A
Authority
CN
China
Prior art keywords
gate line
output buffer
signal
line driver
constructed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2012105633228A
Other languages
English (en)
Inventor
金仁锡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN103177681A publication Critical patent/CN103177681A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G09G3/3659—Control of matrices with row and column drivers using an active matrix the addressing of the pixel involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependant on signal of two data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/12—Shaping pulses by steepening leading or trailing edges
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/025—Reduction of instantaneous peaks of current
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/06—Handling electromagnetic interferences [EMI], covering emitted as well as received electromagnetic radiation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Electronic Switches (AREA)

Abstract

公开了一种能够控制其转换速率的栅极线驱动器。所述栅极线驱动器包括：输出缓冲器，被构造为接收驱动信号并输出驱动电压；转换速率控制器，包括至少一个电容器和与所述至少一个电容器串联连接的开关，所述开关被构造为根据转换速率控制信号选择性地将所述至少一个电容器连接在输出缓冲器的输入端与输出端之间，以控制输出缓冲器的转换速率。

Description

能够控制其转换速率的栅极线驱动器
本申请要求于2012年12月21日提交到韩国知识产权局的第10-2011-0139215号韩国专利申请的权益，该申请的全部公开通过引用合并与此。
技术领域
本发明构思的一个或多个方面涉及液晶显示器(LCD)装置，更具体地讲，涉及LCD装置的栅极线驱动器，其中，在所述LCD装置中，栅极线驱动器的转换速率(slew rate)受控以减少输出峰值电流，从而最小化由电磁干扰(EMI)引起的噪声。
背景技术
栅极线驱动器顺序地驱动LCD装置的栅极线。多个像素晶体管和多个像素电容器连接到LCD装置的每一条栅极线。通过使用具有好的驱动能力的输出缓冲器来产生和输出栅极线驱动电压，以利用在预定时间段内从栅极“截止”电压改变至栅极“导通”电压或从栅极“导通”电压改变至栅极“截止”电压的电压来驱动栅极线。输出缓冲器的电压具有最大的每单位时间改变速率，也称作转换速率。如果转换速率过高，则峰值电流的量增加，因此产生由EMI引起的噪声。
发明内容
本发明构思提供了一种能够控制驱动电压的转换速率来防止电磁干扰(EMI)发生的驱动缓冲器以及液晶显示器(LCD)装置的栅极线驱动器。
根据本发明构思的一方面，提供了一种栅极线驱动器，该栅极线驱动器包括：输出缓冲器，被构造为接收驱动信号并输出驱动电压；转换速率控制器，包括至少一个电容器和被构造为根据转换速率控制信号进行切换的开关。所述开关串联连接到所述至少一个电容器，从而在开关闭合的情况下，所述至少一个电容器被电连接到输出缓冲器的输入端与输出端，以控制输出缓冲器的转换速率。
所述转换速率控制器可包括被构造为根据转换速率控制信号进行切换的多个开关，其中，所述多个开关中的每一个开关与多个电容器中的相关联的一个电容器串联连接，使得如果所述多个开关中的相关联的开关闭合，则连接到导通的开关的电容器可并联连接在输出缓冲器的输入端与输出端之间。
所述多个电容器可具有不同的电容。
可在所述栅极线驱动器的外部设置转换速率控制信号。
输出缓冲器可以是反相器。
根据本发明构思的另一方面，提供了一种被构造为驱动显示面板的栅极线的栅极线驱动器，所述栅极线驱动器包括：缓冲器单元，包括多个输出缓冲器，其中，每一个输出缓冲器被构造为通过接收对应的缓冲器信号而被激活，激活的输出缓冲器被构造为输出驱动电压；转换速率控制器，被构造为根据控制信号产生和输出缓冲器信号。
所述多个输出缓冲器中的至少一个输出缓冲器可被构造为通过设置控制信号的逻辑电平而被激活以产生驱动电压。
转换速率控制器可包括多个逻辑电路，其中，每一个逻辑电路被构造为根据驱动信号和对应的控制信号产生第一缓冲器信号和第二缓冲器信号。所述多个输出缓冲器中的每一个输出缓冲器可根据从对应的逻辑电路接收的第一缓冲器信号和第二缓冲器信号而被失活或激活以产生驱动电压。
所述多个输出缓冲器中的每一个输出缓冲器可包括串联连接的PMOS晶体管和NMOS晶体管。PMOS晶体管可根据第一缓冲器信号导通或截止，NMOS晶体管根据第二缓冲器信号导通或截止。
在所述多个输出缓冲器中，PMOS晶体管的宽度和长度之间的比率或NMOS晶体管的长度和宽度之间的比率可以相互不同。
当控制信号具有第一逻辑电平时，第一缓冲器信号和第二缓冲器信号可根据驱动信号交替地导通PMOS晶体管和NMOS晶体管。
当控制信号具有第二逻辑电平时，不管驱动信号如何，第一缓冲器信号可以截止PMOS晶体管，第二缓冲器信号可以截止NMOS晶体管。
缓冲器单元还可包括：基本缓冲器，被构造为接收驱动信号并产生驱动电压。
缓冲器单元还可包括：第一缓冲器单元，被构造为向栅极线的第一端施加驱动电压；第二缓冲器单元，被构造为向所述栅极线的第二端施加驱动电压。转换速率控制器可包括：第一转换速率控制器，被构造为根据第一类型控制信号控制第一缓冲器单元的输出缓冲器；第二转换速率控制器，被构造为根据第二类型控制信号控制第二缓冲器单元的输出缓冲器。
所述栅极线驱动器可通过设置第一类型控制信号和第二类型控制信号的电平来控制第一缓冲器单元的输出缓冲器和第二缓冲器单元的输出缓冲器被激活或失活。
根据本发明构思的另一方面，提供了一种栅极线驱动器，该栅极线驱动器包括一个或多个输出缓冲器和转换速率控制器。所述一个或多个输出缓冲器中的每一个输出缓冲器被构造为响应于接收的输入电压而输出驱动电压；所述转换速率控制器被构造为根据转换速率控制信号选择性的降低驱动电压的转换速率。
附图说明
通过下面结合附图进行的详细描述，将更清楚地理解本发明构思的示例实施例，其中：
图1是根据本发明构思的示例实施例的栅极线驱动器的框图；
图2是图1的栅极线驱动器的详细电路图；
图3A至图3C是根据本发明构思的示例实施例的与图2的栅极线驱动器和驱动负载等效的电路的电路图以及栅极线驱动器的时序图；
图4A至图4C是根据本发明构思的另一示例实施例的与图2的栅极线驱动器和驱动负载等效的电路的电路图以及栅极线驱动器的时序图；
图5是根据本发明构思的另一示例实施例的栅极线驱动器的电路图；
图6是根据本发明构思的另一示例实施例的栅极线驱动器的框图；
图7是图6的栅极线驱动器的详细电路图；
图8是根据本发明构思的示例实施例的图7所示出的逻辑电路的电路图；
图9是根据本发明构思的另一示例实施例的栅极线驱动器的电路图；
图10是根据本发明构思的另一示例实施例的栅极线驱动器的电路图；
图11是根据本发明构思的示例实施例的显示系统的框图。
具体实施方式
以下，将参照附图详细描述本发明构思的示例实施例。但是，可以以各种不同形式来实现本发明构思，并且本发明构思不应被解释为局限于在此阐述的实施例。相反，提供这些实施例，使得本公开将是彻底和完整的，并且本公开将本发明构思充分地传达给本领域普通技术人员。对于本领域普通技术人员明显的是，上述示例性实施例将覆盖落入本发明构思的范围内的所有修改、等同物和可代替物。相同标号贯穿附图表示相同元件。为了清楚，在附图中，可扩大层和区域的大小和厚度。
在此使用的术语仅为了描述特定实施例的目的，而不意图限制本发明构思。如这里所使用的，除非在另有明确指出，否则单数形式意图包括复数形式。应该进一步理解，术语“包括”、“包含”或“具有”在本说明书中使用时，说明存在所陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里明确定义，否则术语(诸如在通用字典中定义的术语)应该被解释为具有与相关领域的环境中它们的意思一致的意思，而不应以理想的或者过于正式的含义来解释它们。
如这里所使用的，在一系列元素之后的诸如“……中的至少一个”的表述修饰所有的所列出元素，并且不修饰所列出的单个元素。
图1是根据本发明构思的示例实施例的栅极线驱动器100的框图。为了解释的方便，还示出了显示面板300。
参照图1，栅极线驱动器100驱动显示面板300的栅极线Gn。栅极线Gn连接到在显示面板300中形成一条水平线的像素的像素晶体管Tr的栅极端。栅极线驱动器100将驱动电压Vo施加到像素晶体管Tr的栅极端，以导通或截止像素晶体管Tr。
栅极线驱动器100包括输出缓冲器10和转换速率控制器20。输出缓冲器10接收驱动信号Vs，然后产生并输出驱动电压Vo。转换速率控制器20根据转换速率控制信号SC_EN控制输出缓冲器10的转换速率。
详细地讲，输出缓冲器10通过其输入端接收驱动信号Vs，并产生驱动电压Vo。然后，输出缓冲器10将驱动电压Vo施加到栅极线Gn。换言之，输出缓冲器10驱动栅极线Gn。驱动电压Vo可以是信号，该信号的相位可以与驱动信号Vs的相位相同或不同。
转换速率控制器20根据转换速率控制信号SC_EN控制输出缓冲器10的转换速率，以按期望的速度改变与驱动信号Vs对应的驱动电压Vo。转换速率表示电压或电流的改变的瞬时速率，且被定义为最大的每单位时间电压或电流的变化。转换速率可表示放大器或缓冲器的性能。因此，转换速率控制器20控制从输出缓冲器10输出的驱动电压Vo的改变的速率。
图2是图1的栅极线驱动器100的详细的电路图。为了解释的方便，还示出了连接到输出缓冲器10的输出端的驱动负载200。在驱动负载200中，负载电阻器RL和负载电容器CL可分别是通过对图1的显示面板300的每一个像素的像素晶体管Tr的栅极端和显示面板300的栅极线GLn的寄生电阻器进行建模而获得的电阻器和电容器。负载电阻器RL可具有大约几百至几千欧姆的电阻，负载电容器CL可具有大约几十至几百pF的电容，但是负载电阻器RL和负载电容器CL可根据显示面板300的大小和类型而改变。
参照图2，输出缓冲器10可包括PMOS晶体管P1和NMOS晶体管N1。虽然为了解释的方便，图2示出了输出缓冲器10包括一对晶体管P1和N1，但是任意对的附加晶体管还可被包括在输出缓冲器10中。此外，输出缓冲器10可包括与PMOS晶体管P1和NMOS晶体管N1相似地操作的其它开关装置。
参照图2，在PMOS晶体管P1中，栅极高电压Vgh被施加到源极端，输入到输出缓冲器10的驱动信号Vs被提供给栅极端，漏极端连接到NMOS晶体管N1的漏极端和输出缓冲器10的输出端。在NMOS晶体管N1中，栅极低电压Vgl被施加到源极端，驱动信号Vs被提供给栅极端，漏极端连接到PMOS晶体管P1的漏极端和输出缓冲器10的输出端。
驱动信号Vs可以是导通PMOS晶体管P1并截止NMOS晶体管N1的电压(例如，栅极低电压Vgl)，或可以是导通NMOS晶体管N1并截止PMOS晶体管P1的电压(例如，栅极高电压Vgh)。
PMOS晶体管P1和NMOS晶体管N1可受驱动信号Vs控制，以作为开关进行操作。当PMOS晶体管P1导通时，PMOS晶体管P1通过其漏极端输出栅极高电压Vgh作为驱动电压Vo；当NMOS晶体管N1导通时，NMOS晶体管N1可通过其漏极端输出栅极低电压Vgl作为驱动电压Vo。例如，如果驱动信号Vs是栅极高电压Vgh，则NMOS晶体管N1被导通，从而输出栅极低电压Vgl作为驱动电压Vo。如果驱动信号Vs是栅极低电压，则PMOS晶体管P1被导通，从而输出栅极高电压Vgh作为驱动电压Vo。输入到输出缓冲器10的输入信号和从输出缓冲器10输出的输出信号具有相对的电压，因此输出缓冲器10作为反相器进行操作。
转换速率控制器20包括电容器C1和开关SW1。电容器C1的第一端连接到输出缓冲器10的输入端，电容器C1的第二端连接到开关SW1的第一端。开关SW1的第一端连接到电容器C1的第二端，开关SW1的第二端子连接到输出缓冲器10的输出端。开关SW1根据转换速率控制信号SC_EN导通或截止。例如，当转换速率控制信号SC_EN具有高电平时开关SW1导通，当转换速率控制信号SC_EN具有低电平时开关SW1截止。当开关SW1导通时，电容器C1电连接到输出缓冲器10的输入端和输出端。当电容器C1电连接到输出缓冲器10的输入端和输出端时，输出缓冲器10的转换速率如将在下面参考图3A至图4C所进行的详细描述那样变低。
图3A和图3B是根据本发明构思的实施例的与当图2的PMOS晶体管P1导通时图2的栅极线驱动器100和驱动负载200等效的电路的电路图。
图3A示出图2的转换速率控制信号SC_EN具有低电平并且图2的电容器C1没有连接到输出缓冲器10的情况。参照图3A，PMOS晶体管P1可被建模为导通电阻器Rpon。虽然为了解释的方便，图3A示出PMOS晶体管P1仅包括导通电阻器Rpon，但是PMOS晶体管P1还可包括其它寄生装置。导通电阻器Rpon的电阻可通过例如PMOS晶体管P1的宽度和长度之间的比率和阈值电压Vth确定。
图3B示出转换速率控制信号SC_EN具有高电平并且电容器C1连接到输出缓冲器10的情况。与图3A所示的相同，导通的PMOS晶体管P1被建模为导通电阻器Rpon。被示出为连接在图2的输出缓冲器10的输入端与输出端之间的电容器C1被建模为负载电容器2C1，该负载电容器2C1根据密勒效应(miller effect)而具有电容器C1的电容的两倍的电容并连接到输出缓冲器10的输出端。因此，与如图3A所示的当电容器C1没有连接到输出缓冲器10时相比，图3B的等效电路还包括负载电容器。
图3C是根据本发明构思的示例实施例的图2的栅极线驱动器100的时序图。具体地讲，图3C是当驱动信号Vs从栅极高电压Vgh至栅极低电压Vgl时的栅极线驱动器100的时序图。在图3C中，“Vo_1”表示图3A的等效电路(即，当转换速率控制信号SC_EN为低电平时)的驱动电压Vo的波形，“Vo_2”表示图3B的等效电路(即，当转换速率控制信号SC_EN具有高电平时)的驱动电压Vo的波形。
当驱动信号Vs从栅极高电压Vgh改变至栅极低电压Vgl时，驱动电压Vo_1和Vo_2二者从栅极低电压Vgl变为栅极高电压Vgh。但是，由于PMOS晶体管P1的导通电阻器Rpon，因导通电阻器Rpon、负载电阻器RL和负载电容器CL而引起阻容(RC)延迟。因此，如图3C所示，与驱动信号Vs相比，驱动电压Vo_1和Vo_2的改变被延迟。但是，电阻越大，电容越大，RC延迟越大。因此，如图3C所示，图3B的等效电路的驱动电压Vo_2的逻辑电平的改变发生在图3A的等效电路的驱动电压Vo_1的逻辑电平的改变之后。
图4A和图4B是根据本发明构思的实施例的当图2的NMOS晶体管N1导通时的图2的栅极线驱动器100和驱动负载200等效的电路的电路图。
图4A示出图2的转换速率控制信号SC_EN具有低电平并且电容器C1没有连接到输出缓冲器10的情况。参照图4A，NMOS晶体管N1可被建模为导通电阻器Rnon。
图4B示出转换速率控制信号SC_EC具有高电平并且电容器C1连接到输出缓冲器10的情况。与图3B所示的相同，被示出为连接在图2的输出缓冲器10的输入端与输出端之间的电容器C1可被建模为负载电容器2C1，该负载电容器2C1根据密勒效应而具有电容器C1的电容的两倍的电容并连接到输出缓冲器10的输出端。因此，与如图4A所示的当电容器C1没有连接到输出缓冲器10时相比，图4B的等效电路还包括负载电容器。
图4C是根据本发明构思的另一示例实施例的图2的栅极线驱动器100的时序图。具体地讲，图4C是当驱动信号Vs从栅极低电压Vgl至栅极高电压Vgh时的栅极线驱动器100的时序图。在图4C中，“Vo_1”表示图4A的等效电路(即，当转换速率控制信号SC_EN具有低电平时)的驱动电压Vo的波形，“Vo_2”表示图4B的等效电路(即，当转换速率控制信号SC_EN具有高电平时)的驱动电压Vo的波形。
当驱动信号Vs从栅极低电压Vgl改变至栅极高电压Vgh时，驱动电压Vo_1和Vo_2二者从栅极高电压Vgh变为栅极低电压Vgl。但是，由于NMOS晶体管N1的导通电阻器Rnon，因导通电阻器Rnon、负载电阻器RL和负载电容器CL而引起阻容(RC)延迟。由于图4B的等效电路与图4A的等效电路相比还包括负载电容器2C1，所以在图4B的等效电路中发生的RC延迟的程度大于图4A的等效电路的RC延迟的程度。因此，如图4C所示，图4B的等效电路的驱动电压Vo_2的逻辑电平的改变发生在图4A的等效电路的驱动电压Vo_1的逻辑电平的改变之后。
如上面参照图3A至图4C的描述，当电容器C1连接在图2所示出的输出缓冲器10的输入端与输出端之间时，输出缓冲器10的转换速率变低。
返回参照图2，当开关SW1导通从而将电容器C1连接在输出缓冲器10的输入端与输出端之间时，电容器C1可将驱动电压Vo反馈给输出单元10，以降低提供给输出缓冲器10的晶体管P1和N1的栅极端的驱动信号Vs的转换速率。由于输入到输出缓冲器10的驱动信号Vs的转换速率降低，所以从输出缓冲器10输出的驱动电压Vo的转换速率也降低。
如上所述，通过将电容器C1连接在输出缓冲器10的输入端与输出端之间，可降低输出缓冲器10的转换速率。因此，如果输出缓冲器10的转换速率很高，则转换速率控制信号SC_EN可闭合开关SW1，以将电容器C1连接在输出缓冲器10的输入端与输出端之间，从而降低输出缓冲器10的转换速率。
图5是根据本发明构思的另一示例的栅极线驱动器100_a的电路图。参照图5，栅极线驱动器100_a包括输出缓冲器10和转换速率控制器20_a。栅极线驱动器100_a还可包括电平移位器30。
输出缓冲器10接收驱动信号Vs，并产生和输出驱动电压Vo。转换速率控制器20_a根据转换速率控制信号SC1_EN至SC3_EN来控制输出缓冲器10的转换速率。
输出缓冲器10包括PMOS晶体管P1和NMOS晶体管N1，从电平移位器30接收驱动信号Vs，并根据驱动信号Vs产生驱动电压Vo。当驱动信号Vs为栅极高电压Vgh时，驱动电压Vo被输出为栅极低电压Vgl；当驱动信号Vs为栅极低电压Vgl时，驱动电压Vo作为栅极高电压Vgh进行输出。输出缓冲器10与上面参照图2描述的一样，因此这里不再描述。
转换速率控制器20_a包括多个电容器C1、C2和C3，以及分别连接到电容器C1、C2和C3的一端的多个开关SW1、SW2和SW3。转换速率控制器20_a根据转换速率控制信号SC1_EN至SC3_EN来改变输出缓冲器10的转换速率。
虽然图5示出转换速率控制器20_a包括三个电容器C1至C3以及三个开关SW1至SW3，但是本发明构思不限于此并且可根据转换速率的期望的范围来改变电容器的总数量和电容以及开关的总数量。
在转换速率控制器20_a中，多个开关SW1至SW3分别根据转换速率控制信号SC1_EN至SC3_EN导通或截止。如果在多个开关SW1至SW3中的至少两个开关导通，则连接到导通的开关的电容器被并联连接。因此，可以获得当一个电容等于并联连接的电容器的电容之和的电容器连接到输出缓冲器10的输入端与输出端之间时相同的效果。
当多个电容器C1至C3具有不同的电容时，分别控制多个开关SW1至SW3的转换速率控制信号SC1_EN至SC3_EN可具有下面的逻辑电平：
表1
Figure BDA00002629767900091
在情况1中，转换速率控制器20_a的所有电容器C1至C3没有连接到输出缓冲器10，而在情况8中所有电容器C1至C3连接到输出缓冲器10。在情况1与情况8之间列出了一个或多个电容器被启用的示例。例如，如果第一电容器C1具有10pF的电容，第二电容器具有20pF的电容，第三电容器具有50pF的电容，则电容为30pF的电容器连接在输出缓冲器10的输入端与输出端之间(情况4)，电容为60pF的电容器连接在输出缓冲器10的输入端与输出端之间(情况6)。
如果每一个电容器C1至C3具有相同的电容，则控制多个开关SW1至SW3的转换速率控制信号SC1_EN至SC3_EN可具有下面的逻辑电平。
表2
Figure BDA00002629767900101
由于每一个电容器C1至C3具有相同的电容，所以越多的电容器连接在输出缓冲器的输入端与输出端之间，总的电容越大，导致越低的驱动电压Vo的转换速率。例如，如果每一个电容器C1至C3具有20pF的电容，则在情况1、情况2、情况3和情况4期间，根据转换速率控制信号SC1_EN至SC3_EN的逻辑电平，电容分别为0pF、20pF、40pF或60pF的电容器连接在输出缓冲器10的输入端与输出端之间。
参照表1和表2，情况的顺序越高，连接在输出缓冲器10的输入端与输出端之间的电容器的总电容越高，导致越低的输出缓冲器10的转换速率。因此，可通过改变转换速率控制信号SC1_EN至SC3_EN的逻辑电平，来将输出缓冲器10的转换速率调整到期望的水平。
栅极线驱动器100_a还可包括电平移位器30。电平移位器30转换信号的电压(逻辑电平)，然后输出转换的信号。如果逻辑电压被施加到栅极线驱动器100_a并且所述逻辑电压与驱动电压(输出缓冲器10的电源电压)之间的差异很大，则无法通过使用所述逻辑电压来稳定地控制输出缓冲器10。因此，通过使用电平移位器30来将该逻辑电压转换为驱动电压，以稳定地控制输出缓冲器10。例如，具有逻辑电压(例如，第一电源电压Vdd或第二电源电压(Vss)的栅极控制信号Vin可被接收，并被转换为具有驱动电压Vgh或Vgl的驱动信号Vs，然后驱动信号Vs可被输出。当栅极控制信号Vin具有第一电源电压Vdd时，驱动信号Vs具有栅极高电压Vgh；当栅极控制信号Vin具有第二电源电压Vss时，驱动信号Vs具有栅极低电压Vgl。
电平移位器30可包括反相器(未示出)。如果电平移位器30包括反相器，则当栅极控制信号Vin具有第一电源电压Vdd时，驱动信号Vs具有栅极低电压Vgl，当栅极控制信号Vin具有第二电源电压Vss时，驱动信号Vs具有栅极高电压Vgh。电平移位器30对于本领域技术人员是明显的，在此将不进一步描述。
图6是根据本发明构思的另一实施例的栅极线驱动器100_b的框图。参照图6，栅极线驱动器100_b包括缓冲器单元BUF和转换速率控制器20_b。
转换速率控制器20_b接收驱动信号Vs，并根据控制信号SC1_EN至SCn_EN而输出缓冲器信号V1_1至Vn_2。缓冲器单元BUF包括多个输出缓冲器11至1n。在多个输出缓冲器11至1n中的启用的输出缓冲器根据缓冲器信号V1_1至Vn_2产生并输出驱动电压Vo。
更具体地讲，转换速率控制器20_b接收驱动信号Vs和控制信号SC1_EN至SCn_EN。控制信号SC1_EN至SCn_EN用于控制栅极线驱动器100_b的转换速率，并且可通过用户在栅极线驱动器100_b的外部设置。但是，本发明构思不限于此，可以以各种方式设置控制信号SC1_EN至SCn_EN。例如，可根据驱动栅极线驱动器100_b的条件自动地设置控制信号SC1_EN至SCn_EN。转换速率控制器20_b根据控制信号SC1_EN至SCn_EN，产生并输出n对缓冲器信号V1_1和V1_2至Vn_1和Vn_2，以分别控制包括在缓冲器单元BUF中的输出缓冲器11至1n。这里，n表示大于“1”的整数。n对缓冲器信号被提供给在缓冲器单元BUF中的输出缓冲器11至1n，以控制输出缓冲器11至1n的启用。
缓冲器单元BUF包括n个输出缓冲器11至1n。n个输出缓冲器11至1n中的每一个输出缓冲器根据从转换速率控制器20_b接收的一对缓冲器信号被启用以产生驱动电压Vo或被停用。
当具有良好的驱动能力的输出缓冲器被启用时或当启用的输出缓冲器的数量很大时，驱动电压Vo的转换速率很高。但是，当驱动电压Vo的转换速率很高时，峰值电流的量增加，并因此可能发生电磁干扰(EMI)。因此，可改变控制信号SC1_EN至SCn_EN的逻辑电平，以控制驱动电压Vo具有期望的转换速率且同时防止由峰值电流的量的增加导致的EMI的发生。
图7是图6的栅极线驱动器100_b的详细的电路图。栅极线驱动器100_b包括转换速率控制器20_b和缓冲器单元BUF。虽然为了解释的方便，图7示出了缓冲器单元BUF包括三个输出缓冲器11、12和13以及转换速率控制器20_b包括三个逻辑电路LC1、LC2和LC3，但是本发明构思不限于此，输出缓冲器和逻辑电路的总数量不受限制。
转换速率控制器20_b包括三个逻辑电路LC1、LC2和LC3。逻辑电路LC1、LC2和LC3分别接收控制信号SC1_EN至SC3_EN，并产生成对的缓冲器信号V1_1和V1_2、缓冲器信号V2_1和V2_2以及缓冲器信号V3_1和V3_2。下面将参照图8来描述逻辑电路LC1、LC2和LC3的操作。
图8是根据本发明构思的示例实施例的图7中示出的逻辑电路LC1的电路图。例如，这里描述逻辑电路LC1、LC2和LC3中的第一逻辑电路LC1的操作。
第一逻辑电路LC1包括或门OR、与门AND以及反相器IV。第一逻辑电路LC1接收栅极驱动信号Vs和第一控制信号SC1_EN，并产生第一缓冲器信号V1_1和第二缓冲器信号V1_2。
可使用或门OR来产生第一缓冲器信号V1_1。或门OR接收第一反相控制信号SC1_ENB和驱动信号Vs，并产生第一缓冲器信号V1_1。可通过使用反相器IV对第一控制信号SC1_EN进行反相来获得第一反相控制信号SC1_ENB。如果第一控制信号SC1_EN具有第一逻辑电平(即，高电平)，则第一反相控制信号SC1_ENB是低电平。由于低电平的第一反相控制信号SC1_ENB被提供给或门OR的一端，所以通过提供给或门OR的另一端的驱动信号Vs来确定或门OR的输出。如果第一控制信号SC1_EN具有第二逻辑电平(即，低电平)，则第一反相控制信号SC1_ENB具有高电平。因此，在不考虑驱动信号Vs的情况下，或门OR的输出被保持为高电平。
可使用与门AND来产生第二缓冲器信号V1_2。驱动信号Vs和第一控制信号SC1_EN被分别提供给与门AND的一端和另一端。如果第一控制信号SC1_EN具有第一逻辑电平(即，高电平)，则通过提供给与门AND的另一端的驱动信号Vs来确定与门AND的输出。如果第一控制信号SC1_EN具有第二逻辑电平(即，低电平)，则与门AND的输出被保持为低电平而不管驱动信号Vs如何。
已参照图8在上面描述了第一逻辑电路LC1的结构和操作，但是本发明构思不限于此。接收第一控制信号SC1_EN和栅极驱动信号Vs并产生第一缓冲器信号V1_1和第二缓冲器信号V1_2的逻辑电路的类型不受限制。此外，第一反相控制信号SC1_ENB已被描述为通过对第一控制信号SC1_EN进行反相而获得的，但是第一逻辑电路LC1可不包括反相器IV，并且可从外部接收第一反相控制信号SC1_ENB。
返回参照图7，第二逻辑电路LC2和第三逻辑电路LC3的结构与上面参照图8描述的第一逻辑电路LC1的结构相同，因此在此不再描述。
栅极高电压Vgh和栅极低电压Vgl可以是逻辑电路LC1、LC2和LC3以及输出缓冲器11、12和13的电源电压。因此，当第一缓冲器信号V1_1、V2_1和V3_1以及第二缓冲器信号V1_2、V2_2和V3_2为高电平时，栅极高电压Vgh被输出；当第一缓冲器信号V1_1、V2_1和V3_1以及第二缓冲器信号V1_2、V2_2和V3_2为低电平时，栅极低电压Vgl被输出。
然后，将更加详细地描述缓冲器单元BUF。缓冲器单元BUF包括输出缓冲器11、12和13。通过将一对缓冲器信号提供给输出缓冲器11、12和13来操作输出缓冲器11、12和13中的每一个输出缓冲器。
第一输出缓冲器11包括PMOS晶体管P1和NMOS晶体管N1。第一输出缓冲器11从第一逻辑电路LC1接收一对缓冲器信号V1_1和V1_2，并产生驱动电压Vo。
第一缓冲器信号V1_1被提供给PMOS晶体管P1的栅极端，以导通或截止PMOS晶体管P1。第二缓冲器信号V1_2被提供给NMOS晶体管N1的栅极端，以导通或截止NMOS晶体管N1。即，使用不同的信号来控制PMOS晶体管P1和NMOS晶体管N1。
如上面参照图8所描述的，当第一控制信号SC1_EN是高电平时，第一缓冲器信号V1_1和第二缓冲器信号V1_2的电压与栅极控制信号Vs的电压相同。因此，在第一输出缓冲器11中，相同的电压被施加给PMOS晶体管P1和NMOS晶体管N1的栅极端。例如，当栅极高电压Vgh被施加到PMOS晶体管P1和NMOS晶体管N1的栅极端时，NMOS晶体管N1被导通，从而输出栅极低电压Vgl作为驱动电压Vo。当栅极低电压Vgl被施加到PMOS晶体管P1和NMOS晶体管N1的栅极端时，PMOS晶体管P1被导通，从而输出栅极高电压Vgh作为驱动电压Vo。
但是，当第一控制信号SC1_EN是低电平时，第一输出缓冲器11被停用。栅极高电压Vgh被输出作为第一缓冲器信号V1_1，第一缓冲器信号V1_1被提供给包括在第一输出缓冲器11中的PMOS晶体管P1的栅极端，因此PMOS晶体管P1截止。此外，当栅极低电压Vgl被输出作为第二缓冲器信号V1_2并且第二缓冲器信号V1_2被提供给包括在第一输出缓冲器11中的NMOS晶体管N1的栅极端时，则NMOS晶体管N1截止。由于第一缓冲器11的两个晶体管P1和N1截止，第一输出缓冲器11的输出端具有高阻抗(High-Z)状态。
第二输出缓冲器12和第三输出缓冲器13的结构和操作与第一输出缓冲器11的结构和操作相同，因此在此不再描述。
现在将描述当第一控制信号SC1_EN和第二控制信号SC2_EN为例如高电平并且第三控制信号SC3_EN为例如低电平时的栅极线驱动器100_b的操作。由于第一控制信号SC1_EN和第二控制信号SC2_EN为高电平，所以第一逻辑电路LC1和第二逻辑电路LC2输出第一缓冲器信号V1_1和V2_1以及第二缓冲器信号V1_2和V2_2，所述第一缓冲器信号V1_1和V2_1以及第二缓冲器信号V1_2和V2_2的电压与驱动信号Vs的电压相等。因此，第一输出缓冲器11和第二输出缓冲器12根据驱动信号Vs输出栅极高电压Vgh或栅极第电压Vgl作为驱动电压Vo。
由于第三控制信号SC3_EN是低电平，所以在不考虑驱动信号Vs的电压的情况下，第三逻辑电路LC3输出栅极高电压Vgh作为第一缓冲器信号V3_1，并输出栅极低电压Vgl作为第二缓冲器信号V3_2。因此，第三输出缓冲器13的PMOS晶体管P3和NMOS晶体管N3二者截止，所以第三输出缓冲器13的输出保持为高阻抗(High-Z)状态。
因此，由于第一输出缓冲器11和第二输出缓冲器12被启用，而第三输出缓冲器13被停用，所以显示面板的栅极线被第一输出缓冲器11和第二输出缓冲器12驱动。
在这种情况下，可通过不同地调整包括在第一输出缓冲器11至第三输出缓冲器13中的晶体管的宽度和长度之间的比率，来将第一输出缓冲器11至点输出缓冲器13的驱动能力控制为相互不同。例如，如果在第一输出缓冲器11至第三输出缓冲器13中的PMOS晶体管P1、P2和P3的宽度和长度之间的比率为1∶2∶4，则当驱动电压Vo从栅极高电压Vgh改变至栅极低电压Vgl时，第一输出缓冲器11至第三输出缓冲器13的驱动能力之间的比率为1∶2∶4。
此外，如果包括在第一输出缓冲器11至第三输出缓冲器13的NMOS晶体管N1、N2和N3的宽度和长度之间的比率为1∶2∶4，则当驱动电压Vo从栅极低电压Vgl改变至栅极高电压Vgh时，第一输出缓冲器11至第三输出缓冲器13驱动能力之间的比率为1∶2∶4。
此外，可通过不同地控制PMOS晶体管P1、P2和P3中的一个晶体管与NMOS晶体管N1、N2和N3中的一个晶体管的宽度和长度之间的比率，来将第一输出缓冲器11、12和13中的每一个输出缓冲器的驱动能力控制为在驱动电压Vo从栅极高电压Vgh改变至栅极低电压Vgl时和在驱动电压Vo从栅极低电压Vgl改变至栅极高电压Vgh时是不同的。例如，如果第一输出缓冲器11的PMSO晶体管P1与NMOS晶体管N1的宽度和长度之间的比率为2∶1，则第一输出缓冲器11在驱动电压Vo从栅极低电压Vgl改变至栅极高电压Vgh时与在驱动电压Vo从栅极高电压Vgh改变至栅极低电压Vgl时的驱动能力之间的比率为2∶1。
下面将描述用于启用或停用第一至第三输出缓冲器11、12和13的第一至第三控制信号SC1_EN、SC2_EN和SC3_EN的逻辑电平的情况的数量。
在图7的栅极线驱动器100_b中，可将第一至第三控制信号SC1_EN、SC2_EN和SC3_EN的逻辑电平设置为如下：
表3
Figure BDA00002629767900151
由于第一至第三控制信号SC1_EN、SC2_EN和SC3_EN的数量为3个，所以第一至第三控制信号SC1_EN、SC2_EN和SC3_EN的逻辑电平的情况的数量可以为8个。但是，由于第一至第三控制信号SC1_EN、SC2_EN和SC3_EN中的至少一个控制信号应被保持为高电平，所以如表3所示，第一至第三控制信号SC1_EN、SC2_EN和SC3_EN的逻辑电平的情况的数量可以是7个。如果所有的第一至第三控制信号SC1_EN、SC2_EN和SC3_EN为低电平，则所有的第一至第三输出缓冲器11、12和13被停用，因此无法产生驱动电压Vo。
如上所述，如果第一至第三输出缓冲器11、12和13的驱动能力之间的比率为1∶2∶4，则可通过根据情况1至情况7顺序地改变第一至第三控制信号SC1_EN、SC2_EN和SC3_EN的逻辑电平，来逐渐地提高栅极线驱动器100_b的驱动能力。因此，通过控制第一至第三控制信号SC1_EN、SC2_EN和SC3_EN，可以产生具有期望的转换速率的驱动电压Vo，但是本发明构思不限于此。对于本领域普通技术人员明显的是，第一至第三控制信号SC1_EN、SC2_EN和SC3_EN的逻辑电平可根据第一至第三输出缓冲器11、12和13的驱动能力之间的比率而改变。
如上所述，在图7的栅极线驱动器100_b中，可通过改变第一至第三输出缓冲器11、12和13中的晶体管的宽度和长度之间的比率，来将第一至第三输出缓冲器11、12和13的驱动能力控制为相互不同。此外，可通过控制第一至第三输出缓冲器11、12和13中的将被启用的输出缓冲器的组合，来控制栅极线驱动器100_b的驱动能力。由于驱动电压Vo的转换速率根据缓冲器单元BUF的驱动能力而改变，所以从栅极线驱动器100_b输出的驱动电压Vo可具有各种转换速率。
图9是根据本发明构思的另一示例实施例的栅极线驱动器100_c的电路图。栅极线驱动器100_c包括转换速率控制器20_b和缓冲器单元BUF_a。缓冲器单元BUF_a包括基本缓冲器14和根据控制信号SC1_EN、SC2_EN和SC3_EN被控制为启用或停用的输出缓冲器11、12和13。虽然图9示出缓冲器单元BUF_a包括3个输出缓冲器11、12和13，但是本发明构思不限于此。
与图6的缓冲器单元BUF比较，图9的缓冲器单元BUF_a还包括接收栅极驱动信号Vs和产生驱动电压Vo的基本缓冲器14。换言之，缓冲器单元BUF_a还包括基本缓冲器14，该基本缓冲器14可被保持为启用而不管控制信号SC1_EN、SC2_EN和SC3_EN如何，并产生和输出驱动电压Vo。基本缓冲器14可以是反相器。由于基本缓冲器14一直产生驱动电压Vo，所以可通过将所有的控制信号SC1_EN、SC2_EN和SC3_EN设置为低电平，来停用所有的第一输出缓冲器11至第三输出缓冲器13。转换速率控制器20_b和输出缓冲器11、12和13的结构和操作与图6的转换速率控制器20_b和输出缓冲器11、12和13的结构和操作相同，并且在此不再描述。
图10是根据本发明构思的另一示例实施例的栅极线驱动器100_d的电路图。为了解释的方便，还示出了通过对显示面板的栅极线进行建模而获得的驱动负载200_a。
栅极线驱动器100_d包括连接到显示面板的栅极线的左侧的第一驱动器GDL和连接到显示面板的栅极线的右侧的第二驱动器GDR。第一驱动器GDL和第二驱动器GDR均可被实施为图6的栅极线驱动器100_b或图9的栅极线驱动器100_c。这里，假设第一驱动器GDL和第二驱动器GDR具有与图6的栅极线驱动器100_b的结构相同的结构。
第一驱动器GDL包括第一转换速率控制器20_b_L和第一缓冲器单元BUF_L。第二驱动器GDR包括第二转换速率控制器20_b_R和第二缓冲器单元BUF_R。第一驱动器GDL的缓冲器单元BUF_L包括第一输出缓冲器11_L至第n输出缓冲器1n_L。第二驱动器GDR的缓冲器单元BUF_R包括第一输出缓冲器11_R至第n输出缓冲器1n_R。在第一驱动器GDL中的第一输出缓冲器11_L至第n输出缓冲器1n_L根据第一类型控制信号SC1_L_EN至SCn_L_EN被控制为启用或停用。在第二驱动器GDR中的第一输出缓冲器11_R至第n输出缓冲器1n_R根据第二类型控制信号SC1_R_EN至SCn_R_EN被控制为启用或停用。包括在第一驱动器GDL中的转换速率控制器20_b_L和第一输出缓冲器11_L至第n输出缓冲器1n_L以及包括在第二驱动器GDR中的转换速率控制器20_b_R和第一输出缓冲器11_R至第n输出缓冲器1n_R的结构和操作与图6的转换速率控制器20_b和第一输出缓冲器11至第n输出缓冲器1n的结构和操作相同，并且在此不再进行描述。
当n为“3”时，图10的控制信号SC1_L_EN至SCn_L_EN的逻辑电平可被设置为如下：
表4
Figure BDA00002629767900171
Figure BDA00002629767900181
参照表4，输入到第一驱动器GDL的第一类型控制信号SC1_L_EN至SCn_L_EN的逻辑电平与输入到第二驱动器GDR的第二类型控制信号SC1_R_EN至SCn_R_EN的逻辑电平相同。如果这些控制信号的逻辑电平被设置为如表4所示，则第一驱动器GDL的第一输出缓冲器11_L至第n输出缓冲器1n_L中的至少一个缓冲器被启用以产生驱动电压Vo，并且第二驱动器GDR的第一输出缓冲器11_R至第n输出缓冲器1n_R中的至少一个缓冲器被启用以产生驱动电压Vo。因此，由于驱动电压Vo被施加到驱动负载200_a的两端，所以施加到驱动负载200_a的端N1、N2和N3的驱动电压Vo的转换速率的分布比驱动电压Vo仅被施加到驱动负载200_a的一端时窄。换言之，由于相同电压被施加到显示面板的栅极线的两端，所以施加到包括在显示面板的像素中的晶体管的栅极端的电压的转换速率的分布可被降低，从而提高图像品质。
表5
Figure BDA00002629767900182
参照表5，可以设置控制信号SC1_L_EN、SC2_L_EN、SC3_L_EN、SC1_R_EN、SC2_R_EN、SC3_R_EN的逻辑电平以停用第二驱动器GDR的全部的第一输出缓冲器11_R至第n输出缓冲器1n_R，并控制第一驱动器GDL的第一输出缓冲器11_L至第n输出缓冲器1n_L启用。但是，本发明构思不限于此，对于本领域普通技术人员明显的是，可以设置控制信号SC1_L_EN、SC2_L_EN、SC3_L_EN、SC1_R_EN、SC2_R_EN、SC3_R_EN的逻辑电平，以停用第一驱动器GDL的全部的第一输出缓冲器11_L至第n输出缓冲器1n_L，并控制启用第二驱动器GDR的全部的第一输出缓冲器11_R至第n输出缓冲器1n_R。
如上所述，可以单独地控制第一驱动器GDL的第一缓冲器单元BUF_L和第二驱动器GDR的第二缓冲器单元BUF_R。因此，栅极线驱动器100_d的转换速率可被控制为具有各种水平。
图11是根据本发明构思的示例实施例的显示系统1000的框图。参照图11，显示系统1000包括显示面板300、数据线驱动器400、栅极线驱动器500和时序控制器600。显示面板300可以是液晶显示器(LCD)装置。时序控制器600产生用于控制数据线驱动器400和栅极线驱动器500的控制信号，并将从外部接收的视频信号发送到数据线驱动器400。
数据线驱动器400和栅极线驱动器500根据从时序控制器600接收的控制信号驱动显示面板300。栅极线驱动器500顺序地将扫描信号G1、G2、G3、……、Gj提供给显示面板300的行。然后，随着扫描信号G1、G2、G3...Gj被顺序地提供给行，连接到该行的晶体管被顺序地导通。在这种情况下，驱动电压DL1、DL2、……、DLk从数据线驱动器400经由在行中的晶体管被施加到显示面板300中的液晶。栅极线驱动器500可以与根据先前实施例的栅极线驱动器之一相同。因此，可以控制输出缓冲器的转换速率，从而降低峰值电流的量，因此防止EMI发生。此外，通过根据在显示面板300的每一个像素晶体管和每一个电容器上的负载来改变显示面板300的转换速率，可提高显示面板300(例如，LCD)的图像品质。
本发明构思可被应用于以与LCD装置的驱动方法相似的方式进行驱动的任意的平板显示装置，例如，电致变色显示器(ECD)、数字镜像显示器(DMD)、致动镜像显示器(AMD)、光栅光值(GLV)、等离子体显示面板(PDP)、电致发光显示器(ELD)、发光二极管(LED)显示器和真空荧光显示器(VFD)。此外，根据本发明构思的示例实施例的LCD装置可被应用于大屏幕电视(TV)、高清晰度电视(HDTV)、笔记本式计算机、摄像机、汽车中使用的显示器、用于信息和电讯的多媒体、虚拟现实的领域等。
虽然已经参照本发明构思的示例性实施例具体示出和描述了本发明构思，但是应该理解，在不脱离权利要求的精神和范围前提下，可进行形式和细节的各种修改。

Claims (20)

1.一种栅极线驱动器，包括：
输出缓冲器，被构造为接收驱动信号并输出驱动电压；
转换速率控制器，包括至少一个电容器和串联连接到所述至少一个电容器的开关，所述开关被构造为根据转换速率控制信号选择性地将所述至少一个电容器电连接在输出缓冲器的输入端与输出端之间，以控制输出缓冲器的转换速率。
2.如权利要求1所述的栅极线驱动器，其中，所述转换速率控制器包括多个开关，其中，所述多个开关中的每一个开关被构造为根据转换速率控制信号选择性地与多个电容器中的相关联的一个电容器电串联连接，使得电连接的电容器并联连接在输出缓冲器的输入端与输出端之间。
3.如权利要求2所述的栅极线驱动器，其中，所述多个电容器具有不同的电容。
4.如权利要求2所述的栅极线驱动器，其中，在所述栅极线驱动器的外部设置转换速率控制信号。
5.如权利要求1所述的栅极线驱动器，其中，输出缓冲器是反相器。
6.一种栅极线驱动器，该栅极线驱动器被构造为驱动显示面板的栅极线，所述栅极线驱动器包括：
缓冲器单元，包括多个输出缓冲器，其中，每一个输出缓冲器被构造为通过接收对应的缓冲器信号而被启用，启用的输出缓冲器被构造为输出驱动电压；
转换速率控制器，被构造为根据控制信号产生和输出缓冲器信号。
7.如权利要求6所述栅极线驱动器，其中，所述多个输出缓冲器中的至少一个输出缓冲器被构造为通过设置控制信号的逻辑电平而被启用以产生驱动电压。
8.如权利要求6所述的栅极线驱动器，其中，转换速率控制器包括多个逻辑电路，其中，每一个逻辑电路被构造为根据驱动信号和对应的控制信号产生第一缓冲器信号和第二缓冲器信号，
所述多个输出缓冲器中的每一个输出缓冲器被构造为根据从对应的逻辑电路接收的第一缓冲器信号和第二缓冲器信号而被启用以产生驱动电压。
9.如权利要求8所述栅极线驱动器，其中，所述多个输出缓冲器中的每一个输出缓冲器包括串联连接的PMOS晶体管和NMOS晶体管；
其中，PMOS晶体管根据第一缓冲器信号被导通或截止；
其中，NMOS晶体管根据第二缓冲器信号被导通或截止。
10.如权利要求9所述的栅极线驱动器，其中，在所述多个输出缓冲器中，PMOS晶体管的宽度与长度之间的比率相互不同，或者NMOS晶体管的长度与宽度之间的比率相互不同。
11.如权利要求9所述的栅极线驱动器，其中，当控制信号具有第一逻辑电平时，第一缓冲器信号和第二缓冲器信号根据驱动信号交替地导通PMOS晶体管和NMOS晶体管。
12.如权利要求9所述的栅极线驱动器，其中，当控制信号具有第二逻辑电平时，第一缓冲器信号截止PMOS晶体管且第二缓冲器信号截止NMOS晶体管而不管驱动信号如何。
13.如权利要求6所述的栅极线驱动器，其中，缓冲器单元还包括基本缓冲器，基本缓冲器被构造为接收驱动信号并产生驱动电压。
14.如权利要求6所述的栅极线驱动器，其中，
缓冲器单元还包括：
第一缓冲器单元，被构造为向栅极线的第一端施加驱动电压；
第二缓冲器单元，被构造为向所述栅极线的第二端施加驱动电压；
转换速率控制器包括：
第一转换速率控制器，被构造为根据第一类型控制信号控制第一缓冲器单元的输出缓冲器；
第二转换速率控制器，被构造为根据第二类型控制信号控制第二缓冲器单元的输出缓冲器。
15.如权利要求14所述的栅极线驱动器，其中，所述栅极线驱动器被构造为通过设置第一类型控制信号的逻辑电平和第二类型控制信号的逻辑电平来控制第一缓冲器单元的输出缓冲器和第二缓冲器单元的输出缓冲器被启用或停用。
16.一种栅极线驱动器，包括：
一个或多个输出缓冲器，被构造为响应于接收的输入电压而输出驱动电压；
转换速率控制器，被构造为根据转换速率控制信号选择性的降低驱动电压的转换速率。
17.如权利要求16所述的栅极线驱动器，其中，转换速率控制器包括串联连接到对应的电容器的至少一个开关，所述至少一个开关被构造为选择性地将对应的电容器与所述一个或多个输出缓冲器并联结合，以降低所述一个或多个输出缓冲器的转换速率。
18.如权利要求16所述的栅极线驱动器，其中，转换速率控制器包括多个逻辑电路，其中，每一个逻辑电路被构造为将一对缓冲器电压作为输入电压而提供给所述一个或多个输出缓冲器中的对应的一个输出缓冲器，
所述一个或多个输出缓冲器被构造为根据从对应的逻辑电路接收的一对缓冲器电压输出驱动电压。
19.如权利要求18所述的栅极线驱动器，其中，所述多个逻辑电路中的每一个逻辑电路被构造为接收控制信号，并且所述一个或多个输出缓冲器中的每一个输出缓冲器包括一对互补的晶体管，
如果控制信号具有第一逻辑电平，则所述一对互补的晶体管被构造为根据一对缓冲器信号而被交替导通，
如果控制信号具有第二逻辑电平，则所述一对互补的晶体管中的第一晶体管被构造为截止且所述一对互补的晶体管中的第二晶体管被构造为截止而不管所述一对缓冲器电压如何。
20.如权利要求18所述的栅极线驱动器，其中，所述一个或多个输出缓冲器还包括基本缓冲器，基本缓冲器被构造为产生驱动电压而不管所述一对缓冲器电压如何。
CN2012105633228A 2011-12-21 2012-12-21 能够控制其转换速率的栅极线驱动器 Pending CN103177681A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2011-0139215 2011-12-21
KR1020110139215A KR20130071791A (ko) 2011-12-21 2011-12-21 슬루율 제어가 가능한 게이트 라인 드라이버

Publications (1)

Publication Number Publication Date
CN103177681A true CN103177681A (zh) 2013-06-26

Family

ID=48637497

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2012105633228A Pending CN103177681A (zh) 2011-12-21 2012-12-21 能够控制其转换速率的栅极线驱动器

Country Status (3)

Country Link
US (2) US20130162304A1 (zh)
KR (1) KR20130071791A (zh)
CN (1) CN103177681A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108153691A (zh) * 2016-12-02 2018-06-12 三星电子株式会社 用于控制信号转换速率的集成电路
CN108233909A (zh) * 2017-03-22 2018-06-29 杰夫微电子（四川）有限公司 转换速率可控的半导体电源保护装置
CN111667794A (zh) * 2019-03-07 2020-09-15 三星显示有限公司 源极驱动器及包括其的显示装置
US11763772B2 (en) 2020-12-18 2023-09-19 Xiamen Tianma Micro-Electronics Co., Ltd. Display panel and display device for adjusting impedance

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013048410A1 (en) 2011-09-29 2013-04-04 Intel Corporation Method and apparatus for improving a load independent buffer
US8736315B2 (en) * 2011-09-30 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6189340B2 (ja) * 2012-02-24 2017-08-30 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 負荷スイッチコントローラのための方法および装置
JP6297536B2 (ja) 2012-03-15 2018-03-20 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ Ｄｄｒターミネーションをサポートするための追跡を有する負荷スイッチコントローラのための方法および装置
US9318068B2 (en) * 2012-11-16 2016-04-19 Apple Inc. Display driver precharge circuitry
CN103000152B (zh) * 2012-11-29 2015-04-22 北京京东方光电科技有限公司 控制栅极线信号值方法和设备、栅极驱动电路、显示装置
CN105304017A (zh) * 2015-10-26 2016-02-03 惠州市德赛智能科技有限公司 提高led显示屏电磁兼容性的电路
US9621138B1 (en) * 2015-11-05 2017-04-11 Nxp B.V. Slew control using a switched capacitor circuit
KR102620569B1 (ko) * 2016-07-29 2024-01-04 삼성디스플레이 주식회사 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치
CN107146590B (zh) * 2017-07-06 2020-03-27 深圳市华星光电技术有限公司 Goa电路的驱动方法
KR102558562B1 (ko) * 2018-07-27 2023-07-24 매그나칩 반도체 유한회사 Emi를 감소시킬 수 있는 제어 버퍼 및 이를 포함하는 소스 드라이버
JP7415271B2 (ja) 2020-02-10 2024-01-17 ソニーグループ株式会社 駆動装置、表示装置、および駆動装置の駆動方法
US11615735B1 (en) 2021-09-02 2023-03-28 Synaptics Incorporated System and method for reducing electromagnetic interference in a display panel

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4873661A (en) * 1987-08-27 1989-10-10 Yannis Tsividis Switched neural networks
KR100195276B1 (ko) * 1995-12-01 1999-06-15 윤종용 구동회로를 내장한 액정 표시장치 및 그 구동방법
US5886554A (en) * 1996-03-08 1999-03-23 Texas Instruments Incorporated Slew-rate limited differential driver with improved skew control
JP2002185301A (ja) * 2000-12-15 2002-06-28 Fujitsu Ltd 半導体装置及び制御方法
DE10339047B4 (de) * 2003-08-25 2006-10-26 Infineon Technologies Ag Treiber-Einrichtung, insbesondere für ein Halbleiter-Bauelement, sowie Verfahren zum Betreiben einer Treiber-Einrichtung
US20080100374A1 (en) * 2006-10-30 2008-05-01 Theta Microelectronics, Inc. Programmable filters and methods of operation thereof
US8638131B2 (en) * 2011-02-23 2014-01-28 Qualcomm Incorporated Dynamic feedback-controlled output driver with minimum slew rate variation from process, temperature and supply

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108153691A (zh) * 2016-12-02 2018-06-12 三星电子株式会社 用于控制信号转换速率的集成电路
CN108153691B (zh) * 2016-12-02 2023-08-15 三星电子株式会社 用于控制信号转换速率的集成电路
CN108233909A (zh) * 2017-03-22 2018-06-29 杰夫微电子（四川）有限公司 转换速率可控的半导体电源保护装置
CN108233909B (zh) * 2017-03-22 2023-08-18 杰夫微电子（四川）有限公司 转换速率可控的半导体电源保护装置
CN111667794A (zh) * 2019-03-07 2020-09-15 三星显示有限公司 源极驱动器及包括其的显示装置
US11763772B2 (en) 2020-12-18 2023-09-19 Xiamen Tianma Micro-Electronics Co., Ltd. Display panel and display device for adjusting impedance

Also Published As

Publication number Publication date
US20140203855A1 (en) 2014-07-24
KR20130071791A (ko) 2013-07-01
US20130162304A1 (en) 2013-06-27

Similar Documents

Publication Publication Date Title
CN103177681A (zh) 能够控制其转换速率的栅极线驱动器
US9892703B2 (en) Output circuit, data driver, and display device
KR102221997B1 (ko) 게이트 구동부와 이를 포함한 표시장치
US10008170B2 (en) Gate driver on array circuit and display device capable of prolonging charging time of pixel
US10262609B2 (en) Scanning driving circuit with pull-down maintain module and liquid crystal display apparatus with the scanning driving circuit
US20120280965A1 (en) System and method for controlling the slew rate of a signal
CN100520902C (zh) 液晶显示器件及其驱动方法
US20070290983A1 (en) Output circuit of a source driver, and method of outputting data in a source driver
TWI521498B (zh) 畫素電路及其驅動方法
US20170193956A1 (en) A GOA Circuit and a liquid crystal display
US20160071479A1 (en) Driver circuit
CN102968969A (zh) 栅极驱动单元电路及其栅极驱动电路和显示装置
JP2009258733A (ja) 液晶ディスプレーの駆動方法及び駆動装置
KR101111529B1 (ko) 액정표시장치의 소스 드라이버 회로
TWI434254B (zh) 閘極脈衝調變電路及其削角調變方法
US9703416B2 (en) Touch circuit, touch panel and display apparatus
US20170092215A1 (en) Gate driving circuit, display device and gate pulse modulation method
US9741301B2 (en) Driving circuit of display panel, display device, and method for driving the driving circuit of the display panel
JP6917178B2 (ja) 出力回路、データ線ドライバ及び表示装置
US10692456B2 (en) Display driver and output buffer
US11244593B2 (en) Shift-register circuit, gate-driving circuit, and array substrate of a display panel
KR20170079057A (ko) 게이트 드라이브 ic와 이를 포함한 표시장치
CN100367337C (zh) 图像显示设备和图像显示面板
CN104934012A (zh) 一种多时序生成电路及液晶显示器
US11373616B2 (en) Display driver suppressing color unevenness of liquid crystal display

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20130626