CN1081434C - 多层印刷电路板和制造多层印刷电路板的方法 - Google Patents

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Abstract

在具有一个形成于有机基片31上的下电路层32、一个形成于电路层32之上的感光绝缘层33，以及形成于感光绝缘层33之上且通过多个形成于感光绝缘层33之中的多个电路接通洞孔电连接到下电路层32的上电路层40和44的多层电路板中，上电路层具有一个布置着多个导线的布线区44和一个承受外部热量或压力的焊盘40，至少焊盘40的一部分43的厚度l1大于布线区44的厚度l2。

Description

多层印刷电路板和制造多层印刷电路板的方法
本发明涉及一种多层电路板和一个制造多层电路板的方法，尤其涉及一种借助通孔将不同层的多个电路电连接起来的多层印制电路板和一种制造多层印制电路板的方法。
随着电子设备越来越小和高效，印制电路板必须在有限的空间具有大量导线。对于布线来说，增加印制电路板的电路层数并把电路板制成多层电路板是有效的。多个这样的电路层通过电路接通洞孔互相连接。
将参照图1叙述制造常规多层电路板的过程。图1是一个示出制造常规印制电路板的方法的工艺过程图。首先在具有一个绝缘层的基片10上形成导电体11(图1a)。然后在导电体11上涂覆光刻胶12并有选择地曝光以将光刻胶显影(图1b)。有选择地腐蚀导体11以形成所要求的下层线路13(图1C)并再除去残留的光刻胶12(图1d)。下一步，在所形成的下层线路上，淀积一层感光绝缘树脂14(图1e)。将这一树脂层有选择地曝光，然后蚀刻形成一个电路接通洞孔15，并露出下层线路13(图1f)，再使用一种诸如无电涂覆、淀积、以及溅射法之类的薄膜成形技术，在电路接通洞孔15和感光绝缘层14之上形成上层线路16(图1g)。通过反复执行这些形成绝缘层和线路层的步骤，就在基片上形成了多层线路。
这样形成的印制电路板借助金线一类的金属线连接到一些电路上。这一点通过将金线焊在电路板上而达到。图2是一个简图，示出金线焊在印制电路板上的状态。如图2a所示，金线16被连接到形成在感光绝缘树脂层14上的上层线路15的一个预定区域即连接区。在正常的导线焊接中，金线16以大约50g至150g的重力压向连接区，同时，超声振动加到该连接区上，使得金线通过热压焊接固定到该连接区。
用作上述感光树脂层的例如说是具有感光性的环氧树脂。一般，可以用液体感光环氧树脂制成的PROBIMER-52(日本Chiba Gaigi公司制造)。虽然还有几种别的材料，但这些感光树脂层都是易于受高温或高压变形的。因而，在将金线16焊到焊盘15时，存在感光绝缘层被使用热量和使用压力的热压焊接软化、因而在金线16被压方向出现一个凹陷部的情形，如图2a中的参考字符A所示。除了热量和压力引起的软化以外，凹陷部在进行焊接时还有可能被加到焊盘15上的超声振动放大。
如果在这种状态下进行金线焊接，将有可能在B处被焊机的毛细管头17和凹陷部A的边缘夹住，金线16局部过度受压并被割断，如图2b所示。另一方面，如果把进行焊接时所用的温度设置成一个低温度来防止感光树脂层14的这种凹陷的话，则又将有一个在金线和焊盘之间不能获得足够连接强度并因而造成连接可靠性降低的问题。
因此，本发明的一个目的就是防止感光树脂层因外加热量、压力或超声振动而凹陷。
本发明的另一个目的是实现不降低金线和焊盘之间的连接强度的焊接。
为达到以上目的并根据本发明的一个方面，提供一种多层电路板，包括：
一个基片；
一个形成于所述基片之上的第一导电电路层；
一个形成于所述第一导电电路层之上的感光绝缘层；以及
一个形成于所述感光绝缘层之上且通过形成于所述感光绝缘层之中的多个电路接通洞孔电连接到所述第一导电电路层的第二导电电路层；
所述第二导电电路层具有一个布置着多个导线的布线区和一个承受外部热量或压力的焊盘，所述焊盘中的所述第二导电电路层是平坦的，至少位于所述焊盘下方的所述感光绝缘层的厚度小于除所述电路接通洞孔以外的布线区下方的所述感光绝缘层的厚度。
根据本发明的再一个方面，提供一种制造多层电路板的方法，包括下列步骤：
在基片上形成具有预定布线图案的第一导电电路层；
在所述第一导电电路层上形成一个感光绝缘层；
将所述感光绝缘层曝光，使得在形成电路接通洞孔的电路接通区域中，形成所述感光绝缘层里的一个第一洞孔，第一洞孔具有一个使所述第一导电电路层露出来的深度；
至少在形成焊盘的一部分焊盘区域中形成所述感光绝缘层中的一个第二洞孔，第二洞孔具有一个使所述第一导电电路层不露出来的深度；
至少在所述电路接通洞孔区和所述焊盘中，有选择地形成一个第二导电电路层；
磨去所述第二导电电路层表层以使所述焊盘平坦；以及
将导电引线焊到所述焊盘中的所述第二导电电路层上。
根据上述发明，在形成焊盘的区域中，至少在容易因加热而达到使感光绝缘层软化的高温的区域中不存在感光绝缘层，并提供不易软化的一些其他材料。因而不大可能出现由软化造成的凹陷。
图1是一个工艺程序图，示出一种制造常规印制电路板的方法；
图2是一个简图，示出金丝被焊接在印制电路板上的状态；
图3是一个工艺程序图，示出一种制造本发明的多层电路板的方法；以及
图4是多层电路板的连接焊盘的放大截面视图。
31…有机基片
32…金属层
33…感光绝缘层
40…连接压焊块
42…金线
44…引线
下面，将叙述本发明的一个优选实施例，图3是一个工艺程序图，示出一种制造具有两个电路层的多层电路板的方法。
首先，使用淀积法，溅射法或者无电涂覆法在有机基片31上形成一层铜质金属覆盖层32(图3a)。
这个金属层32组成一个预定的布线图案(图3b)。这一点通过在金属层32上形成一层有图案的感光胶实现。
由感光树脂构成的绝缘层33覆盖到金属层32上。然后，将感光绝缘层33曝光，使得在感光绝缘层33的一个区域35处形成一个洞孔34。洞孔34具有一个使下电路层露出的深度。下一步，在感光绝缘层33的区域36的部位形成一个洞孔37，洞孔37具有一个使下电路层32不露出的深度(图3C)。区域35是一个用于形成电路接通洞孔(下电路层32通过它电连接到在下一步骤形成的上电路层38)的区域。区域37是用于形成下一步要形成的连接焊盘的区域，并且引线就连接到连接焊盘上。具有不同深度的洞孔34和37可以分两步形成，或者可以同时在一个单步骤形成。在分两步形成洞孔的情形，使用预定的曝光条件和预定的掩模首先形成任何一个洞孔，然后通过改换曝光条件和掩模形成不同深度的另一个洞孔。在用单步骤同时形成两个洞孔的情形，这样来形成较浅孔37的直径，使得小于较深洞孔34的直径。因为即使曝光条件相同，洞孔的直径和深度也是互相成正比例的，洞孔的深度可通过变化洞孔直径的尺寸来控制。如果利用这一特性，就有可能在同一步骤中形成不同深度的直径。
如图3d所示，一个厚度达到预定水准位置C的上电路层38在整个表面上形成。这个电路层38，像对金属层(下电路层)32一样，可以通过使用薄膜形成法例如电镀法形成。然后这样磨掉电路层38的表层，使得电路层38的厚度达到水准位置C(图3d)。如果电路层38的厚度在这一步骤达不到水准位置C，则即使在这个形成连接焊盘的步骤磨掉电路层的表层还是会留下一个凹陷部D，因而，会出现得不到平坦的连接焊盘的可能性。如果这样留下凹陷部D，则在后续工序中引线焊接的连接强度将降低。因而，为了避免出现这类的凹陷部D，必须填平洞孔37。然后，执行磨掉涂覆层表层的校平步骤以除去凹陷部D并使连接焊盘40的表面平坦。
上电路层38形成图案(图3e)。用这个办法，在区域34形成一个电路接通洞孔39。在区域36形成连接焊盘40。进而，形成布线区(未示出)。
最后，通过将金线焊到连接焊盘40，多层电路板即告完成。
图4是一个放大了的截面视图，示出这样形成的多层电路板的区域37。构成一个预定的布线图案的金属层32先在有机基片31上形成。然后，在金属层32上形成由感光有机树脂构成的绝缘层33。感光绝缘层33的区域37形成表面平坦的连接焊盘40，连接焊盘40用上述方法在洞孔37上形成。因而，在连接金线42的区域43中的连接焊盘的厚度，也就是说上电路层的厚度l1大于形成上层线路44的布线区41内的电路层的厚度l2。
换句话说，至少在形成连接焊盘40的区域的一局部，处在承受外加热量和压力的区域43之下的感光绝缘层33的厚度m1变得小于布线区41之下的感光绝缘层33的厚度m2。
使用这样的结构，在形成焊盘的区域，形成洞孔37，由此至少在区域43(它承受着感光绝缘层因外加热量而被软化的温度)存在上电路层。存在于洞孔37中的电路层材料，与感光绝缘层相比，是一种在焊接时不易因受热而变形、并且还具有强抗压和抗超声振动的材料。因而，即使在引线焊到区域43的情形，区域43也不容易凹陷。此外，由这种材料组成的区域43通过一个圆弧形的表面与感光绝缘层接触，接触部分的表面积较大。因而，由于加到区域43的压力是分布开的，所以单位面积的绝缘层应力降低，因而这个接触部位的绝缘层变得比较不易变形。
虽然在上面的实施例中叙述了具有两个电路层的电路板，但本发明显然适用于具有三个或多个电路层的电路板。若将图3和4所示的有机基片31看作是具有和绝缘层33同样材料的感光绝缘层，并且假定在绝缘层的下方有一个有机基片，则图3和4的叙述实际上将适用于具有三个或多个电路层的电路板。注意，电路板可以这样构成，使得至少在形成焊盘40的一部分区域43的下方存在穿过绝缘层33的下金属层32。在用感光绝缘层替代有机基片31的情形，也就是说，在具有三个或多个电路层的结构中，像这样的金属层存在于连接焊盘的下方。这一金属层能有效地防止加于连接焊盘的热量、压力或振动传递到存在于金属层32的下方的绝缘层。因而，在这个金属层下方的绝缘层的变形可被消除。
再者，虽然在上面的实施例中叙述了用上电路层本身填满洞孔37，但该洞孔也可以用具有强抗热性的辅助材料填充，并且电路层在材料上形成连接焊盘。此外，像对洞孔34一样，洞孔37可以这样形成，使之具有一个露出下电路层32的深度(m1＝0)。正是在这一情形，可以有效地防止出现凹陷，不过必须注意，下电路层不能互相连接并且最大限度地缩小闭塞空间的出现。
在上面的实施例中，虽然连接焊接引线的焊盘：是作为承受外部热量或压力的区域的例子示出的，但本发明并不为局限于这一领域，而是广泛地适用于承受外部热量或压力的领域。本发明中的焊盘区域在包括这种领域的广义上使用。
于是，在本发明中，感光绝缘层的凹陷可被有效地防止并且使得易于实现焊接而不会降低引线和焊盘之间的连接强度成为可能。

Claims (5)

1.一种多层电路板，包括：
基片；
形成于所述基片之上的第一导电电路层；
形成于所述第一导电电路层之上的感光绝缘层；以及
形成于所述感光绝缘层之上、且通过形成于所述感光绝缘层中的多个电路接通洞孔电连接到所述第一导电电路层的第二导电电路层；
所述第二导电电路层具有布置着多个导线的布线区和承受外部热量或压力的焊盘，所述焊盘的表面是平坦的，至少位于所述焊盘下方的所述感光绝缘层的厚度小于除所述电路接通洞孔以外的布线区下方的所述感光绝缘层的厚度。
2.如权利要求1所述的多层电路板，其特征在于：所述第一导电电路层存在于所述焊盘的至少一部分区域的下方。
3.一种制造多层电路板的方法，包括下列步骤：
在基片上形成具有预定布线图案的第一导电电路层；
在所述第一导电电路层上形成感光绝缘层；
将所述感光绝缘层曝光，使得在形成有电路接通洞孔的电路接通洞孔区域中，形成所述感光绝缘层中的第一洞孔，该第一洞孔具有一个使所述第一导电电路层露出来的深度；
至少在形成焊盘的一部分焊盘区域中形成所述感光绝缘层中的第二洞孔，该第二洞孔具有一个使所述第一导电电路层不露出来的深度；
至少在所述电路接通洞孔区域和所述焊盘区域中，有选择地形成第二导电电路层；
磨去所述第二导电电路层表层以使所述焊盘平坦；以及
将导电引线焊到所述焊盘上。
4.如权利要求3所述的制造多层电路板的方法，其特征在于：所述第二洞孔的直径小于所述第一洞孔的直径。
5.如权利要求3所述的制造多层电路板的方法，其特征在于：通过使所述第二洞孔的直径小于所述第一洞孔的直径而在同一个步骤中形成所述深度不同的第一和第二洞孔。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100428873C (zh) * 2003-11-28 2008-10-22 株式会社东芝 多层印刷线路板以及用于制造该多层印刷线路板的方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7514637B1 (en) * 1999-08-06 2009-04-07 Ibiden Co., Ltd. Electroplating solution, method for fabricating multilayer printed wiring board using the solution, and multilayer printed wiring board
JP2001209918A (ja) * 1999-11-19 2001-08-03 Nitto Denko Corp 回路付サスペンション基板
JP4459406B2 (ja) * 2000-07-27 2010-04-28 ソニーケミカル＆インフォメーションデバイス株式会社 フレキシブル配線板製造方法
JP4195706B2 (ja) * 2003-08-12 2008-12-10 株式会社フジクラ プリント配線板およびその製造方法
US8263878B2 (en) * 2008-03-25 2012-09-11 Ibiden Co., Ltd. Printed wiring board
EP2255601B1 (en) * 2008-04-30 2012-05-16 Panasonic Corporation Method of producing circuit board by additive method
US8240036B2 (en) 2008-04-30 2012-08-14 Panasonic Corporation Method of producing a circuit board
US8272126B2 (en) * 2008-04-30 2012-09-25 Panasonic Corporation Method of producing circuit board
US9082438B2 (en) 2008-12-02 2015-07-14 Panasonic Corporation Three-dimensional structure for wiring formation
US8698003B2 (en) 2008-12-02 2014-04-15 Panasonic Corporation Method of producing circuit board, and circuit board obtained using the manufacturing method
US20110017498A1 (en) * 2009-07-27 2011-01-27 Endicott Interconnect Technologies, Inc. Photosensitive dielectric film
US9332642B2 (en) 2009-10-30 2016-05-03 Panasonic Corporation Circuit board
US8929092B2 (en) * 2009-10-30 2015-01-06 Panasonic Corporation Circuit board, and semiconductor device having component mounted on circuit board

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60113993A (ja) * 1983-11-25 1985-06-20 三菱電機株式会社 多層回路基板の製造方法
EP0557278A1 (en) * 1990-11-15 1993-09-01 Ibm METHOD FOR MANUFACTURING A MULTILAYER THIN FILM STRUCTURE.

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5450290A (en) * 1993-02-01 1995-09-12 International Business Machines Corporation Printed circuit board with aligned connections and method of making same
US5390412A (en) * 1993-04-08 1995-02-21 Gregoire; George D. Method for making printed circuit boards
JP3286651B2 (ja) * 1993-12-27 2002-05-27 株式会社住友金属エレクトロデバイス セラミック多層配線基板およびその製造法並びにセラミック多層配線基板用導電材料
US5723822A (en) * 1995-03-24 1998-03-03 Integrated Device Technology, Inc. Structure for fabricating a bonding pad having improved adhesion to an underlying structure
JP2917867B2 (ja) * 1995-08-14 1999-07-12 日本電気株式会社 多層配線基板

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60113993A (ja) * 1983-11-25 1985-06-20 三菱電機株式会社 多層回路基板の製造方法
EP0557278A1 (en) * 1990-11-15 1993-09-01 Ibm METHOD FOR MANUFACTURING A MULTILAYER THIN FILM STRUCTURE.

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100428873C (zh) * 2003-11-28 2008-10-22 株式会社东芝 多层印刷线路板以及用于制造该多层印刷线路板的方法

Also Published As

Publication number Publication date
TW344938B (en) 1998-11-11
JPH09162555A (ja) 1997-06-20
KR100246863B1 (ko) 2000-03-15
SG72713A1 (en) 2000-05-23
JP3234757B2 (ja) 2001-12-04
US6184479B1 (en) 2001-02-06
CN1162243A (zh) 1997-10-15

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