CN108122811B - 半导体器件的处理装置和形成半导体器件的方法 - Google Patents

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Abstract

诸如蚀刻腔室门之类的腔室门可以在蚀刻工艺期间被加热，以例如防止蚀刻副产物粘附至蚀刻腔室门。然而，蚀刻腔室门的这种加热可能影响工艺参数并导致不均匀工艺，诸如整个半导体晶圆的不均匀蚀刻特性。诸如覆盖受到加热的门的表面的绝缘膜的绝缘体可以减少或消除热从门至诸如半导体晶圆的工件的传输，因此这减少或消除了工艺结果的不均匀性。本发明的实施例提供了一种半导体装置以及形成该装置的方法。

Description

半导体器件的处理装置和形成半导体器件的方法
技术领域
本发明涉及半导体领域，更具体地，本发明涉及一种半导体器件的处理装置和形成半导体器件的方法。
背景技术
随着利用受到越来越严格的临界尺寸控制和均匀性要求的越来越小的器件几何形状来制造半导体器件，需要改进的工艺和制造设备来生产具有可接受性能水平和产量水平的先进的装置。
发明内容
根据本发明的一个方面，提供了一种装置，包括：腔室，由腔室壁限定；晶圆保持台，位于所述腔室内；门，位于所述腔室壁中，所述门被配置为提供至所述腔室的通路；加热器，热耦合至所述门并且被配置为将所述门加热至预定温度；以及隔热罩，邻近所述门，所述隔热罩被配置为减少从所述门至所述晶圆保持台的热传输。
根据本发明的另一个方面，提供了一种装置，包括：蚀刻腔室、热处理腔室和真空/大气开关腔室；第一平台，位于所述蚀刻腔室中，第二平台，位于所述热处理腔室中以及第三平台，位于所述真空/大气开关腔室中；第一闸门，位于所述蚀刻腔室与所述热处理腔室之间的第一公共腔室壁中，所述第一闸门具有面向所述蚀刻腔室的第一面和面向所述热处理腔室的第二面；第二闸门，位于所述热处理腔室与所述真空/大气开关腔室之间的第二公共腔室壁中，所述第二闸门具有面向所述热处理腔室的第三面和面向所述真空/大气开关腔室的第四面；以及闸门隔热器，形成在选自由所述第一面、所述第二面、所述第三面和所述第四面组成的组中的至少一个面上。
根据本发明的又一个方面，提供了一种方法，包括：在衬底上形成具有第一空间密度并且通过绝缘层彼此绝缘的第一多个鳍；在所述衬底上形成具有第二空间密度的第二多个鳍，所述第二空间密度小于所述第一空间密度，所述第二多个鳍分别通过所述绝缘层彼此绝缘；通过使所述衬底穿过腔室门而将包含所述第一多个鳍和所述第二多个鳍的所述衬底放置到腔室中；关闭所述腔室门；加热所述腔室门，同时使所述衬底与所述加热绝缘；将蚀刻剂气体引入到所述腔室中；以及使用所述蚀刻剂气体来蚀刻所述绝缘层。
附图说明
当与附图一起阅读时，从下面的详细描述可以最好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各个部件没有被按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以被任意增加或减少。
图1示出了根据一些实施例的示例性多腔室工艺装置。
图2更详细地示出了根据一些实施例的用于工艺装置的示例性腔室。
图3示出了根据一些实施例的在两个面上具有隔热罩的示例性腔室门。
图4a至图4e提供了根据一些实施例的示例性腔室门的进一步细节。
图5a至图5c提供了根据一些实施例的可选示例性腔室门的进一步细节。
图6和图7分别示出了围绕第一多个半导体结构和第二多个半导体结构的绝缘材料的预蚀刻条件和后蚀刻条件，所述结构进一步示出了使用本文中所示的实施例的工艺处理装置实施工艺的有益效果。
具体实施方式
以下公开内容提供了例如用于实现所提供的主题的不同特征的许多不同的实施例。下面描述了组件、值、操作、材料、布置等的具体示例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。可以设想其它的组件、值、操作、材料、布置等。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同方位。该装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
在详细地描述具体示出的实施例之前，总体上提出本文公开的实施例。概括地说，本文公开的实施例涉及一种制造腔室，其中，工件通过腔室门被引入到该制造腔室中。更具体地，该腔室门可以在特定工艺之前、特定工艺期间或特定工艺之后被加热，以便辅助该工艺，减少或消除该工艺的不利或不期望的后果，或者用于其他原因。在一些实例中，该腔室门的加热可能是期望的，但也可能引起非计划的或不期望的副作用。仅作为一个示例，为了加热门而产生的热可能向外辐射(或通过诸如传导、对流等其它手段传递)，并且可以加热正对其执行工艺的工件的全部或一部分或者可以加热直接围绕工件的区域(例如，在工件处或工件附近的空气或其它环境或者接近工件或接触工件的设备或结构)。工件或工件附近的区域的这种加热可能改变或以其他方式影响工艺参数和工艺结果。例如，从门传输的热可能导致整个工件自身的热渐变，这意味着工艺在其下进行的(温度)参数在工件的一个端部或区域处(例如，最接近腔室门)相对于工件的另一端部或区域处(例如，离腔室门最远)是不同的。
在稍微更具体的示例中，半导体晶圆可以通过腔室门被放置在诸如蚀刻室之类的工艺室中，然后经受蚀刻工艺。为了防止蚀刻工艺的副产物粘附至腔室门(并且可能随后落在晶圆上或另一晶圆上并导致缺陷)，可以在蚀刻工艺期间加热该腔室门。来自腔室门的这种热可以辐射(或以其它方式传输)至晶圆，并且使晶圆在其整体上具有温度差，该温度差可以导致蚀刻工艺在晶圆的一个区域中相对于晶圆的另一个区域更快地进行。这将导致蚀刻工艺的不均匀结果，这意味着晶圆的一些区域可能被过蚀刻，晶圆的其他区域可能欠蚀刻，或导致这两者。一般来说，当制造半导体器件时，希望保持工艺的最大均匀性。然而，通过在腔室门与晶圆之间提供热屏蔽，可以减少或完全消除加热门的不利后果，如以下详细公开进一步解释的。
图1示出了示例性制造装置100，其在所示实施例中是多腔室工艺装置。然而，本领域技术人员将认识到，本发明的原理同样适用于单腔室工艺装置。装置100包括第一腔室2、第二腔室4和第三腔室6。例如，第一腔室2是具有被配置为蚀刻放置在第一腔室2内的工件的一个或多个层或区域的适当结构的蚀刻腔室，所述适当结构是例如进气口阀和出气口阀、加热元件、用于保持工件的一个或多个平台、泵、传感器等(未示出)。该工件(未示出)可以是例如在其上制造或将要制造一个或多个集成电路的半导体晶圆。为了清楚讨论起见，在随后的讨论中术语“工件”和“半导体晶圆”将可以互换地使用，但是本发明不限于仅将半导体晶圆作为工件。继续本实施例，第二腔室4是热处理腔室，其中，可以对半导体晶圆进行热处理，例如预热浸渍、热退火、后处理热缓降(post-process heat ramp down)等。腔室4配备有合适的结构，诸如，晶圆保持台、加热器、热传感器等，这些结构在所设想的实施例的范围内但是对于理解本文公开的概念不是必需的，因此未示出。腔室6是另一腔室，在一些实施例中其可以是类似于腔室2的另一蚀刻腔室，或者可以是在其中对工件执行不同类型工艺的腔室。
在所示实施例中，第一腔室2和第二腔室4具有腔室门8(在本文中有时称为闸门或简称为门)，腔室门8允许晶圆从第一腔室2输送至第二腔室4和/或从第二腔室4输送至第一腔室2。示例性腔室门8的有利特征是：该门是坚固的并且能够承受蚀刻腔室和/或热处理腔室的条件；该门可以有效地密封第一腔室2和/或第二腔室4(例如，防止工艺气体逸出腔室，允许在腔室内产生和维持真空，保护腔室免受环境污染物等)。类似地，第二腔室4和第三腔室6具有腔室门10，腔室门10允许晶圆从第二腔室4输送至第三腔室6和/或从第三腔室6输送至第二腔室4。腔室门10在本文中有时也称为闸门或简单地称为门，并且可以具有与门8类似的设计和结构，尽管情况并非总是如此。
图1还示出了分别与门8和门10相关联的第一加热器12和第二加热器14。在所示的实施例中，公开了两个加热器。在其他实施例中，可以只有单个加热器与门8和门10均相关联。在另一实施例中，单个加热器仅与门8(或仅与门10)相关联，而另一门10(或另一门8)不被加热。在所示的实施例中，加热器12被配置为加热门8，加热器14被配置为加热门10，如下面将进一步详细讨论的。本领域技术人员将认识到，如果需要，加热器12和/或加热器14也可用于加热相应腔室2和4内以及腔室6内的其它区域，例如晶圆卡盘等。
装载锁定模块(LLM)16是装置100的另一腔室，在此腔室中，诸如半导体晶圆之类的工件可以被装载到装置100中以用于处理并且在工艺完成之后从装置100卸载。除了其它功能之外，LLM 16用作真空/大气开关腔室，允许工件被装载到工艺装置100中以及从工艺装置100去除，而不破坏各个工艺腔室2、4、6等内的真空条件。晶圆通过门18被装载到装载锁定室中。从装载锁定室16，晶圆可以被传送至第一腔室2、第二腔室4和/或第三腔室6。为了清楚起见，未示出晶圆从LLM 16装载至腔室2或腔室4或腔室6的门或其它装置。然而，应当注意，本文关于腔室门8和/或腔室门10提供的教导可以同样地应用于LLM 16与腔室2、4和6中的一个或多个腔室之间的类似的门。在其他实施例中，LLM 16可以居中地位于装置100内，同时第一腔室、第二腔室和第三腔室(以及可能另外的腔室)围绕LLM 16。在其他实施例中，LLM 16可以仅与第一腔室2、第二腔室4和第三腔室6中的一个腔室连通，并且在这样的实施例中，晶圆顺序地通过各个腔室。在晶圆顺序地通过腔室的这种实施例中，可以在工艺装置100的远端处设置第二LLM(未示出)，其中，一个LLM提供使工件进入工艺装置100的入口，而第二LLM提供使工件离开工艺装置100的出口。所述腔室的其它构型和布置均在本公开的预期范围内。
图2更详细地示出了示例性第一腔室2。第一腔室2至少部分地由腔室壁3限定。在所示的实施例中，门8穿过腔室壁3。诸如位于腔室2内的晶圆保持台20的平台被被配置为保持或以其它方式支撑诸如晶圆22之类的工件。腔室2还可以包括一个或多个工艺气体入口24和一个或多个工艺气体出口26。例如，诸如HF的蚀刻剂气体可以通过气体入口24引入至腔室2中，以便蚀刻例如晶圆22上的氧化硅层。过量的工艺气体和蚀刻剂副产物通过排气出口26从腔室2中去除。如上所述，期望加热门8以便减少或消除蚀刻剂副产物对门8的粘附。如果这些副产物确实粘附至门8，则它们将不会通过气体出口26从室中排出(或以其他方式去除)。这种蚀刻剂副产物可以包括NH4F、(NH4)2SiF6等，但是本公开同样适用于其它工艺的其它副产物。粘附至门上的副产物可以随后从门上掉落或剥落，并可能落在晶圆22上，从而对在晶圆22上制造所得的集成电路造成颗粒缺陷。在预期的实施例中，加热器12将门8加热至约80℃至约120℃的温度。
由于门8邻近于晶圆22，来自门8的热将辐射或以其它方式传输至晶圆22的全部或一部分，特别是最靠近门8的部分。如上所述，晶圆22上的温度的不均匀性将导致整个晶圆22的蚀刻工艺的不均匀性，从而导致不期望的结果。隔热罩28消除或至少大大减少从门8到晶圆22的热传输。在图2中所示的实施例中，隔热罩28覆盖了门8的暴露于腔室2内部的部分并且热隔离门8。在所示的实施例中，门8由铝形成。作为示例，隔热罩28可以由聚四氟乙烯形成。出于几个原因，已经发现聚四氟乙烯是用于隔热的良好材料。首先，聚四氟乙烯提供了良好的热绝缘性能以减少或消除晶圆22的无意加热。另外，聚四氟乙烯不与HF和其它常见的蚀刻剂反应并且基本上不受它们的影响。以这种方式，隔热罩28在蚀刻工艺期间不被损坏或消耗。另外，聚四氟乙烯具有与铝相容的性质(不会与其发生不利的反应)，并且聚四氟乙烯与半导体制造中使用的大多数材料和工艺是相容的。聚四氟乙烯的另一个优点是其可以制造成柔性膜，因此可以应用在门8的暴露表面上方。例如，隔热罩28可以是覆盖门8的暴露表面的厚度为约10mm至约30mm的膜。隔热罩28可使用螺钉或其它适当的紧固件安装至门8。在其它设想的实施例中，隔热罩28可作为定形(form-fitting)涂层(例如，以液态形式施加并且允许固化)施加至门8。
适合用作隔热罩28的其它候选材料包括玻璃纤维、石英、酚醛塑料、陶瓷等。本领域技术人员将认识到，可以使用其它材料，假如候选材料实现期望的热绝缘性能，耐受常见的蚀刻气体和条件，与门8(或门10或其他门(视情况而定))的材料和结构相容并且与常见的半导体工艺和材料(或者对于在工艺装置100内正在处理的特定工件常见的工艺和材料)相容。
在图2的实施例中，仅需要在门8的一侧上设置隔热罩28，例如因为副产物或其它颗粒粘附在腔室4中(门8的另一侧面向腔室4)的风险不是问题。但是，并不总是这样。图3示出了一个实施例，其中，门8的两侧(在本文中也称为两个面)都易于出现粘附问题。在这种情况下，隔热罩28隔离门8在腔室2内或面向腔室2的一面，并且隔热罩30隔离门8在腔室4内或面对腔室4的一面。同样，在图3中，隔热罩32隔离门10，或至少隔离门10在腔室4内或面对腔室4的一侧。
图4a至图4e提供了示例性门8和隔热罩28的进一步细节。该教导同样适用于示例性门10或其中需要隔热盖的工艺装置100内的任何其它门(不管是否在图1中示出)。图4a示意性地示出了当从工艺腔室2处观察的门8的平面图，并且图4b示意性地示出了当从工艺腔室4处观察的门8的平面图。隔热罩28在图4a中用虚线示出，以便不会遮蔽部件在隔热罩28下面的细节。在所示的实施例中，隔热罩28在门8的暴露于腔室2的主平面上延伸。在所示的实施例中，隔热罩28没有延伸至门8的内表面的外周。在一些实施例中，门8的一部分可能需要与腔室壁3(参见图1)的内表面接触，以便完全密封腔室2(或腔室4、6、16等，这取决于配置)。在这种实施例中，可能需要隔热罩28不延伸至门8的外周，以便确保隔热罩28不会干扰门8的关闭和/或腔室2(或其他腔室)的密封。在其他实施例中，隔热罩28可以延伸至门8的外周。图4b示出了门8的第二面，在这种情况下，该面面向腔室4的内部。虽然不是本文公开的实施例的限制性特征，但门8被示为具有附接区域5和铰链7：附接区域5可以通过螺钉、粘合剂、磁力或其他紧固装置附接至腔室壁3(在图1中示出)；铰链7允许门8围绕附接区域5旋转并且因此允许工件进入和离开腔室2。同样如图4a的实施例所示，加热器12可以至少部分地放置在附接区域5内，以便允许热量从加热器12至门8的传导。本领域技术人员将认识到可以提供用于所示实施例的有利益处并且保持在本公开的预期范围内的许多其他布置。在该实施例中，如图4b中所示，没有对门8的面向腔室4的侧面施加隔热罩。在该实施例中，形成在门8上且污染工件的工艺副产物或其它污染物的可能性不是问题，因此不需要热量。例如，如果在腔室4中没有发生蚀刻工艺，则形成工艺副产物或其它污染物的机会是最小的或不存在的。
图4c示出了自顶上向下观察门8和隔热罩28的更多细节。如图所示，隔热罩28包括聚四氟乙烯膜27和板29，在该实施例中，板29是铝板。相比之下，图4d示出了门8的“另一侧”，面向腔室4的侧部不需要隔热罩28。图4e从侧视图示出了包括聚四氟乙烯膜27和板29的隔热罩28。如所示，板29可以使用一个或多个紧固件(例如图4e中所示的螺钉)附接至聚四氟乙烯膜27和门8的面。在其他实施例中，隔热罩28可以使用粘合剂、夹钳具等附接至门8。在一个实施例中，板29由与门8和腔室壁相同的材料的铝制成。其它实施例可以包括具有与抛光的铝类似的发射率(ε＝0.02～0.1)的材料，例如，抛光的锌(ε＝0.045)、抛光的钨(ε＝0.04)、锡(ε＝0.04)、抛光钢(ε＝0.07)；抛光的不锈钢(ε＝0.075)、抛光的银(ε＝0.03)、抛光的镍(ε＝0.072)等。板的厚度可以在约0.2mm至约10.0mm的范围内。
图5a至图5c示出了一个替代性实施例，其中，腔室2和腔室4都是需要加热门8同时使相应腔室内的工件与朝向工件发射(通过传导、对流或其他机制)的热辐射相隔离的工艺腔室。例如，腔室2和腔室4都可以是蚀刻工艺腔室、沉积工艺腔室等。在这种情况下，可以在门8的两个面上施加隔热罩28，包括面向腔室2内部的表面和面向腔室4内部的表面，如图5a至图5c中所示。
本领域技术人员将认识到，图1至图5中所示的设备仅仅是本发明的示例性实施例。可以采用不同类型的腔室，不同的工艺(例如，干法或湿法蚀刻、沉积、等离子体工艺等)在其中执行。另外，可以使用任何数量的腔室和配置。虽然示出的腔室仅包含单个晶圆，但是同样可以采用多晶圆腔室并且仍然在本公开的预期范围内。类似地，一些腔室可以仅具有单个门或门/绝缘体组合，其他腔室可以具有两个门或门/绝缘体组合，并且其他腔室也可以具有多于两个门或门/绝缘体组合。
虽然上述设备可以用于各种各样的应用和工艺，但是本文提供了特定的说明性应用。图6和图7示出了示例性晶圆22的具有第一多个半导体结构40和第二多个半导体结构42的部分。为了说明的目的，半导体结构40和42在本文中被图示和描述为鳍结构，但是其它半导体结构在本公开的预期范围内。所述鳍是从晶圆22的主表面处突出的鳍状结构，并且可以由与晶圆22相同的材料或不同的材料(诸如，在晶圆22的表面上外延生长的材料之类)形成。相应的鳍由介电层44包围或部分地包围并且通过介电层44与其它鳍隔开。如图6中所示，绝缘层44在相应的鳍40和42的侧壁上延伸出第一高度。
第一多个鳍40在至少一个方向上具有第一空间密度。在所示的实施例中，所述鳍在图示的从左到右的方向上紧密地间隔排列在一起。相比之下，第二多个鳍42不是紧密地间隔排列在一起，或具有比第一多个鳍40更小的空间密度。图6还示出了沿着鳍40和42的相应侧壁向上延伸第一距离(在本文中有时称为第一高度)的绝缘层44。换句话说，相应鳍40和相应鳍42的最顶表面在绝缘层44的最顶表面上方延伸第一距离。出于制造诸如finFET(或其它多栅极晶体管)的集成电路器件的目的，可能期望：(a)增加鳍40和42在绝缘层44上方延伸的高度，同时还(b)保持在相应鳍在绝缘层44上方延伸的高度的所有鳍(包括鳍40和鳍42)中的紧密均匀性。为了实现这一点，需要回蚀绝缘层44，并且特别地以蚀刻工艺和工艺结果在整个晶圆22上是均匀的方式来回蚀绝缘层44。如本领域技术人员可以理解的，用于回蚀绝缘层44的材料的常见的氧化物去除或蚀刻工艺对温度敏感。本发明人已经认识到，使用HF/NH3蚀刻化学物的氧化物去除工艺对温度变化特别敏感。当在高结构密度(例如，鳍40的高密度)和低结构密度(例如鳍42的低密度)的区域中蚀刻时，这种温度敏感性都会加剧。本发明人已经认识到下述反直觉的事实，即蚀刻工艺在低密度结构密度区域中更加对温度敏感，并且蚀刻工艺在较高温度下发生得较慢。相反，蚀刻工艺在较低温度下发生得较快。通过意识到蚀刻工艺的这些反直觉特性，本发明人能够辨别对隔热罩28的需要，这证明了增大的成本和复杂性的合理性，否则增大的成本和复杂性将阻碍这种结构被放置在工艺腔室中。
在所示的实施例中，包含鳍40和42以及绝缘层44的晶圆22通过门8放置到工艺腔室中，例如腔室2(图2或图3)。将诸如HF的蚀刻剂气体例如通过进气口24引入腔室2中。HF气体将与绝缘层44的顶表面反应并且将其回蚀，在本实施例中，绝缘层44是氧化硅。也可以设想其它绝缘体，例如SiN、SION等，并且可能需要其它蚀刻化学物质。通过蚀刻剂气体与绝缘层44的反应形成工艺副产物，并且为了减少或消除这些副产物(NH4F、(NH4)2SiF6等)粘附至门8，门8被加热(例如，使用加热器12)。隔热罩28隔离门8并且减少或防止热从门8传递至晶圆22。以这种方式，整个晶圆22的温度相对于不采用隔热罩28的装置将更均匀。
图7示出了蚀刻工艺的结果，其中，绝缘层44已经被回蚀，使得鳍40和鳍42在绝缘层44的顶表面上方延伸更大的距离(相对于图6中所示的预蚀刻条件)。如图示意性地示出，鳍高度(绝缘层44顶部上方的距离)在第一多个鳍40的所有相应鳍和第二多个鳍42的所有相应鳍中是基本均匀，并且在第一多个鳍40和第二多个鳍42之间也是均匀的。通过在整个晶圆上提供均匀的温度，减小或消除了晶圆边缘与晶圆中心之间的蚀刻工艺的变化。本领域技术人员将认识到，除了本文所示的那些之外，促进温度在整个工件上均匀的有利益处同样可以应用于许多其它工艺和工艺腔室。
本文公开的实施例的一个总体方面包括一种装置，其包括：由腔室壁限定的腔室；位于所述腔室内的晶圆保持台；在所述腔室壁中的门，所述门被配置为提供进入所述腔室的通路；加热器，热耦合至所述门并且被配置为将所述门加热至预定温度；以及邻近所述门的隔热罩，所述隔热罩被配置为减少从所述门至所述晶圆保持台的热传输。
在一些实施例中，所述门包括铝，并且所述隔热罩包括隔热膜。
在一些实施例中，所述隔热罩包括绝缘膜和将所述绝缘膜固定至所述门的刚性板。
在一些实施例中，所述门和与所述门相邻的所述隔热罩是一体的单元。
在一些实施例中，所述装置还包括由第二腔室壁限定的第二腔室，第二晶圆保持台位于所述第二腔室内，并且，所述门提供从所述腔室至所述第二腔室的通路。
在一些实施例中，所述腔室是蚀刻腔室，并且所述第二腔室是热处理腔室。
在一些实施例中，该装置还包括：第三腔室，所述第三腔室具有第三晶圆保持台和第二门，其中，所述第二门提供从所述第二腔室至所述第三腔室的通路。
在一些实施例中，该装置还包括：第二加热器，热耦合至所述第二门并且被配置为将所述第二门加热至第二预定温度；以及第二隔热罩，邻近所述第二门，所述第二隔热罩被配置为减少从所述第二门至所述第三晶圆保持台的热传输。
本文公开的实施例的另一个总体方面包括一种装置，其包括：蚀刻腔室，热处理腔室和真空/大气开关腔室；位于真空/大气开关腔室中的第一平台，位于蚀刻腔室中的第二平台和位于热处理腔室中的第三平台；位于所述真空/大气开关腔室与所述热处理腔室之间的第一公共腔室壁中的第一闸门，所述第一闸门具有面向所述真空/大气开关腔室的第一面和面向所述装载锁定模块的第二面；位于所述热处理腔室与所述真空/大气开关腔室之间的第二公共腔室壁中的第二闸门，所述第二闸门具有面向所述热处理腔室的第三面和面向所述蚀刻腔室的第四面；以及形成在从包括第一面、第二面、第三面和第四面的组中选择的至少一个面上的闸门热隔离器。
在一些实施例中，该装置还包括：至少一个加热器，所述至少一个加热器加热所述第一闸门、所述第二闸门或两者。
在一些实施例中，所述第一闸门包括铝，并且所述第一闸门绝缘体包括对所述腔室内的工艺条件基本不起化学反应的柔性膜。
在一些实施例中，所述第一闸门绝缘体是覆盖所述第一闸门的暴露于所述第一腔室的表面的聚四氟乙烯膜。
在一些实施例中，该装置还包括：相应的闸门绝缘体，位于所述第一面、第二面、第三面和第四面中的每一面上。
在一些实施例中，所述闸门绝缘体包括不与所述蚀刻腔室中使用的蚀刻气体反应的材料和将所述材料固定至所述门的刚性板。
在一些实施例中，该装置还包括：至少一个加热器，被配置为加热所述第一闸门、所述第二闸门或两者。
在一些实施例中，所述至少一个加热器还被配置为加热所述蚀刻腔室的壁。本文公开的实施例的又一个总体方面包括一种方法，其包括：在衬底上形成具有第一空间密度并且通过绝缘层彼此绝缘的第一多个鳍；在所述衬底上形成具有第二空间密度的第二多个鳍，所述第二空间密度小于所述第一空间密度，所述第二多个鳍分别通过所述绝缘层彼此绝缘；通过使所述衬底穿过腔室门而将包含所述第一多个鳍和所述第二多个鳍的所述衬底放置到腔室中；关闭所述腔室门；加热所述腔室门，同时使所述衬底与所述加热绝缘；将蚀刻剂气体引入到所述腔室中；以及使用所述蚀刻剂气体蚀刻所述绝缘层。
在一些实施例中，在蚀刻之后，所述第一多个鳍的鳍高度与所述第二多个鳍的鳍高度的比率为约0.9至约1.1，所述鳍高度从所述相应鳍的最顶表面至所述绝缘层的最顶表面而测得。
在一些实施例中，加热所述腔室门，同时使所述衬底与所述加热热绝缘包括在所述门与所述衬底之间设置热绝缘体。
在一些实施例中，在所述门与所述衬底之间设置热绝缘体包括设置涂覆在所述门上的聚四氟乙烯层。
前面概述了几个实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (20)

1.一种半导体器件的处理装置，包括：
腔室，由腔室壁限定；
晶圆保持台，位于所述腔室内；
门，位于所述腔室壁中，所述门被配置为提供至所述腔室的通路；
加热器，热耦合至所述门并且被配置为将所述门加热至预定温度；以及
隔热罩，邻近所述门，所述隔热罩被配置为减少从所述门至所述晶圆保持台的热传输，其中，所述隔热罩包括热绝缘膜和将所述热绝缘膜固定到所述门的刚性板，所述热绝缘膜设置在所述门和所述刚性板之间，其中所述刚性板具有第一表面和第二表面，所述第一表面接触所述热绝缘膜，所述第二表面暴露于所述腔室并且没有所述热绝缘膜，
所述门包括主体结构、附接区域和铰链，所述附接区域连接至所述腔室壁，所述主体结构通过所述铰链连接至所述附接区域，所述铰链允许所述主体结构围绕所述附接区域旋转，加热器设置在所述门的附接区域中，
所述加热器通过将来自加热器的热传导经过铰链直至所述主体结构，从而向所述门提供热，
其中，所述门的主体结构具有面向所述腔室的第一面和背离所述腔室的第二面，其中，所述门的所述主体结构的所述第一面具有中心部分和外周，所述外周围绕所述中心部分，其中，所述隔热罩覆盖所述中心部分，并且其中，所述隔热罩没有覆盖所述腔室壁、所述附接区域、和所述外周。
2.根据权利要求1所述的半导体器件的处理装置，其中，所述门包括铝。
3.根据权利要求1所述的半导体器件的处理装置，其中，所述刚性板和所述门具有发射率为0.02至0.1的材料。
4.根据权利要求1所述的半导体器件的处理装置，其中，所述门和与所述门相邻的所述隔热罩是一体的单元。
5.根据权利要求1所述的半导体器件的处理装置，其中，所述装置还包括由第二腔室壁限定的第二腔室，第二晶圆保持台位于所述第二腔室内，并且，所述门提供从所述腔室至所述第二腔室的通路。
6.根据权利要求5所述的半导体器件的处理装置，其中，所述腔室是蚀刻腔室，并且所述第二腔室是热处理腔室。
7.根据权利要求5所述的半导体器件的处理装置，还包括：第三腔室，所述第三腔室具有第三晶圆保持台和第二门，其中，所述第二门提供从所述第二腔室至所述第三腔室的通路。
8.根据权利要求7所述的半导体器件的处理装置，还包括：
第二加热器，热耦合至所述第二门并且被配置为将所述第二门加热至第二预定温度；以及
第二隔热罩，邻近所述第二门，所述第二隔热罩被配置为减少从所述第二门至所述第三晶圆保持台的热传输。
9.一种半导体器件的处理装置，包括：
蚀刻腔室、热处理腔室和真空/大气开关腔室；
第一平台，位于所述蚀刻腔室中，第二平台，位于所述热处理腔室中以及第三平台，位于所述真空/大气开关腔室中；
第一闸门，位于所述蚀刻腔室与所述热处理腔室之间的第一公共腔室壁中，所述第一闸门具有面向所述蚀刻腔室的第一面和面向所述热处理腔室的第二面；
第二闸门，位于所述热处理腔室与所述真空/大气开关腔室之间的第二公共腔室壁中，所述第二闸门具有面向所述热处理腔室的第三面和面向所述真空/大气开关腔室的第四面；以及
闸门隔热器，形成在选自由所述第一面、所述第二面、所述第三面和所述第四面组成的组中的至少一个面上，
其中，所述闸门绝热器包括柔性膜和刚性板，所述柔性膜和所述刚性板通过紧固件附接到所述第一闸门，所述柔性膜设置在所述第一闸门和所述刚性板之间，其中，所述刚性板具有第一表面和第二表面，所述第一表面接触所述柔性膜，所述第二表面暴露于所述腔室并且没有所述柔性膜，其中，所述刚性板，所述第一闸门和所述蚀刻腔室是相同的导热材料，并且其中所述柔性膜是隔热材料，其中，自顶上向下观察所述第一闸门时，所述第一闸门的第一宽度大于所述柔性膜的第二宽度，所述柔性膜的所述第二宽度大于所述刚性板的第三宽度，其中第一宽度，第二宽度和第三宽度分别在第一方向上测量，所述第一方向平行于所述刚性板的第一表面和第二表面。
10.根据权利要求9所述的半导体器件的处理装置，还包括：至少一个加热器，所述至少一个加热器加热所述第一闸门、所述第二闸门或两者。
11.根据权利要求9所述的装置，其中，所述第一闸门包括铝，并且所述闸门隔热器包括对所述腔室内的工艺条件不起化学反应的所述柔性膜。
12.根据权利要求9所述的半导体器件的处理装置，其中，所述闸门隔热器是覆盖所述第一闸门的暴露于所述蚀刻腔室的表面的聚四氟乙烯膜。
13.根据权利要求9所述的半导体器件的处理装置，还包括：相应的闸门隔热器，位于所述第一面、第二面、第三面和第四面中的每一面上。
14.根据权利要求9所述的半导体器件的处理装置，其中，所述闸门隔热器包括不与所述蚀刻腔室中使用的蚀刻气体反应的材料和将所述材料固定至所述门的所述刚性板。
15.根据权利要求9所述的半导体器件的处理装置，还包括：至少一个加热器，被配置为加热所述第一闸门、所述第二闸门或两者，所述蚀刻腔室在蚀刻晶圆时，整个所述晶圆的温度相比于不采用所述闸门隔热器时均匀。
16.根据权利要求15所述的半导体器件的处理装置，其中，所述至少一个加热器还被配置为加热所述蚀刻腔室的壁。
17.一种形成半导体器件的方法，包括：
在衬底上形成具有第一空间密度并且通过绝缘层彼此绝缘的第一多个鳍；
在所述衬底上形成具有第二空间密度的第二多个鳍，所述第二空间密度小于所述第一空间密度，所述第二多个鳍分别通过所述绝缘层彼此绝缘，所述第一多个鳍和第二多个鳍横向间隔开；
通过使所述衬底穿过腔室门而将包含所述第一多个鳍和所述第二多个鳍的所述衬底放置到腔室中；
关闭所述腔室门；
加热所述腔室门，同时使所述衬底与所述加热绝缘；
将蚀刻剂气体引入到所述腔室中；以及
使用所述蚀刻剂气体来蚀刻所述绝缘层以暴露所述第一多个鳍和第二多个鳍的上部，其中，所述第一多个鳍和第二多个鳍的上部从所述绝缘层突出。
18.根据权利要求17所述的形成半导体器件的方法，其中，在蚀刻之后，所述第一多个鳍的鳍高度与所述第二多个鳍的鳍高度的比率为0.9至1.1，所述鳍高度从所述鳍的最顶表面至所述绝缘层的最顶表面而测得。
19.根据权利要求17所述的形成半导体器件的方法，其中，加热所述腔室门，同时使所述衬底与所述加热热绝缘包括在所述门与所述衬底之间设置热绝缘体，其中，所述热绝缘体包括热绝缘膜和将所述热绝缘膜固定到所述腔室门的刚性板，所述热绝缘膜设置在所述腔室门和所述刚性板之间，其中所述刚性板具有第一表面和第二表面，所述第一表面接触所述热绝缘膜，所述第二表面暴露于所述腔室并且没有所述热绝缘膜。
20.根据权利要求17所述的形成半导体器件的方法，在所述门与所述衬底之间设置热绝缘体包括设置涂覆在所述门上的聚四氟乙烯层。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11031252B2 (en) 2016-11-30 2021-06-08 Taiwan Semiconductor Manufacturing Compant, Ltd. Heat shield for chamber door and devices manufactured using same
JP7202138B2 (ja) * 2018-10-22 2023-01-11 株式会社Ｓｃｒｅｅｎホールディングス 基板処理装置および基板処理方法
WO2020218813A1 (ko) * 2019-04-23 2020-10-29 주식회사 제우스 식각장치
JP7373302B2 (ja) * 2019-05-15 2023-11-02 株式会社Ｓｃｒｅｅｎホールディングス 基板処理装置
US20220333239A1 (en) * 2019-09-27 2022-10-20 Lam Research Corporation Tunable and non-tunable heat shields to affect temperature distribution profiles of substrate supports
WO2022046584A1 (en) * 2020-08-29 2022-03-03 Lam Research Corporation Substrate transfer door assemblies with radiating elements for substrate processing chambers
CN112259479B (zh) * 2020-10-23 2024-06-21 北京北方华创微电子装备有限公司 工艺腔室及半导体工艺设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6187072B1 (en) * 1995-09-25 2001-02-13 Applied Materials, Inc. Method and apparatus for reducing perfluorocompound gases from substrate processing equipment emissions
US7622392B2 (en) * 2005-02-18 2009-11-24 Tokyo Electron Limited Method of processing substrate, method of manufacturing solid-state imaging device, method of manufacturing thin film device, and programs for implementing the methods

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5362353A (en) * 1993-02-26 1994-11-08 Lsi Logic Corporation Faraday cage for barrel-style plasma etchers
JPH07185313A (ja) * 1993-12-28 1995-07-25 Fujitsu Ltd 微小重力環境下で使用される製造装置
JP2000124195A (ja) * 1998-10-14 2000-04-28 Tokyo Electron Ltd 表面処理方法及びその装置
US6460369B2 (en) 1999-11-03 2002-10-08 Applied Materials, Inc. Consecutive deposition system
US20040182315A1 (en) * 2003-03-17 2004-09-23 Tokyo Electron Limited Reduced maintenance chemical oxide removal (COR) processing system
KR100555518B1 (ko) 2003-09-16 2006-03-03 삼성전자주식회사 이중 게이트 전계 효과 트랜지스터 및 그 제조방법
US7427571B2 (en) 2004-10-15 2008-09-23 Asm International, N.V. Reactor design for reduced particulate generation
JP5324827B2 (ja) * 2007-06-08 2013-10-23 ヴィ・エイ・ティー ホールディング アクチェンゲゼルシャフト 脚部要素を有する真空ゲートバルブ
JP2011102595A (ja) 2008-02-13 2011-05-26 Eagle Industry Co Ltd ゲートバルブ
CN101978475B (zh) 2008-03-21 2013-09-25 应用材料公司 屏蔽性盖加热器组件
JP2010177357A (ja) 2009-01-28 2010-08-12 Hitachi High-Technologies Corp 真空処理装置および真空処理方法
US8877001B2 (en) * 2009-05-07 2014-11-04 Applied Materials, Inc. Shuttered gate valve
JP5664846B2 (ja) * 2010-05-25 2015-02-04 Smc株式会社 真空用バルブ
DE102012100927A1 (de) 2012-02-06 2013-08-08 Roth & Rau Ag Prozessmodul
DE102012101456A1 (de) 2012-02-23 2013-08-29 Schott Solar Ag Verfahren zum Herstellen einer Solarzelle
US8748989B2 (en) 2012-02-28 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistors
KR101677560B1 (ko) 2014-03-18 2016-11-18 주식회사 유진테크 공정공간 높이별 가열온도를 조절할 수 있는 히터를 구비한 기판 처리 장치
KR20160022718A (ko) 2014-08-20 2016-03-02 주식회사 제우스 기판 처리용 챔버의 도어장치와 이를 구비한 기판 처리 장치
TW201727104A (zh) * 2016-01-27 2017-08-01 應用材料股份有限公司 陶瓷狹縫閥門及組件
US11031252B2 (en) 2016-11-30 2021-06-08 Taiwan Semiconductor Manufacturing Compant, Ltd. Heat shield for chamber door and devices manufactured using same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6187072B1 (en) * 1995-09-25 2001-02-13 Applied Materials, Inc. Method and apparatus for reducing perfluorocompound gases from substrate processing equipment emissions
US7622392B2 (en) * 2005-02-18 2009-11-24 Tokyo Electron Limited Method of processing substrate, method of manufacturing solid-state imaging device, method of manufacturing thin film device, and programs for implementing the methods

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Publication number Publication date
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