CN108110107A - 一种led芯片的制作方法 - Google Patents
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Abstract
本申请公开了一种LED芯片的制作方法，包括步骤：制作芯片；沉积出P型电流阻挡层；将透明导电层镀在所述P型半导体层和P型电流阻挡层上；对芯片进行刻蚀，P电极下方的P型电流阻挡层和氮化镓的刻蚀选择比为1:6，将残留的P型电流阻挡层去除，露出P型半导体层，对透明导电层进行二次清洗；将保护层沉积在透明导电层上，在光刻腐蚀后留出与N电极和P电极形成欧姆接触的区域，同时在N型半导体层上设置N型电流阻挡层；将P电极N电极分别设置在透明导电层以及N型半导体层上。本发明兼顾透明导电层光刻与台面刻蚀光刻进行二合一工艺和N型电流阻挡层的制作，增大了芯片发光区的面积，提升了发光二极管芯片的光效。
Description
技术领域
本发明涉及半导体技术领域，具体地说，是涉及一种新型的一种LED芯片的制作方法。
背景技术
N型电流阻挡层的制作能有效的提升芯片的亮度，市面上追求亮度的芯片都有设计N型电流阻挡层。通常的做法是：台面刻蚀光刻，N/PP型电流阻挡层光刻，透明导电层光刻，NP电极光刻，保护层光刻。需要制作N型电流阻挡层就必须把台面刻蚀放在N型电流阻挡层之前，现有的工艺无法将透明导电层光刻与台面刻蚀光刻进行二合一工艺，无法实现发光区最大化，变相削弱的N型电流阻挡层带来的亮度提升，光刻次数的增加影响光刻产能的发挥。
因此，开发一种新型的制作方法具有重要的意义。
发明内容
本发明所要解决的技术问题是提供一种新型的一种LED芯片的制作方法。
为解决上述技术问题，本发明提供了一种LED芯片的制作方法，包括步骤：
制作芯片，沿轴线方向，将缓冲层设置在衬底上，将N型半导体层设置在缓冲层上；将发光层设置在N型半导体层上，将P型半导体层设置在发光层上，将P型电流阻挡层设置在所述P型半导体层上，将透明导电层设置在所述P型电流阻挡层上，将P电极设置在所述透明导电层上，将保护层设置在所述透明导电层上；
通过等离子体增强化学气相沉积法在所述P型半导体层上沉积出P型电流阻挡层，并通过光刻的方式制作出需要图形，然后用蚀刻液进行湿法腐蚀，在沉积所述P型电流阻挡层时位于P电极下方的位置不开孔；
将透明导电层通过蒸发台或者溅射镀膜法镀在所述P型半导体层和P型电流阻挡层上，并通过光刻的方式制作出需要图形，在镀所述透明导电层时位于P电极下方的位置是开孔的，在湿法腐蚀完后不去除光刻胶；
采用电感耦合等离子体对芯片进行刻蚀，所述P电极下方的P型电流阻挡层和氮化镓的刻蚀选择比为1:6，然后用湿法腐蚀的方式将残留的P型电流阻挡层去除，露出P型半导体层，然后用蚀刻液将透明导电层进行二次清洗，将边缘处的一些残留去除干净；
将所述的保护层通过等离子体增强化学的气相沉积法沉积在透明导电层上，在光刻腐蚀后留出与N电极和P电极形成欧姆接触的区域，同时在N型半导体层上设置N型电流阻挡层，该N型电流阻挡层为间断的保护层；
将所述P电极以及所述N电极通过蒸发台或者溅射镀膜法分别设置在所述透明导电层以及所述N型半导体层上。
优选地，所述透明导电层是通过蒸发台或者溅射镀膜法镀在所述P型半导体层上的氧化铟锡薄膜。
优选地，所述P型电流阻挡层是通过等离子体增强化学气相沉积法沉积出的二氧化硅薄膜。
优选地，所述P型电流阻挡层的厚度在250-1000nm之间。
与现有技术相比，本发明所述的一种LED芯片的制作方法，达到了如下效果：
本发明兼顾透明导电层光刻与台面刻蚀光刻进行二合一工艺和N型电流阻挡层的制作，在现有的工艺基础上增大了芯片发光区的面积，提升了发光二极管芯片的光效；
本发明的方法将光刻的次数由五次变为四次，做出来的芯片结构与五道光刻做出来的芯片结构一致，光电特性更好，缩短了工艺流程，降低了生产成本；
本发明方法包括P型电流阻挡层制作、透明导电层制作、电流层开洞、透明导电层内缩腐蚀、沉积保护层、N型电流阻挡层制作及电极开孔，镀NP电极等过程，工艺步骤精简，工艺参数易于控制，适合工业化生产。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为实施例1中LED芯片的制作方法流程图；
图2为实施例3中LED芯片结构示意图；
其中：1-衬底，2-缓冲层，3-N型半导体层，4-发光层，5-P型半导体层，6-P型电流阻挡层，7-透明导电层，8-1-P电极，8-2-N电极，9-N型电流阻挡层。
具体实施方式
如在说明书及权利要求当中使用了某些词汇来指称特定组件。本领域技术人员应可理解，硬件制造商可能会用不同名词来称呼同一个组件。本说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。如在通篇说明书及权利要求当中所提及的“包含”为一开放式用语，故应解释成“包含但不限定于”。“大致”是指在可接收的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，基本达到所述技术效果。此外，“耦接”一词在此包含任何直接及间接的电性耦接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表所述第一装置可直接电性耦接于所述第二装置，或通过其他装置或耦接手段间接地电性耦接至所述第二装置。说明书后续描述为实施本发明的较佳实施方式，然所述描述乃以说明本发明的一般原则为目的，并非用以限定本发明的范围。本发明的保护范围当视所附权利要求所界定者为准。
以下结合附图对本发明作进一步详细说明，但不作为对本发明的限定。
实施例1：
结合图1，本实施例提供了一种LED芯片的制作方法，包括以下步骤：
步骤101：制作芯片，沿轴线方向，将缓冲层2设置在衬底1上，将N型半导体层3设置在缓冲层2上；将发光层4设置在N型半导体层3上，将P型半导体层5设置在发光层4上，将P型电流阻挡层6设置在所述P型半导体层5上，将透明导电层7设置在所述P型电流阻挡层6上，将P电极8-1设置在所述透明导电层7上，将保护层设置在所述透明导电层7上；
步骤102：通过等离子体增强化学气相沉积法在所述P型半导体层5上沉积出P型电流阻挡层6，并通过光刻的方式制作出需要图形，然后用蚀刻液进行湿法腐蚀，在沉积所述P型电流阻挡层6时位于P电极8-1下方的位置不开孔；
步骤103：将透明导电层7通过蒸发台或者溅射镀膜法镀在所述P型半导体层5和P型电流阻挡层6上，并通过光刻的方式制作出需要图形，在镀所述透明导电层7时位于P电极8-1下方的位置是开孔的，在湿法腐蚀完后不去除光刻胶；
步骤104：采用电感耦合等离子体对芯片进行刻蚀，所述P电极8-1下方的P型电流阻挡层6和氮化镓的刻蚀选择比为1:6，然后用湿法腐蚀的方式将残留的P型电流阻挡层6去除，露出P型半导体层5，然后用蚀刻液将透明导电层7进行二次清洗，将边缘处的一些残留去除干净；
步骤105：将所述的保护层通过等离子体增强化学的气相沉积法沉积在透明导电层7上，在光刻腐蚀后留出与N电极8-2和P电极8-1形成欧姆接触的区域，同时在N型半导体层3上设置N型电流阻挡层9，该N型电流阻挡层9为间断的保护层；
或者说本申请中保护层(绝缘层)与N型电流阻挡层9是同一层，起到保护透明导电层7表面的同时，也在N电极8-2下形成电流阻挡。
步骤106：将所述P电极8-1以及所述N电极8-2分别通过蒸发台或者溅射镀膜法分别设置在所述透明导电层7以及所述N型半导体层3上。
需要说明的是本发明中各步骤中采用的工艺参数均采用现有技术的方法，这里不再对具体参数做限定。
步骤103和步骤104只有一次光刻，就是透明导电层7光刻和台面刻蚀光刻是一次光刻完成。透明导电层7光刻和台面刻蚀光刻合一，节约了一次光刻次数，对半导体行业最关键的成本下降和光刻产能提升具有重要意义。由于透明导电层7光刻和台面刻蚀光刻是同一次光刻完成，这样就可以减少为了两次光刻相互对位造成的设备精度误差而在设计端增加的偏差距离，从而增大了发光区面积。同时兼顾了N型电流阻挡层9的制作。进一步提升了芯片亮度。
实施例2：
在实施例1的基础上，本实施例提供了一种LED芯片的制作方法，包括以下步骤：
步骤201：制作芯片，沿轴线方向，将缓冲层2设置在衬底1上，将N型半导体层3设置在缓冲层2上；将发光层4设置在N型半导体层3上，将P型半导体层5设置在发光层4上，将P型电流阻挡层6设置在所述P型半导体层5上，将透明导电层7设置在所述P型电流阻挡层6上，将P电极8-1设置在所述透明导电层7上，将保护层设置在所述透明导电层7上；
优选地，所述透明导电层7是通过蒸发台或者溅射镀膜法镀在所述P型半导体层5上的氧化铟锡薄膜。
步骤202：通过等离子体增强化学气相沉积法在所述P型半导体层5上沉积出P型电流阻挡层6，并通过光刻的方式制作出需要图形，然后用蚀刻液进行湿法腐蚀，在沉积所述P型电流阻挡层6时位于P电极8-1下方的位置不开孔；
优选地，所述P型电流阻挡层6是通过等离子体增强化学气相沉积法沉积出的二氧化硅薄膜。
所述P型电流阻挡层6的厚度在250-1000nm之间。
步骤203：将透明导电层7通过蒸发台或者溅射镀膜法镀在所述P型半导体层5和P型电流阻挡层6上，并通过光刻的方式制作出需要图形，在镀所述透明导电层7时位于P电极8-1下方的位置是开孔的，在湿法腐蚀完后不去除光刻胶；
步骤204：采用电感耦合等离子体对芯片进行刻蚀，所述P电极8-1下方的P型电流阻挡层6和氮化镓的刻蚀选择比为1:6，然后用湿法腐蚀的方式将残留的P型电流阻挡层6去除，露出P型半导体层5，然后用蚀刻液将透明导电层7进行二次清洗，将边缘处的一些残留去除干净；
步骤205：将所述的保护层通过等离子体增强化学的气相沉积法沉积在透明导电层7上，在光刻腐蚀后留出与N电极8-2和P电极8-1形成欧姆接触的区域，同时在N型半导体层3上设置N型电流阻挡层9，该N型电流阻挡层9为间断的保护层；
这里的保护层和N型电流阻挡层9是同一层，这个保护层就是绝缘层，起到保护透明导电层7表面的同时，也在N电极8-2下形成电流阻挡，该N型电流阻挡层9为间断的保护层是指设计间断的保护层，一部分有一部分没有，具体如图2所示。
步骤206：将所述P电极8-1以及所述N电极8-2分别通过蒸发台或者溅射镀膜法分别设置在所述透明导电层7以及所述N型半导体层3上。
需要说明的是本发明中各步骤中采用的工艺参数均采用现有技术的方法，这里不再对具体参数做限定。
本发明方法工艺步骤精简，工艺参数易于控制，适合工业化生产。
实施例3：
在实施例1的基础上，结合图2，按照实施例1中的方法制作的LED芯片如图2所示，包括N型半导体层3、发光层4、P型半导体层5、P型电流阻挡层6、透明导电层7、P电极8-1以及N电极8-2，保护层兼N型电流阻挡层9，所述N型半导体层3、发光层4、P型半导体层5以及透明导电层7沿轴线方向由下至上依次设置；所述P电极8-1设置在所述透明导电层7上；所述N电极8-2设置在所述N型半导体层3上；
所述芯片在制作P型电流阻挡层6时，P电极8-1下方是不开孔的，同时P型电流阻挡层6的厚度要在250-1000nm。
所述芯片在制作透明导电层7时开孔，并且在湿法腐蚀完后不去除光刻胶用做下一步干法刻蚀的掩膜。
所述芯片在干法刻蚀后需要用湿法腐蚀的方式去除P型电流阻挡层6的残留，并透明导电层7蚀刻液清洗开孔区及侧壁，避免漏电。
所述芯片由于透明导电层7光刻和台面刻蚀光刻是同一次光刻完成，这样就可以减少为了两次光刻相互对位造成的设备精度误差而在设计端增加的偏差距离，从而增大了发光区面积。
所述的保护层制作在N电极8-2和P电极8-1之前，在光刻腐蚀后留出与N电极8-2和P电极8-1形成欧姆接触的区域，同时在N型半导体层3设计N型电流阻挡层9，使其兼有N型电流阻挡层9的作用，具体的设计见附图2。
与现有技术相比，本发明所述的一种LED芯片的制作方法，达到了如下效果：
本发明兼顾透明导电层光刻与台面刻蚀光刻进行二合一工艺和N型电流阻挡层的制作，在现有的工艺基础上增大了芯片发光区的面积，提升了发光二极管芯片的光效；
本发明的方法将光刻的次数由五次变为四次，做出来的芯片结构与五道光刻做出来的芯片结构一致，光电特性更好，缩短了工艺流程，降低了生产成本；
本发明方法包括P型电流阻挡层制作、透明导电层制作、电流层开洞、透明导电层内缩腐蚀、沉积保护层、N型电流阻挡层制作及电极开孔，镀NP电极等过程，工艺步骤精简，工艺参数易于控制，适合工业化生产。
上述说明示出并描述了本发明的若干优选实施例，但如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。
Claims (4)
1.一种LED芯片的制作方法，其特征在于，包括步骤：
制作芯片，沿轴线方向，将缓冲层设置在衬底上，将N型半导体层设置在缓冲层上；将发光层设置在N型半导体层上，将P型半导体层设置在发光层上，将P型电流阻挡层设置在所述P型半导体层上，将透明导电层设置在所述P型电流阻挡层上，将P电极设置在所述透明导电层上，将保护层设置在所述透明导电层上；
通过等离子体增强化学气相沉积法在所述P型半导体层上沉积出P型电流阻挡层，并通过光刻的方式制作出需要图形，然后用蚀刻液进行湿法腐蚀，在沉积所述P型电流阻挡层时位于P电极下方的位置不开孔；
将透明导电层通过蒸发台或者溅射镀膜法镀在所述P型半导体层和P型电流阻挡层上，并通过光刻的方式制作出需要图形，在镀所述透明导电层时位于P电极下方的位置是开孔的，在湿法腐蚀完后不去除光刻胶；
采用电感耦合等离子体对芯片进行刻蚀，所述P电极下方的P型电流阻挡层和氮化镓的刻蚀选择比为1:6，然后用湿法腐蚀的方式将残留的P型电流阻挡层去除，露出P型半导体层，然后用蚀刻液将透明导电层进行二次清洗，将边缘处的一些残留去除干净；
将所述的保护层通过等离子体增强化学的气相沉积法沉积在透明导电层上，在光刻腐蚀后留出与N电极和P电极形成欧姆接触的区域，同时在N型半导体层上设置N型电流阻挡层，该N型电流阻挡层为间断的保护层；
将所述P电极以及所述N电极通过蒸发台或者溅射镀膜法分别设置在所述透明导电层以及所述N型半导体层上。
2.根据权利要求1所述的LED芯片的制作方法，其特征在于，所述透明导电层是通过蒸发台或者溅射镀膜法镀在所述P型半导体层上的氧化铟锡薄膜。
3.根据权利要求1所述的LED芯片的制作方法，其特征在于，所述P型电流阻挡层是通过等离子体增强化学气相沉积法沉积出的二氧化硅薄膜。
4.根据权利要求1所述的LED芯片的制作方法，其特征在于，所述P型电流阻挡层的厚度在250-1000nm之间。
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