CN108091355B - 数据反相电路 - Google Patents

数据反相电路 Download PDF

Info

Publication number
CN108091355B
CN108091355B CN201710303693.5A CN201710303693A CN108091355B CN 108091355 B CN108091355 B CN 108091355B CN 201710303693 A CN201710303693 A CN 201710303693A CN 108091355 B CN108091355 B CN 108091355B
Authority
CN
China
Prior art keywords
data
output
inversion
circuit
strobe signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710303693.5A
Other languages
English (en)
Other versions
CN108091355A (zh
Inventor
洪尹起
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN108091355A publication Critical patent/CN108091355A/zh
Application granted granted Critical
Publication of CN108091355B publication Critical patent/CN108091355B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

根据实施例的数据反相电路可以包括数据输入电路和反相锁存电路。数据输入电路可以通过锁存输入数据来输出锁存数据，通过对锁存数据和标志数据执行逻辑运算来执行数据反相，产生选择性反相数据，以及通过将选择性反相数据对准来输出由多个比特组成的数据。反相锁存电路可以通过锁存反相数据来产生标志数据。

Description

数据反相电路
相关申请的交叉引用
本申请要求2016年11月21日提交的申请号为10-2016-0155117的韩国专利申请的优先权，其公开通过引用整体合并于此。
技术领域
本公开的实施例一般而言可以涉及一种数据反相电路，更具体地，涉及一种在降低功耗的同时尺寸更小的数据总线反相电路。
背景技术
半导体集成电路(IC)可以包括响应于来自中央处理单元(CPU)或图形处理单元(GPU)的控制信号而在其中储存数据的半导体存储器件。可以影响半导体IC(诸如主存储器或图形存储器)的性能的因素之一是数据处理速度。
可以降低半导体IC的功耗的各种技术的示例可以包括数据总线反相电路。例如，当在写入操作期间的控制器或在读取操作期间的半导体存储器件正在发送数据时，如果在数据字节中具有“0”(逻辑低值)的比特的数量为5或更多，则数据总线反相电路将整个字节反相。相反，如果在数据字节中至少五个比特为“1”(逻辑高值)，则数据总线反相电路不会将数据字节反相。
半导体存储器件在写入操作期间通过数据总线接收数据，并且通过全局输入/输出(I/O)线传输数据。然而，如果由数据总线反相电路在全局I/O线处转换的信号的总数增加，则可以产生不必要的切换电流。因此，在通过使用数据总线反相电路发送数据时，重要的是将转换的信号的总数最小化以减少传输(Tx)通道的切换电流。
发明内容
根据本公开的实施例，数据反相电路可以包括数据输入电路和反相锁存电路。数据输入电路可以通过锁存输入数据来输出锁存数据，通过对锁存数据和标志数据执行逻辑运算来执行数据反相，产生选择性反相数据，以及通过将选择性反相数据对准来输出由多个比特组成的数据。反相锁存电路可以通过锁存反相数据来产生标志数据。
根据本公开的实施例，数据反相电路可以包括锁存电路、数据总线反相电路、对准电路以及驱动电路。锁存电路可以通过响应于第一数据选通信号锁存输入数据来输出第一锁存数据，响应于第二数据选通信号来锁存输入数据，以及输出第二锁存数据，第二数据选通信号是第一数据选通信号的反相信号。数据总线反相电路可以通过对第一锁存数据和第一标志数据执行逻辑运算来输出第一选择性反相数据，以及通过对第二锁存数据和第二标志数据执行逻辑运算来输出第二选择性反相数据。对准电路可以与第一数据选通信号同步地将第一选择性反相数据对准，通过与第二数据选通信号同步来将第二选择性反相数据对准，以及响应于选通信号来输出对准的数据。驱动电路可以与使能信号同步地驱动对准的数据，以及输出由多个比特组成的数据。
附图说明
图1是图示根据本公开的实施例的输入缓冲电路的示例的示图。
图2是图示图1的对准电路的示例的示图。
图3是图示根据本公开的实施例的数据反相电路的操作的示例的时序图。
图4是图示根据本公开的实施例的包括数据反相电路的电子系统的应用示例的示图。
图5是图示使用根据本公开的实施例的半导体器件的存储系统的示例的示图。
具体实施方式
现在将详细参考本公开的实施例，在附图中示出其示例。只要有可能，在整个附图中使用相同的附图标记来指代相同或相似的部分。
图1是图示根据本公开的实施例的输入缓冲电路的示例的示图。
参考图1，根据本公开的实施例的数据反相电路可以包括多个数据输入电路DIU0至DIUn和反相锁存电路200。反相锁存电路200可以由多个数据输入电路DIU0至DIUn共享。
数据输入电路DIU0至DIUn在结构上彼此相同，因此在下文对数据输入电路DIU0至DIUn中的任意单独一个的参考可以被解释为适用于数据输入电路DIU0至DIUn的每个。
例如，假设数据输入电路DIU0至DIUn的数量被设置为八(8)，并且数据输入电路DIU0至DIUn中的每个数据输入电路的输出数据段的数量被设置为八(8)。数据输入电路DIU0可以接收输入数据DQ0，以及可以将数据GIODQ0<0:7>输出到全局输入/输出(I/O)线。这里，数据输入电路DIU0可以选择性地将接收到的输入数据DQ0反相。同样地，其余的数据输入电路DIU1至DIU7可以接收数据DQ<1:7>，以及可以将数据GIODQ1<0:7>至GIODQ7<0:7>分别输出到全局I/O线。这里，数据输入电路DIU1至DIU7可以选择性地将接收到的数据DQ<1:7>反相。
数据输入电路DIU0可以包括锁存电路100、数据总线反相电路110、对准电路120以及驱动电路130。
锁存电路100可以基于第一数据选通信号DQS来锁存输入数据DQ0，以及可以输出第一锁存数据ADQ0。锁存电路100可以基于第二数据选通信号DQSB来锁存输入数据DQ0，以及可以输出第二锁存数据ADQ0B。这里，第二数据选通信号DQSB和第一数据选通信号DQS可以具有相反相位。第二锁存数据ADQ0B可以具有通过将第一锁存数据ADQ0的二进制表示中的所有比特反相而获得的值。
数据总线反相电路110可以基于第一标志数据ADBI和/或第二标志数据ADBIB来选择性地将第一锁存数据ADQ0和/或第二锁存数据ADQ0B反相，以及可以输出第一选择性反相数据DQ0DBI和/或第二选择性反相数据DQ0DBIB。这里，第二标志数据ADBIB可以具有通过将第一标志数据ADBI的二进制表示中的所有比特反相而获得的值。
数据总线反相电路110可以包括第一数据总线反相(DBI)控制器111和第二DBI控制器112。第一DBI控制器111可以通过对第一标志数据ADBI和第一锁存数据ADQ0执行逻辑运算来产生第一选择性反相数据DQ0DBI。第二DBI控制器112可以通过对第二标志数据ADBIB和第二锁存数据ADQ0B执行逻辑运算来产生第二选择性反相数据DQ0DBIB。
第一DBI控制器111和第二DBI控制器112中的每个可以包括异或非(XNOR)门。即，如果两个输入数据信号具有相同的逻辑值，则DBI控制器111和112可以输出逻辑高信号。如果两个输入数据信号具有不同的逻辑值，则DBI控制器111和112可以输出逻辑低信号。
第一DBI控制器111可以对第一标志数据ADBI和第一锁存数据ADQ0执行XNOR运算。如果第一标志数据ADBI和第一锁存数据ADQ0具有相同的逻辑电平，则第一DBI控制器111可以输出逻辑高信号作为第一选择性反相数据DQ0DBI。在这种情况下，可以根据反相数据DBI来确定施加到第一DBI控制器111的第一标志数据ADBI的逻辑电平。例如，如果反相数据DBI是逻辑低信号，则第一标志数据ADBI具有逻辑低电平，并且因此第一锁存数据ADQ0被反相。相反，如果反相数据DBI是逻辑高信号，则第一标志数据ADBI具有逻辑高电平，并且因此第一锁存数据ADQ0不被反相。
第二DBI控制器112可以对第二标志数据ADBIB和第二锁存数据ADQ0B执行XNOR运算。如果第二标志数据ADBIB和第二锁存数据ADQ0B具有相同的逻辑电平，则第二DBI控制器112可以输出逻辑高信号作为第二选择性反相数据DQ0DBIB。在这种情况下，可以根据反相数据DBI来确定施加到第二DBI控制器112的第二标志数据ADBIB的逻辑电平。例如，如果反相数据DBI是逻辑低信号，则第二标志数据ADBIB具有逻辑低电平，并且因此第二锁存数据ADQ0B被反相。相反，如果反相数据DBI是逻辑高信号，则第二标志数据ADBIB具有逻辑高电平，并且因此第二锁存数据ADQ0B不被反相。
如上所述，第一DBI控制器111和第二DBI控制器112中的每个可以包括XNOR运算器。然而，本公开的范围不限于此，以及第一DBI控制器111和第二DBI控制器112中的每个可以使用多路复用器和/或管道锁存器来实现。
对准电路120可以基于第一数据选通信号DQS和/或第二数据选通信号DQSB来将第一选择性反相数据DQ0DBI和/或第二选择性反相数据DQ0DBIB对准。
对准电路120可以与第一选通信号STR0和第二选通信号STR1同步地输出数据DATA0<0:7>。虽然在这个示例中数据DATA0<0:7>由8个比特组成，但是本公开的范围不限于此，构成数据的比特的数量可以变化。在这种情况下，第一选通信号STR0和第二选通信号STR1可以响应于写入命令(或读取命令)来产生。第二选通信号STR1可以在第一选通信号STR0之后的一个或更多个时钟周期之后产生。第二选通信号STR1可以通过将第一选通信号STR0延迟来产生。
驱动电路130可以驱动从对准电路120接收的数据DATA0<0:7>，以及可以与使能信号ENGIO同步地将数据GIODQ0<0:7>输出到全局I/O线(GIO)。这里，驱动电路130可以包含在用于将从对准电路120接收的数据DATA0<0:7>传输到全局I/O线(GIO)的写入驱动器中。全局I/O线(未示出)可以耦接在驱动电路130与存储单元区域(未示出)之间。
此外，反相锁存电路200可以基于第一数据选通信号DQS和第二数据选通信号DQSB来锁存反相数据DBI，以及可以将第一标志数据ADBI和第二标志数据ADBIB输出到数据总线反相电路110。这里，可以通过DBI引脚来接收反相数据DBI。
半导体存储器件可以储存数据，并且可以输出储存的数据。半导体存储器件使用数据总线反相(DBI)技术来减小在数据传输期间产生的电流量。DBI技术可以在数据传输期间将数据信号的转换次数最小化以帮助功率优化。
例如，假设在逻辑低数据传输期间的电流消耗量比在逻辑高数据传输期间的电流消耗量大。如上所述，如果数据中逻辑低比特的数量比数据中逻辑高比特的数量大，则可以执行数据反相，但是本公开的范围不限于此。
在一个实施例中，如果数据中逻辑低比特的数量比数据中逻辑高比特的数量大，则数据中全部比特可以被反相，并且这些反相的比特通过数据总线来传输。即，如果逻辑低的反相数据DBI被输入到半导体存储器件，则半导体存储器件将数据DQ反相并且将反相的数据DQ写入到单元中。如果逻辑高的反相数据DBI被输入到半导体存储器件，则半导体存储器件可以在不将数据DQ反相的情况下将数据DQ写入到单元中。因此，基于DBI技术的半导体存储器件可以降低功耗。
在使用选择电路(诸如多路复用器)来将要通过数据总线传输的数据信号反相的数据总线反相电路中，选择电路可以基于反相数据DBI是逻辑高信号还是逻辑低信号来决定是否将数据信号反相。这里，使用多路复用器作为数据总线反相电路会增加外围电路区域的尺寸。
此外，如果在执行DBI操作之前数据总线反相电路将输入数据对准并且将对准的数据延迟，则这些准备步骤会增加将数据写入到单元中所花费的时间，并且还会增加功耗。例如，如果数据总线反相电路将输入数据锁存，以由多个比特(例如，8个比特)组成的并行数据的形式来将锁存的数据对准，以及将数据的多个比特反相，则整个写入时间增加。
然而，在本公开的实施例中，可以使用数据总线反相电路110而不是使用多路复用器来执行DBI操作，因此外围电路区域的尺寸可以减小。此外，可以对输入数据(DQ)和反相数据(DBI)执行数据总线反相，以减少写入数据所花费的时间。
图2是图示图1的对准电路120的示例的示图。
参考图2，对准电路120可以包括多个触发器121、122和124、延迟电路123以及数据输出电路125和126。
触发器121可以与数据选通信号DQSB同步地保持选择性反相数据DQ0DBI，以及可以输出对准数据ALIGN2。触发器122可以与数据选通信号DQSB同步地保持对准数据ALIGN2，以及可以输出对准数据ALIGN0。
延迟电路123可以将选择性反相数据DQ0DBIB延迟预定时间段，以及可以输出对准数据ALIGN3。触发器124可以与数据选通信号DQSB同步地保持对准数据ALIGN3，以及可以输出对准数据ALIGN1。
数据输出电路125可以基于数据选通信号DQS来将对准数据ALIGN0与对准数据ALIGN1至ALIGN3对准。数据输出电路125可以响应于选通信号STR0来保持对准数据ALIGN0到ALIGN3，以及可以输出数据DATA0<0:3>。数据输出电路125可以与选通信号STR0同步地输出第一组数据DATA0<0:3>，以及可以输出数据DATA0<0:3>，第一组数据DATA0<0:3>的比特的数量为数据DATA0<0:7>的比特的总数量的一半。
数据输出电路126可以基于数据选通信号DQS来将对准数据ALIGN1与对准数据ALIGN0、ALIGN2和ALIGN3对准。数据输出电路126可以响应于选通信号STR1来保持对准数据ALIGN0至ALIGN3，以及可以输出数据DATA0<4:7>。数据输出电路126可以与选通信号STR1同步地输出第二组数据DATA0<4:7>，以及可以输出数据DATA0<4:7>，第二组数据DATA0<4:7>的比特的数量为数据DATA0<0:7>的比特的总数量的一半。
图3是图示根据本公开的实施例的数据反相电路的操作的示例的时序图。
参考图3，假设施加到反相锁存电路200的反相数据DBI由8个比特(例如，DBI0、DBI1、DBI2、DBI3、DBI4、DBI5、DBI6和DBI7)组成。此外，假设施加到锁存电路100的输入数据DQ0由8个比特(例如，BL0、BL1、BL2、BL3、BL4、BL5、BL6和BL7)组成。
锁存电路100可以与数据选通信号DQS的上升沿同步地锁存输入数据DQ0，以及可以输出第一锁存数据ADQ0。这里，锁存电路100可以锁存输入数据的偶数比特BL0、BL2、BL4和BL6，以及可以将它们输出作为第一锁存数据ADQ0。
反相锁存电路200可以与数据选通信号DQS的上升沿同步地锁存反相数据DBI，以及可以输出第一标志数据ADBI。这里，反相锁存电路200可以锁存反相数据的偶数比特DBI0、DBI2、DBI4和DBI6，以及可以将它们输出作为第一标志数据ADBI。
锁存电路100可以与数据选通信号DQSB的上升沿同步地锁存输入数据DQ0，以及可以输出第二锁存数据ADQ0B。这里，锁存电路100可以锁存输入数据的奇数比特BL1、BL3、BL5和BL7，以及可以将它们输出作为第二锁存数据ADQ0B。
反相锁存电路200可以与数据选通信号DQSB的上升沿同步地锁存反相数据DBI，以及可以输出第二标志数据ADBIB。这里，反相锁存电路200可以锁存反相数据的奇数比特DBI1、DBI3、DBI5和DBI7，以及可以将它们输出作为第二标志数据ADBIB。
此后，DBI控制器111可以通过对第一标志数据ADBI和第一锁存数据ADQ0执行逻辑运算来输出第一选择性反相数据DQ0DBI。这里，第一选择性反相数据DQ0DBI可以包括DBI处理过的数据的偶数比特BL0_DBI、BL2_DBI、BL4_DBI和BL6_DBI。
DBI控制器112可以通过对第二标志数据ADBIB和第二锁存数据ADQ0B执行逻辑运算来输出第二选择性反相数据DQ0DBIB。这里，第二选择性反相数据DQ0DBIB可以包括DBI处理过的数据的奇数比特BL1_DBI、BL3_DBI、BL5_DBI和BL7_DBI。
随后，触发器121可以响应于数据选通信号DQSB来保持第一选择性反相数据DQ0DBI，以及可以输出对准数据ALIGN2。延迟电路123可以将第二选择性反相数据DQ0DBIB延迟预定时间段，以及可以输出对准数据ALIGN3。这里，延迟电路123可以将第二选择性反相数据DQ0DBIB延迟，直到对准数据ALIGN3与对准数据ALIGN2对准。
即，对准数据ALIGN2和对准数据ALIGN3可以被延迟，直到建立时间与上升沿之后的保持时间匹配时。偶数数据比特BL0_DBI可以与奇数数据比特BL1_DBI同步，以及偶数数据比特BL2_DBI可以与奇数数据比特BL3_DBI同步。偶数数据比特BL4_DBI可以与奇数数据比特BL5_DBI同步，以及偶数数据比特BL6_DBI可以与奇数数据比特BL7_DBI同步。
之后，触发器122可以响应于数据选通信号DQSB来保持对准数据ALIGN2，并且因此可以输出对准数据ALIGN0。触发器124可以响应于数据选通信号DQSB来保持对准数据ALIGN3，以及可以输出对准数据ALIGN1。这里，对准数据ALIGN0和对准数据ALIGN1可以比对准数据ALIGN2和对准数据ALIGN3多延迟单个时钟，然后可以被输出。因此，作为对准数据ALIGN0的“BL0_DBI”可以与作为对准数据ALIGN1的“BL1_DBI”对准，以及作为对准数据ALIGN2的“BL2_DBI”可以与作为对准数据ALIGN3的“BL3_DBI”对准。
此后，如果选通信号STR0被激活，则数据输出电路125可以将多个对准数据比特ALIGN0至ALIGN3组合，以及可以输出数据DATA0<0:3>。如果选通信号STR1被激活，则数据输出电路126可以将多个对准数据比特ALIGN0至ALIGN3组合，以及可以输出数据DATA0<4:7>。这里，第二选通信号STR1晚于选通信号STR0被激活。
之后，如果使能信号ENGIO被激活，则驱动电路130可以驱动数据DATA0<0:7>，并且可以将驱动的数据DATA0<0:7>输出到全局I/O线。这里，使能信号ENGIO可以晚于第二选通信号STR1被激活。
图4是图示根据本公开的实施例的包括数据反相电路的电子系统的应用示例的示图。
参考图4，电子系统1000可以包括输入设备1010、输出设备1020、处理器设备1030以及半导体器件1040。这里，处理器设备1030可以通过对应的接口来控制输入设备1010、输出设备1020和半导体器件1040。
处理器设备1030可以包括微处理器、数字信号处理器、微控制器以及能够执行与这些组件相同或相似功能的逻辑电路中的一个或更多个。
输入设备1010的示例可以包括键盘、鼠标、小键盘、触摸屏、扫描仪等。输出设备1020的示例可以包括监视器、扬声器、打印机、显示设备等。半导体器件1040可以包括根据实施例的数据反相电路1050。
图5是图示使用根据本公开的实施例的半导体器件的存储系统的示例的示图。
参考图5，存储系统1100可以包括半导体器件1140、接口电路1120和控制器1130。
接口电路1120可以为主机1200提供接口以与存储系统1110交互。接口电路1120可以包括与主机1200相对应的数据交换协议。
接口电路1120可以通过各种接口协议(诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连-快速(PCI-E)协议、串行连接SCSI(SAS)协议、串行高级技术附件(SATA)协议、并行高级技术附件(PATA)协议、小型计算机系统接口(SCSI)协议、增强型小型磁盘接口(ESDI)以及集成驱动电路(IDE)协议)中的一种与主机1200通信。
控制器1130可以通过接口电路1120从外部设备接收数据和地址。控制器1130可以根据从主机1200接收的地址信号来访问半导体器件1140。控制器1130可以通过接口电路1120将从半导体器件1140读取的数据传输到主机1200。
半导体器件1140可以包括图1至图3中所示的数据反相电路1150。半导体器件1140可以用作存储系统1100的储存介质。
图5所示的存储系统1100可以用作信息处理设备(例如，个人数字助理(PDA)、便携式计算机、网络平板电脑、数字照相机、便携式媒体播放器(PMP)、移动电话、无线电话、膝上型计算机等)的数据储存器件。存储系统1100可以是多媒体卡(MMC)、安全数字(SD)卡、微型SD卡、记忆棒、ID卡、个人计算机存储卡国际协会(PCMCIA)卡、芯片卡、USB卡、智能卡、紧凑型闪存(CF)卡等中的任意一种。
从上面描述可以看出，根据本公开的实施例的数据反相电路锁存输入数据、执行数据总线反相以及执行对准，因此可以减小外围电路区域的尺寸，也可以减少数据反相电路的功耗。
本领域技术人员将理解，在不脱离本公开的精神和基本特征的情况下，实施例可以以本文中所阐述的那些方式以外的其他特定方式来执行。因此，上述实施例在所有方面都被解释为说明性的而非限制性的。范围应由所附权利要求及其合法等效物来确定，而不是由上面描述确定。此外，落入所附权利要求的含义和等同范围内的所有改变意在被包含在其中。此外，对于本领域技术人员明显的是，在所附权利要求中彼此未明确引用的权利要求可以以组合的形成作为实施例呈现，或者在提交申请之后通过随后的修改作为新的权利要求被包括。
尽管已经描述了与本公开一致的若干示例性实施例，但是应当理解，本领域技术人员可以设计出许多其它修改和实施例，这些修改和实施例将落入本公开的原理的精神和范围内。特别地，在本公开、附图和所附权利要求的范围内，可以对组成部件和/或布置进行许多变化和修改。除了组成部件和/或布置的变化和修改之外，对于本领域技术人员来说替代用途也是明显的。
附图中每个元件的标记
DIU0～DIUn：多个数据输入电路
200：反相锁存电路

Claims (20)

1.一种数据反相电路，包括：
数据输入电路，被配置为通过锁存输入数据来输出锁存数据，通过对锁存数据和标志数据执行逻辑运算来执行数据反相，产生选择性反相数据，以及通过将选择性反相数据对准来输出由多个比特组成的数据；以及
反相锁存电路，被配置为通过锁存反相数据来产生标志数据，
其中，数据输入电路被配置为在选择性反相数据被产生后将选择性反相数据对准。
2.根据权利要求1所述的数据反相电路，其中，数据反相电路包括多个数据输入电路，反相锁存电路由所述多个数据输入电路共享。
3.根据权利要求1所述的数据反相电路，其中，数据输入电路包括：
锁存电路，被配置为响应于数据选通信号来锁存输入数据，以及输出第一锁存数据和第二锁存数据；
数据总线反相电路，被配置为通过对第一锁存数据和第一标志数据执行逻辑运算来输出第一选择性反相数据，以及通过对第二锁存数据和第二标志数据执行逻辑运算来输出第二选择性反相数据；
对准电路，被配置为与数据选通信号同步地将第一选择性反相数据及第二选择性反相数据对准，以及响应于选通信号来输出对准的数据；以及
驱动电路，被配置为与使能信号同步地驱动对准的数据，以及输出由多个比特组成的数据。
4.根据权利要求3所述的数据反相电路，其中：
第一锁存数据与数据选通信号的上升沿同步；以及
第二锁存数据与数据选通信号的反相信号的上升沿同步。
5.根据权利要求3所述的数据反相电路，其中：
第一标志数据与数据选通信号的上升沿同步；以及
第二标志数据与数据选通信号的反相信号的上升沿同步。
6.根据权利要求3所述的数据反相电路，其中：
当两个输入数据信号具有相同的逻辑电平时，数据总线反相电路输出逻辑高信号；以及
当两个输入数据信号具有不同的逻辑电平时，数据总线反相电路输出逻辑低信号。
7.根据权利要求3所述的数据反相电路，其中，数据总线反相电路包括：
第一数据总线反相控制器，被配置为通过对第一锁存数据和第一标志数据执行逻辑运算来输出第一选择性反相数据；以及
第二数据总线反相控制器，被配置为通过对第二锁存数据和第二标志数据执行逻辑运算来输出第二选择性反相数据。
8.根据权利要求3所述的数据反相电路，其中，数据总线反相电路包括逻辑门，所述逻辑门被配置为对两个输入数据信号执行异或非运算。
9.根据权利要求8所述的数据反相电路，其中，对准电路包括：
第一触发器，被配置为与数据选通信号同步地保持第一选择性反相数据，以及输出第一对准数据；
延迟电路，被配置为通过将第二选择性反相数据延迟来输出第二对准数据；
第二触发器，被配置为与数据选通信号同步地保持第一对准数据，以及输出第三对准数据；
第三触发器，被配置为与数据选通信号同步地保持第二对准数据，以及输出第四对准数据；
第一数据输出电路，被配置为锁存第一对准数据至第四对准数据，以及与第一选通信号同步地输出第一组的数据；以及
第二数据输出电路，被配置为锁存第一对准数据至第四对准数据，以及与第二选通信号同步地输出第二组的数据。
10.根据权利要求9所述的数据反相电路，其中，第一对准数据和第二对准数据基于数据选通信号的第一上升沿来输出。
11.根据权利要求9所述的数据反相电路，其中，第三对准数据和第四对准数据基于数据选通信号的第二上升沿来输出。
12.根据权利要求9所述的数据反相电路，其中，第二选通信号晚于第一选通信号预定时间段被激活。
13.根据权利要求9所述的数据反相电路，其中，使能信号晚于第二选通信号预定时间段被激活。
14.一种数据反相电路，包括：
锁存电路，被配置为通过响应于第一数据选通信号锁存输入数据来输出第一锁存数据，响应于第二数据选通信号来锁存输入数据，以及输出第二锁存数据，第二数据选通信号是第一数据选通信号的反相信号；
数据总线反相电路，被配置为通过对第一锁存数据和第一标志数据执行逻辑运算来输出第一选择性反相数据，以及通过对第二锁存数据和第二标志数据执行逻辑运算来输出第二选择性反相数据；
对准电路，被配置为通过与第一数据选通信号同步来将第一选择性反相数据对准，与第二数据选通信号同步地将第二选择性反相数据对准，以及响应于选通信号来输出对准的数据；以及
驱动电路，被配置为与使能信号同步地驱动对准的数据，以及输出由多个比特组成的数据，
其中，所述对准电路被配置为在第一选择性反相数据和第二选择性反相数据被产生后将第一选择性反相数据及第二选择性反相数据对准。
15.根据权利要求14所述的数据反相电路，还包括反相锁存电路，所述反相锁存电路被配置为通过响应于第一数据选通信号锁存反相数据来产生第一标志数据，以及通过响应于第二数据选通信号锁存反相数据来产生第二标志数据。
16.根据权利要求14所述的数据反相电路，其中：
第一锁存数据和第一标志数据与第一数据选通信号的上升沿同步；以及
第二锁存数据和第二标志数据与第二数据选通信号的上升沿同步。
17.根据权利要求14所述的数据反相电路，其中，数据总线反相电路包括：
第一数据总线反相控制器，被配置为通过对第一锁存数据和第一标志数据执行逻辑运算来输出第一选择性反相数据；以及
第二数据总线反相控制器，被配置为通过对第二锁存数据和第二标志数据执行逻辑运算来输出第二选择性反相数据。
18.根据权利要求14所述的数据反相电路，其中，数据总线反相电路包括逻辑门，所述逻辑门被配置为对两个输入数据执行异或非运算。
19.根据权利要求14所述的数据反相电路，其中，对准电路包括：
第一触发器，被配置为与第二数据选通信号同步地保持第一选择性反相数据，以及输出第一对准数据；
延迟电路，被配置为通过将第二选择性反相数据延迟来输出第二对准数据；
第二触发器，被配置为与第二数据选通信号同步地保持第一对准数据，以及输出第三对准数据；
第三触发器，被配置为与第二数据选通信号同步地保持第二对准数据，以及输出第四对准数据；
第一数据输出电路，被配置为锁存第一对准数据至第四对准数据，以及与第一选通信号同步地输出第一组的数据；以及
第二数据输出电路，被配置为锁存第一对准数据至第四对准数据，以及与第二选通信号同步地输出第二组的数据。
20.根据权利要求19所述的数据反相电路，其中：
第二选通信号晚于第一选通信号预定时间段被激活；以及
使能信号晚于第二选通信号预定时间段被激活。
CN201710303693.5A 2016-11-21 2017-05-03 数据反相电路 Active CN108091355B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160155117A KR20180057028A (ko) 2016-11-21 2016-11-21 데이터 반전 회로
KR10-2016-0155117 2016-11-21

Publications (2)

Publication Number Publication Date
CN108091355A CN108091355A (zh) 2018-05-29
CN108091355B true CN108091355B (zh) 2021-08-31

Family

ID=62147632

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710303693.5A Active CN108091355B (zh) 2016-11-21 2017-05-03 数据反相电路

Country Status (3)

Country Link
US (1) US10545888B2 (zh)
KR (1) KR20180057028A (zh)
CN (1) CN108091355B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10853300B2 (en) * 2017-03-31 2020-12-01 Intel Corporation Low latency statistical data bus inversion for energy reduction
KR20190006721A (ko) * 2017-07-11 2019-01-21 에스케이하이닉스 주식회사 메모리 장치
KR20190053646A (ko) 2017-11-10 2019-05-20 에스케이하이닉스 주식회사 메모리 콘트롤러, 이를 포함하는 반도체 메모리 시스템 및 그 구동 방법
KR102669450B1 (ko) * 2018-12-11 2024-05-28 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
CN112712838A (zh) * 2019-10-25 2021-04-27 长鑫存储技术(上海)有限公司 读操作电路、半导体存储器和读操作方法
KR20210149543A (ko) * 2020-06-02 2021-12-09 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR20230030803A (ko) 2021-08-26 2023-03-07 한양대학교 산학협력단 Pam 4 신호를 이용하여 dbi-dc 인코딩을 수행하는 데이터 반전 회로
KR20230030804A (ko) 2021-08-26 2023-03-07 한양대학교 산학협력단 Pam 4 신호를 이용하여 dbi-ac 인코딩을 수행하는 데이터 반전 회로
KR102582152B1 (ko) 2022-11-14 2023-09-22 한양대학교 산학협력단 Pam 3 신호를이용한 데이터 반전 회로
KR20240072904A (ko) 2022-11-17 2024-05-24 고려대학교 산학협력단 Dbi 인코딩을 수행하는 pam-4 송수신기 및 그 동작 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4216415B2 (ja) * 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置
KR100578219B1 (ko) * 2004-12-30 2006-05-12 주식회사 하이닉스반도체 온-칩 데이터 전송 제어장치 및 그 제어방법
KR100643498B1 (ko) * 2005-11-21 2006-11-10 삼성전자주식회사 반도체 메모리에서의 데이터 버스 반전 회로 및 데이터버스 반전 방법
US7522073B1 (en) * 2007-11-30 2009-04-21 Qimonda North America Corp. Self-adapted bus inversion
US7616133B2 (en) * 2008-01-16 2009-11-10 Micron Technology, Inc. Data bus inversion apparatus, systems, and methods
KR100920846B1 (ko) * 2008-08-11 2009-10-08 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 입력 회로
KR100974223B1 (ko) 2008-11-13 2010-08-06 주식회사 하이닉스반도체 데이터 버스 인버전 기능을 갖는 반도체 집적회로
KR100980424B1 (ko) * 2008-12-24 2010-09-07 주식회사 하이닉스반도체 반도체 메모리 장치 및 데이터 리드 방법
US8181101B2 (en) * 2009-01-30 2012-05-15 International Business Machines Corporation Data bus system, its encoder/decoder and encoding/decoding method
EP4224328A3 (en) * 2009-07-13 2023-10-18 Rambus Inc. Encoding data using combined data mask and data bus inversion
JP5541484B2 (ja) * 2009-09-07 2014-07-09 日本信号株式会社 データ照合装置
US9529749B2 (en) 2013-03-15 2016-12-27 Qualcomm Incorporated Data bus inversion (DBI) encoding based on the speed of operation
KR102029148B1 (ko) * 2013-09-02 2019-10-07 에스케이하이닉스 주식회사 반도체 장치 및 그의 동작 방법
KR20150050834A (ko) * 2013-11-01 2015-05-11 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 메모리 시스템
US9281049B1 (en) * 2014-10-28 2016-03-08 Xilinx, Inc. Read clock forwarding for multiple source-synchronous memory interfaces
US9922686B2 (en) * 2016-05-19 2018-03-20 Micron Technology, Inc. Apparatuses and methods for performing intra-module databus inversion operations

Also Published As

Publication number Publication date
US10545888B2 (en) 2020-01-28
CN108091355A (zh) 2018-05-29
US20180143922A1 (en) 2018-05-24
KR20180057028A (ko) 2018-05-30

Similar Documents

Publication Publication Date Title
CN108091355B (zh) 数据反相电路
KR101105489B1 (ko) Ｎａｎｄ 플래시 메모리의 커맨드 기반 제어
CN106409323B (zh) 半导体系统和半导体器件
EP2973572B1 (en) System and method of reading data from memory concurrently with sending write data to the memory
CN109857679B (zh) 存储器控制器、存储器系统以及存储器系统的操作方法
KR20160075094A (ko) 메모리 컨트롤러와 이를 포함하는 메모리 시스템
CN110059032B (zh) 存储器接口及具有存储器接口的存储器控制器
KR102666132B1 (ko) 반도체 메모리 장치의 데이터 정렬 회로, 반도체 메모리 장치 및 반도체 메모리 장치의 데이터 정렬 방법
US10318469B2 (en) Semiconductor memory device, memory system, and method using bus-invert encoding
US9659615B1 (en) Semiconductor device comprising pipe latch circuit and auto-precharge signal generation circuit
TW201447573A (zh) 串列周邊介面控制器、串列周邊介面快閃記憶體及其存取方法和存取控制方法
CN112181875A (zh) 存储器装置、存储器装置的操作方法和存储器系统
US9496010B2 (en) Semiconductor device and memory system including the same
KR102671075B1 (ko) 반도체장치
TW201835771A (zh) 用於在非託管快閃記憶體設備中複製資料頁的方法和裝置
CN116805867A (zh) 存储器件、存储器件和存储器控制器的操作方法
CN109754841B (zh) 包括奇偶校验错误检测电路的存储器件
CN115985358A (zh) 共享命令移位器系统及方法
CN110196821B (zh) 半导体器件
CN112309445B (zh) 存储器接口电路、存储器存储装置及信号产生方法
US10950283B1 (en) Semiconductor devices
US11062764B1 (en) Semiconductor devices
US20240061464A1 (en) Semiconductor devices and semiconductor systems related to synchronization between clocks
CN109286390B (zh) 半导体器件
CN117594079A (zh) 与时钟之间的同步相关的半导体器件和半导体系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant