CN108074882A - 封装结构 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 285
- 239000000463 material Substances 0.000 claims abstract description 265
- 239000010410 layer Substances 0.000 description 714
- 230000005291 magnetic effect Effects 0.000 description 206
- 230000010354 integration Effects 0.000 description 172
- 239000010949 copper Substances 0.000 description 98
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 97
- 229910052802 copper Inorganic materials 0.000 description 97
- 229910045601 alloy Inorganic materials 0.000 description 81
- 239000000956 alloy Substances 0.000 description 81
- 229920000642 polymer Polymers 0.000 description 72
- 229910052751 metal Inorganic materials 0.000 description 69
- 239000002184 metal Substances 0.000 description 69
- 229920002120 photoresistant polymer Polymers 0.000 description 63
- 230000015572 biosynthetic process Effects 0.000 description 60
- 238000000034 method Methods 0.000 description 55
- 238000005530 etching Methods 0.000 description 54
- 229910017052 cobalt Inorganic materials 0.000 description 49
- 239000010941 cobalt Substances 0.000 description 49
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 49
- 229910052782 aluminium Inorganic materials 0.000 description 45
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 45
- 238000000227 grinding Methods 0.000 description 41
- 239000004642 Polyimide Substances 0.000 description 39
- 229920001721 polyimide Polymers 0.000 description 39
- 239000004411 aluminium Substances 0.000 description 35
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 35
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 32
- 239000003795 chemical substances by application Substances 0.000 description 32
- 239000003292 glue Substances 0.000 description 30
- 238000012545 processing Methods 0.000 description 30
- 239000000758 substrate Substances 0.000 description 30
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 29
- 238000006243 chemical reaction Methods 0.000 description 28
- 229920002577 polybenzoxazole Polymers 0.000 description 28
- 229910001093 Zr alloy Inorganic materials 0.000 description 27
- 238000005240 physical vapour deposition Methods 0.000 description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 24
- 239000000919 ceramic Substances 0.000 description 24
- 239000011159 matrix material Substances 0.000 description 24
- 229910052710 silicon Inorganic materials 0.000 description 24
- 239000010703 silicon Substances 0.000 description 24
- 239000003822 epoxy resin Substances 0.000 description 22
- 229920000647 polyepoxide Polymers 0.000 description 22
- 229910052581 Si3N4 Inorganic materials 0.000 description 21
- 239000013047 polymeric layer Substances 0.000 description 21
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 21
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 21
- 229910052721 tungsten Inorganic materials 0.000 description 21
- 239000010937 tungsten Substances 0.000 description 21
- 238000011049 filling Methods 0.000 description 20
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 19
- 239000011248 coating agent Substances 0.000 description 19
- 238000000576 coating method Methods 0.000 description 19
- 239000010955 niobium Substances 0.000 description 19
- 239000005020 polyethylene terephthalate Substances 0.000 description 19
- 229920000139 polyethylene terephthalate Polymers 0.000 description 19
- 238000007747 plating Methods 0.000 description 18
- 239000004800 polyvinyl chloride Substances 0.000 description 18
- 229920000915 polyvinyl chloride Polymers 0.000 description 17
- 229910052692 Dysprosium Inorganic materials 0.000 description 16
- 229910052779 Neodymium Inorganic materials 0.000 description 16
- 229910052777 Praseodymium Inorganic materials 0.000 description 16
- 230000009286 beneficial effect Effects 0.000 description 16
- KBQHZAAAGSGFKK-UHFFFAOYSA-N dysprosium atom Chemical compound [Dy] KBQHZAAAGSGFKK-UHFFFAOYSA-N 0.000 description 16
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 16
- 229910052758 niobium Inorganic materials 0.000 description 16
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 16
- -1 polyethylene terephthalate Polymers 0.000 description 16
- PUDIUYLPXJFUGB-UHFFFAOYSA-N praseodymium atom Chemical compound [Pr] PUDIUYLPXJFUGB-UHFFFAOYSA-N 0.000 description 16
- 229910052761 rare earth metal Inorganic materials 0.000 description 16
- 229910052702 rhenium Inorganic materials 0.000 description 16
- WUAPFZMCVAUBPE-UHFFFAOYSA-N rhenium atom Chemical compound [Re] WUAPFZMCVAUBPE-UHFFFAOYSA-N 0.000 description 16
- 239000000377 silicon dioxide Substances 0.000 description 16
- 229910052726 zirconium Inorganic materials 0.000 description 16
- 238000013461 design Methods 0.000 description 15
- 239000010931 gold Substances 0.000 description 15
- 230000003139 buffering effect Effects 0.000 description 14
- 238000005229 chemical vapour deposition Methods 0.000 description 14
- 239000003989 dielectric material Substances 0.000 description 14
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 14
- 229910052737 gold Inorganic materials 0.000 description 14
- 239000012790 adhesive layer Substances 0.000 description 13
- 230000005611 electricity Effects 0.000 description 13
- 239000000203 mixture Substances 0.000 description 13
- 238000000059 patterning Methods 0.000 description 13
- 229910010271 silicon carbide Inorganic materials 0.000 description 13
- 229910000881 Cu alloy Inorganic materials 0.000 description 12
- 239000004020 conductor Substances 0.000 description 12
- 239000000835 fiber Substances 0.000 description 12
- 239000000945 filler Substances 0.000 description 12
- 239000011521 glass Substances 0.000 description 12
- 239000007769 metal material Substances 0.000 description 12
- 238000001465 metallisation Methods 0.000 description 12
- 229920003023 plastic Polymers 0.000 description 12
- 239000004033 plastic Substances 0.000 description 12
- 229910052715 tantalum Inorganic materials 0.000 description 12
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 12
- ZCQWOFVYLHDMMC-UHFFFAOYSA-N Oxazole Chemical compound C1=COC=N1 ZCQWOFVYLHDMMC-UHFFFAOYSA-N 0.000 description 11
- QCEUXSAXTBNJGO-UHFFFAOYSA-N [Ag].[Sn] Chemical compound [Ag].[Sn] QCEUXSAXTBNJGO-UHFFFAOYSA-N 0.000 description 11
- 239000004927 clay Substances 0.000 description 11
- 239000010954 inorganic particle Substances 0.000 description 11
- 239000013528 metallic particle Substances 0.000 description 11
- 150000004702 methyl esters Chemical class 0.000 description 11
- QELJHCBNGDEXLD-UHFFFAOYSA-N nickel zinc Chemical compound [Ni].[Zn] QELJHCBNGDEXLD-UHFFFAOYSA-N 0.000 description 11
- 229920006389 polyphenyl polymer Polymers 0.000 description 11
- 229920001169 thermoplastic Polymers 0.000 description 11
- 229920001187 thermosetting polymer Polymers 0.000 description 11
- 238000001039 wet etching Methods 0.000 description 11
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 10
- 229910000906 Bronze Inorganic materials 0.000 description 10
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 10
- 239000004952 Polyamide Substances 0.000 description 10
- 239000010974 bronze Substances 0.000 description 10
- 239000002322 conducting polymer Substances 0.000 description 10
- 229920001940 conductive polymer Polymers 0.000 description 10
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 description 10
- 229910052759 nickel Inorganic materials 0.000 description 10
- 229910017604 nitric acid Inorganic materials 0.000 description 10
- 229920002647 polyamide Polymers 0.000 description 10
- 229910000978 Pb alloy Inorganic materials 0.000 description 9
- 229910001128 Sn alloy Inorganic materials 0.000 description 9
- 238000003466 welding Methods 0.000 description 9
- 229910001017 Alperm Inorganic materials 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- ZGWQKLYPIPNASE-UHFFFAOYSA-N [Co].[Zr].[Ta] Chemical compound [Co].[Zr].[Ta] ZGWQKLYPIPNASE-UHFFFAOYSA-N 0.000 description 8
- 150000001896 cresols Chemical class 0.000 description 8
- 238000005538 encapsulation Methods 0.000 description 8
- 239000004744 fabric Substances 0.000 description 8
- 230000005350 ferromagnetic resonance Effects 0.000 description 8
- 239000000696 magnetic material Substances 0.000 description 8
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 8
- 239000004926 polymethyl methacrylate Substances 0.000 description 8
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 8
- 229910001868 water Inorganic materials 0.000 description 8
- 229910000531 Co alloy Inorganic materials 0.000 description 7
- 150000001412 amines Chemical class 0.000 description 7
- 238000000151 deposition Methods 0.000 description 7
- 230000008021 deposition Effects 0.000 description 7
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 7
- 239000002344 surface layer Substances 0.000 description 7
- 239000004634 thermosetting polymer Substances 0.000 description 7
- 229910000859 α-Fe Inorganic materials 0.000 description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 6
- 238000009826 distribution Methods 0.000 description 6
- 238000001459 lithography Methods 0.000 description 6
- 238000003801 milling Methods 0.000 description 6
- 229910000679 solder Inorganic materials 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- 229910001362 Ta alloys Inorganic materials 0.000 description 5
- 230000005389 magnetism Effects 0.000 description 5
- 229910052757 nitrogen Inorganic materials 0.000 description 5
- 239000011135 tin Substances 0.000 description 5
- 238000007772 electroless plating Methods 0.000 description 4
- 239000011888 foil Substances 0.000 description 4
- 229910019586 CoZrTa Inorganic materials 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000005868 electrolysis reaction Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000003628 erosive effect Effects 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 229910003978 SiClx Inorganic materials 0.000 description 2
- 229910001069 Ti alloy Inorganic materials 0.000 description 2
- 238000007596 consolidation process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 229910001092 metal group alloy Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 150000002910 rare earth metals Chemical class 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- CVOFKRWYWCSDMA-UHFFFAOYSA-N 2-chloro-n-(2,6-diethylphenyl)-n-(methoxymethyl)acetamide;2,6-dinitro-n,n-dipropyl-4-(trifluoromethyl)aniline Chemical compound CCC1=CC=CC(CC)=C1N(COC)C(=O)CCl.CCCN(CCC)C1=C([N+]([O-])=O)C=C(C(F)(F)F)C=C1[N+]([O-])=O CVOFKRWYWCSDMA-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 239000010426 asphalt Substances 0.000 description 1
- 238000003763 carbonization Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- GNEMDYVJKXMKCS-UHFFFAOYSA-N cobalt zirconium Chemical compound [Co].[Zr] GNEMDYVJKXMKCS-UHFFFAOYSA-N 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 239000002305 electric material Substances 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 150000002148 esters Chemical class 0.000 description 1
- 238000003682 fluorination reaction Methods 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- YPANPSDPZOVDOM-UHFFFAOYSA-N gold zirconium Chemical compound [Zr].[Au] YPANPSDPZOVDOM-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002923 metal particle Substances 0.000 description 1
- DOTMOQHOJINYBL-UHFFFAOYSA-N molecular nitrogen;molecular oxygen Chemical compound N#N.O=O DOTMOQHOJINYBL-UHFFFAOYSA-N 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
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- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/13111—Tin [Sn] as principal constituent
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/13116—Lead [Pb] as principal constituent
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/13124—Aluminium [Al] as principal constituent
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- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13139—Silver [Ag] as principal constituent
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- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13144—Gold [Au] as principal constituent
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- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13147—Copper [Cu] as principal constituent
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- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/1319—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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Abstract
一种封装结构，包含一第一重分布层、一模料、一半导体元件和一电感器。模料位于第一重分布层上。半导体元件封在模料中。电感器穿透通过模料且电性连接半导体元件。
Description
技术领域
本揭露是关于一种封装结构，且特别是关于一种半导体的封装结构及其形成方法。
背景技术
在半导体产业中，通过不断地缩小最小特征尺寸以允许较多元件被整合至一预定区域内，多种电子元件(例如：晶体管、二极管、电阻、电容等)的集成密度持续地被提升。在部分应用中，这些较小的电子元件也需要比以往更小空间的封装。部分较小型的半导体封装包含方形扁平封装(quad flat pack；QFP)、针插网格阵列封装(pin grid array；PGA)、球栅阵列封装(ball grid array；BGA)、覆晶技术(flip chips；FC)、三维集成电路封装(three dimensional integrated circuits；3DICs)、晶圆级封装(wafer levelpackages；WLPs)、连线上凸块(bond-on-trace；BOT)封装、以及层叠封装(package onpackage；PoP)结构。
电感器是一种被动式电子元件，可以在其磁场中储存能量。电感器广泛地应用在模拟电路、信号传输系统、无线传输系统和电源管理IC的电压调整模组中。
发明内容
依据本揭露的一些实施方式，一种封装结构包含一第一重分布层、一第一模料、一半导体元件以及一电感器。第一模料位于第一重分布层上。半导体元件嵌入在第一模料中。电感器穿透通过第一模料且电性连接半导体元件。
附图说明
本揭露的态样可从以下的详细说明及随附的附图理解。值得注意的是，根据产业上的实际应用，各个特征并未按照比例绘制，事实上，各个特征的尺寸可以任意的放大或缩小，以利清楚地说明。
图1至图14绘示根据本发明一些实施方式的一种形成封装结构的方法；
图15绘示根据本发明一些实施方式的封装结构的上视图；
图16绘示图15的封装结构沿着16线的剖面图；
图17至图24绘示根据本发明一些实施方式的一种形成封装结构的方法；
图25至图31绘示根据本发明一些实施方式的一种形成封装结构的方法；
图32至图39绘示根据本发明一些实施方式的一种形成封装结构的方法；
图40至图46绘示根据本发明一些实施方式的一种形成封装结构的方法；
图47至图54绘示根据本发明一些实施方式的一种形成封装结构的方法；
图55至图61绘示根据本发明一些实施方式的一种形成封装结构的方法；
图62至图69绘示根据本发明一些实施方式的一种形成封装结构的方法；
图70至图88绘示根据本发明一些实施方式的一种形成封装结构的方法；
图89绘示根据本发明一些实施方式的封装结构的上视图；
图90至图108绘示根据本发明一些实施方式的一种形成封装结构的方法；以及
图109至图121绘示根据本发明一些实施方式的一种形成封装结构的方法。
具体实施方式
下提供本揭露的多种不同的实施方式或实施例，以实现本揭露的不同技术特征。元件的实施方式和配置是如下所述以简化本揭露。当然，这些叙述仅为示例，而非用以限制本揭露。举例而言，第一特征是形成于第二特征上的叙述可包括第一特征与第二特征是直接接触的实施方式，亦可包括额外特征形成于第一与第二特征之间的实施方式，使得第一特征与第二特征可非直接接触。此外，本揭露可重复地使用元件符号于多个实施方式中。此重复是为了简洁，并非用以讨论各个实施方式及/或配置之间的关系。
另外，空间相对用语，如“下”、“下方”、“低”、“上”、“上方”等，是用以方便描述一元件或特征与其他元件或特征在附图中的相对关系。除了附图中所示的方位以外，这些空间相对用语亦可用来帮助理解元件在使用或操作时的不同方位。当元件被转向其他方位(例如旋转90度或其他方位)时，本文所使用的空间相对叙述亦可帮助理解。
图1至图14绘示根据本发明一实施方式的形成封装结构的方法。参照图1，缓冲层110是形成于载体C1上。缓冲层110是介电层，可为聚合物层。聚合物层可包含例如聚酰亚胺(polyimide)、聚苯恶唑(polybenzoxazole；PBO)、苯并环丁烯(benzocyclobutene；BCB)、环氧树脂模(ajinomoto buildup film；ABF)、防焊模(solder resist film；SR)等。缓冲层110是具有实质上厚度均匀的平面层，其厚度可大于约2微米，可在约2微米至约40微米厚度范围。在部分实施方式中，缓冲层110的顶部和底部表面也是实质上平面。载体C1可为毛坯式的玻璃载体、毛坯式的陶瓷载体等。在部分实施方式中，粘结层(未图示)可形成在载体C1上，且缓冲层110可形成在粘结层上。粘着剂层可以由粘着剂制成，例如紫外线胶(ultra-violet glue；UV glue)、光热转化胶(light-to-heat conversion glue；LTHC glue)等，亦可使用其它类型的粘着剂。
参照图2，种子层123是形成在缓冲层110上，举例来说，可经由物理气相沉积法(physical vapor deposition；PVD)或金属箔层压法(metal foil laminating)。种子层123可包含：铜、铜合金、铝、钛、钛合金或上述的合成物。在一些实施方式中，种子层123为包含钛层和其之上的铜层。在另一些实施方式中，种子层123为一层铜层。
参照图3，光阻P可涂布在种子层123上，并接着图案化光阻P。因此，开口O1可形成于光阻P中，以暴露一部分的种子层123。光阻P的图案化可以创造出开口O1，且此开口O1在上视图中为平面螺旋式图案，如图4所示，而这样平面螺旋式图案的开口O1有助于在接下来的步骤中形成平面螺旋式状的电感器。
参照图5，导电特征125是经由电镀形成在光阻P的开口O1中，此电镀可为电解电镀(electro plating)或无电解电镀(electro-less plating)。导电特征125是镀在种子层123暴露的部分。导电特征125可包含铜、铝、钨、锡、焊料或上述的合金。导电特征125的高度可以通过之后放入的半导体元件130(如图9所示)的厚度来决定，在本揭露部分实施方式中，导电特征125的高度大于半导体元件130。在电镀完导电特征125之后，移除光阻P，其结果如图6所示。在移除光阻P之后，暴露出部分的种子层123。虽然种子层123示为与导电特征125分开的一层，在用与覆盖在种子层123上的导电特征125相似或实质上相同的材料形成种子层123时，种子层123可和导电特征125合并，且两者之间没有可区分的界面。在其他实施方式当中，在种子层123与覆盖其上的导电特征125之间会有可区分的界面存在。
参照图7，进行蚀刻步骤以移除种子层123暴露出来的部分，其中蚀刻步骤包含非等向蚀刻。另一方面部分被导电特征125覆盖的种子层123则不会被蚀刻。导电特征125和其之下剩余的部分种子层123统称为整合扇出导电通孔(through integrated fan-out(InFO)via；TIV)120，亦可称为导电通孔。
因为图案化后的光阻P中的平面螺旋式开口O1可决定导电特征125的形状，因此，在图案化光阻P时(如图3和图4所示)，形成了在上视图中为平面螺旋式图案化的开口O1，也因此在上视图中可以形成平面螺旋式图案化的整合扇出导电通孔120，如图8所示。换言之，整合扇出导电通孔120a和一导电特征120b在缓冲层110之上，导电特征120b也可为一整合扇出导电通孔。导电特征120b在缓冲层110表面上侧向延伸来连接整合扇出导电通孔120a，因此得以形成平面螺旋式图案。整合扇出导电通孔120a和导电特征120b的组合结构在这里则称为电感器I1，特别为一平面螺旋式电感器I1。整合扇出导电通孔120a也可形成为立在缓冲层110上的墙面，而这些墙面实质上沿着D1的方向延伸。导电特征120b也可形成立在缓冲层110上的一墙面，而此墙面实质上沿着D2方向延伸。D1和D2的方向不平行，也就是说D1的方向与相交于D2。导电特征120b位于多个整合扇出导电通孔120a之间，且借着导电特征120b的相对两端连接着这些整合扇出导电通孔120a。整合扇出导电通孔120a和导电特征120b的组合结构在上视图中形成平面螺旋式形状，并定义一个贯穿孔H1于其中，因此整合扇出导电通孔120a和导电特征120b的组合结构可视为平面螺旋式电感器I1。
图9绘示一半导体元件130在缓冲层110上的放置。半导体元件130可通过粘着剂(未图示)粘着在缓冲层110上。在一些实施方式当中，半导体元件130含有一个未封装的半导体元件，即元件芯片。举例来说，半导体元件130可以是一个含有晶体管的逻辑元件芯片。在一些示例性实施方式当中，半导体元件130可以是一有电压调节(voltage regulator；VR)芯片132的中央处理(central computing unit；CPU)芯片。半导体元件130包含一粘着在缓冲层110上的半导体基材134(例如硅基材)，其中半导体基材134的背表面与缓冲层110上的粘着剂接触。
在一些示例性实施方式当中，导电柱136(如铜柱)形成为半导体元件130的部分顶部，且电性连接半导体元件130里的元件如晶体管(未图示)。在一些实施方式当中，一介电层138形成在半导体元件130的顶部表面，其中导电柱136至少具有较少的部分于介电层138中。在一些实施方式当中，导电柱136的顶部实质上和介电层138的顶部表面等高。或者，介电层可不被形成，而导电柱136突出于半导体元件130的顶部介电层(未图示)。
参照图10，模料140封住半导体元件130和整合扇出导电通孔120。模料140填入半导体元件130和整合扇出导电通孔120之间的空隙，且可接触着缓冲层110。此外，当导电柱136为突出的金属柱(此布置未图示)时，模料140填入导电柱136之间的空隙。模料140的顶部表面高于导电柱136和整合扇出导电通孔120的顶部。
在一些实施方式当中，模料140含有聚合物基的材料。文中聚合物可为热固性聚合物，热塑性聚合物，或上述的任意混合物。聚合物基可包含，例如：塑料材料、环氧树酯(epoxy resin)、聚酰亚胺(polyimide)、聚对苯二甲酸乙二酯(polyethyleneterephthalate；PET)、聚氯乙烯(polyvinyl chloride；PVC)、聚酸甲酯(polymethylmethacrylate；PMMA)、聚合物其中掺有填料如纤维、粘土、陶瓷、无机颗粒或其任何组合。
接下来，进行研磨步骤以使模料140变薄，直到暴露出导电柱136和整合扇出导电通孔120。所得到的结构示于图11中，其中模料140与半导体元件130和整合扇出导电通孔120的侧壁接触。由于研磨，电感器I1穿透模料140。换句话说，如图8所示的整合扇出导电通孔120a和导电特征120b穿透模料140。由于研磨，整合扇出导电通孔120的顶部与导电柱136的顶部实质上等高(共面)，并且实质上与模料的顶表面等高(共面)。换句话说，由整合扇出导电通孔120形成的电感器I1的顶部与模料140的顶部实质上等高。由于研磨，产生例如金属颗粒的导电残余物，并且留在如图11所示的结构的顶部表面。因此在研磨之后，可以进行清洁，例如通过湿蚀刻，使得导电残留物被去除。
接下来，参照图12，在模料140上形成重分布层(RDL)150。重分布层150包括介电结构152和位于介电结构152中的布线结构154。布线结构154连接到导电柱136和整合扇出导电通孔120，且还可以相互连接导电柱136和整合扇出导电通孔120。在一些实施方式中，布线结构154的一层的形成包括：形成毯覆式铜种子层，形成并图案化一遮罩层于毯覆式铜种子层之上，进行电镀以形成布线结构154，移除遮罩层以及进行快速蚀刻以移除未被布线结构154覆盖的铜种子层的部分。在其他实施方式中，重分布层150是通过沉积金属层，图案化金属层，以及用介电结构152填充布线结构154的分离部分之间的间隙而形成。布线结构154可以包括金属或合金，例如铝、铜、钨及/或上述的合金。在这些实施方式中，介电结构152可以包括聚合物，例如聚酰亚胺、苯并环丁烯、聚苯并恶唑等。或者，介电结构152可包括非有机介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅等。介电结构152和布线结构154的层的量可以取决于相应封装的布线设计。
参照图13。外部连接器160形成在重分布层150的接触垫155上。外部连接器160可以包括例如无铅合金(例如金(Au)、锡/银/铜(Sn/Ag/Cu)合金或其它无铅合金)、含铅合金(例如铅/锡(Pb/Sn)合金)、铜、铝、铝铜、导电聚合物、其他凸块金属材料(bump metalmaterials)或上述的任意组合。在一些其他实施方式中，外部连接器160可以是导电球例如焊球。这些焊球可以排列成行和列的网格图案。外部连接器160因此可以形成球栅阵列(BGA)。因此在相应的外部连接器160下面的重分布层150的接触垫155可以被称为凸块下金属(under-ball metallization；UBM)结构。通过使用重分布层150，半导体元件130的导电柱136的间距可以扩展到外部连接器160的间距。之后封装结构可以从载体C1脱离，并且在缓冲层110和载体C1之间的粘着剂层(未图示)也从封装结构被清洁，然后封装结构可以被切成多个封装结构。所得结构的上视图如图14所示。
如图13和图14所示，电感器I1穿透模料140并电性连接到半导体元件130。例如，电感器I1和导电柱136可以通过重分布层150中的布线结构154电性连接。因为电感器I1封在模料140中，贯穿孔H1由模料140填充。导电特征120b也可以是整合扇出导电通孔，其横向延伸在重分布层150的表面上，以便连接整合扇出导电通孔120a。整合扇出导电通孔120a和导电特征120b的组合结构形成平面螺旋式电感器I1，其嵌入在模料140中并且穿透模料140。电感器I1和半导体特征130一起被封在模料140中，因此这样的配置可有益于缩小结合电感器I1的封装结构。
在一些实施方式中，参照图13，重分布层150包括电性连接到电感器I1的导电特征157。导电特征157暴露在重分布层150中相对于模料140的一侧上。例如，导电特征157暴露在介电结构152的顶部表面上。在一些实施方式中导电特征157的顶表面与介电结构152的顶表面实质上等高。在一些其它实施方式中，导电特征157的顶表面可突出于介电结构152的顶表面。因为导电特征157暴露在重分布层150的顶表面上，所以其可以足够厚以降低电感器I1和半导体特征130之间的电流路径的电阻。也就是说，暴露的导电特征157可以降低电感器I1和半导体元件130之间的电流路径的电阻，且电感器I1的Q因子因此得以改善。此外电感器I1和半导体元件130之间的电流路径的电阻越低，电压调节芯片132的功率转换效率越高。因此暴露的导电特征157也可有利于增加电压调节芯片132的功率转换效率。
在一些实施方式中，导电特征157的顶表面低于外部连接器160的顶部，使得导电特征157可以与附接到外部连接器160的元件(未图示)在空间上分离。在一些实施方式中，导电球例如外部连接器160，不存在于导电特征157上，使得电感器I1和附接到外部连接器160的装置之间没有电性连接。
图15是根据本发明的一些实施方式的封装结构的上视图。图16是沿图15中的线16截取的封装结构的剖面图。如图15和图16所示，封装结构包括电感器I2和半导体元件130a和130b。电感器I2可以是封在模料140中并且穿透模料140的平面螺旋式电感器。换句话说，电感器I2可以由具有平面螺旋式图案的整合扇出导电通孔120形成。电感器I2连接到半导体元件130a和130b。半导体元件130a和130b可以分别包括，例如中央处理芯片和电压调节芯片。换句话说，在一些实施方式中，中央处理芯片和电压调节芯片可以各别设置在半导体元件130a和130b中。
图17至图24绘示出了根据本发明的一些实施方式的形成封装结构的方法。参照图17，缓冲层210是形成在载体C2上。缓冲层210是介电层，其可以是聚合物层。聚合物层可以包括例如聚酰亚胺、聚苯并恶唑(PBO)、苯并环丁烯(BCB)、味之素堆积膜(ABF)，阻焊膜(SR)等。缓冲层210是具有实质上均匀厚度的基本平坦的层，其中厚度可以大于约2μm，并且可以在约2μm至约40μm的范围内。在一些实施方式中，缓冲层210的顶表面和底表面也实质上是平面的。载体C2可以是毛坯式的玻璃载体，毛坯式的陶瓷载体等。在一些实施方式中，粘着剂层可以形成在载体C2上(未图示)，并且缓冲层210形成在粘着剂层上。粘着剂层可以由粘着剂制成，例如紫外线胶(ultra-violet glue；UV glue)、光热转化胶(light-to-heatconversion glue；LTHC glue)等，亦可使用其它类型的粘着剂。
之后，整合扇出导电通孔220形成在缓冲层210上，并且在上视图中形成为平面螺旋式图案，如图18所示。以平面螺旋式形成的整合扇出导电通孔220可以称为电感器I3，特别是其中具有贯穿孔H3的平面螺旋式电感器I3。整合扇出导电通孔220的形成可以示例性地包括：在缓冲层210上形成毯覆式种子层，在种子层上涂布光阻，并且图案化光阻以形成具有平面螺旋式图案的开口，通过电镀在开口中形成导电特征，移除光阻以暴露部分的种子层，以及使用非等向性蚀刻去除种子层所的暴露部分。种子层的剩余部分和上面的导电特征可以统称为整合扇出导电通孔220。所得到的结构在图17和图18所示。
图19绘示出一半导体元件230在缓冲层210上的放置。半导体元件230可以通过粘着剂(未图示)粘着到缓冲层210。在一些实施方式中，半导体元件230包括未封装的半导体元件，即元件芯片。例如，半导体元件230可以是其中包括晶体管的逻辑元件芯片。在一些示例性实施方式中，半导体元件230可以是具有电压调节芯片232的中央处理芯片。在一些其它实施方式中，中央处理芯片和电压调节芯片可以设置在单独的半导体元件中。半导体元件230包括粘着到缓冲层210的半导体基材234(例如，硅基材)，其中半导体基材234的背表面与缓冲层210上的粘着剂接触。
在一些示例性实施方式当中，导电柱236(如铜柱)形成为半导体元件230的部分顶部，且电性连接半导体元件230里的元件如晶体管(未图示)。在一些实施方式当中，一介电层238形成在半导体元件230的顶部表面，其中导电柱236至少具有较少的部分于介电层238中。在一些实施方式当中，导电柱236的顶部实质上和介电层238的顶部表面等高。或者，不形成介电层，而导电柱236突出于半导体元件230的顶部介电层(未图示)。
参照图20。将模料240封住在半导体元件230和整合扇出导电通孔220上。之后，进行研磨步骤以使模料240变薄，直到导电柱236和整合扇出导电通孔220暴露，以及得到的结构如图20所示。模料240填充半导体元件230和整合扇出导电通孔220之间的间隙，并且可以与缓冲层210接触。此外当导电柱236是突出的金属柱(此布置未图示)时，模料240被填充到导电柱236之间的间隙中。在一些实施方式中，模料240包括聚合物基的材料。聚合物基的材料可包括例如塑料材料，环氧树脂、聚酰亚胺、聚对苯二甲酸乙二醇酯(PET)、聚氯乙烯(PVC)、聚甲基丙烯酸甲酯(PMMA)、掺杂有填料的聚合物组分，包括纤维、粘土、陶瓷或其任何组合。
由于研磨，电感器I3穿透模料240。此外，由于研磨，整合扇出导电通孔220的顶部与导电柱236的顶部实质上等高(共面)，并且与模料240的顶表面实质上等高(共面)。换句话说，由整合扇出导电通孔220形成的电感器I3的顶部与模料240的顶部实质上等高。由于研磨，产生例如金属颗粒的导电残余物，并留在图20所示结构的顶表面上。因此在研磨之后，可以进行清洁，例如通过湿蚀刻，使得导电残留物被去除。
参照图21，介电层250形成在图20所示的结构上。也就是说，毯覆式介电层250覆盖整合扇出导电通孔220、半导体元件230和模料240。介电层250的形成可以示例性地包括，例如物理气相沉积(PVD)或化学气相沉积(CVD)。在一些实施方式中，介电层250是低温氮化硅层。
接下来，磁性膜260形成在介电层250的至少一部分上，并且介电层250的此部分覆盖整合扇出导电通孔220。也就是说，电感器I3位于磁性膜260之下，并且电感器I3与磁性膜260由介电层250间隔开，使得磁性膜260布置在电感器I3的贯穿孔H3正上方，并且通过介电层250与电感器I3电绝缘。磁性膜260可作为用于电感器I3的磁芯以增加磁场，从而增加电感器I3的电感。因为通过位于贯穿孔H3上方的磁性膜260，电感得以增加，因此电感器I3可以有效地缩小。磁性膜260的示例性形成方法可以包括形成毯覆式磁性层在介电层250上，在磁性层上涂布光阻，图案化光阻以暴露磁性层的一些部分，以及在磁性层上进行蚀刻处理以去除磁性层的暴露部分，作为示例其中在所述蚀刻处理中使用的蚀刻溶液可以包括氟化氢(HF)、硝酸(HNO3)和水，并且所述蚀刻处理可以在约15℃至约40℃的范围内的温度下操作。
在一些实施方式中，磁性膜260包括钴(Co)、锆(Zr)、钽(Ta)、铌(Nb)、铼(Re)、钕(Nd)、镨(Pr)、镍(Ni)或镝(Dy)。在一些实施方式中，磁性膜260包括含有钴和锆的非晶钴合金。锆有助于使钴非结晶。在一些实施方式中，磁性膜260包括一种钴锆合金，其具有一种或多种附加元素例如钽和铌。例如，磁性膜260可以由钴锆钽(CoZrTa；CZT)合金制成。在一些其它实施方式中，磁性膜260包括一种钴锆合金，其具有一种或多种附加元素，例如稀土元素，其有助于增加钴锆合金的铁磁共振。稀土元素包括铼(Re)、钕(Nd)、镨(Pr)或镝(Dy)。在一些实施方式中，磁性膜260可以包括例如高导磁合金(Ni8OFe2O)、甲酚(Ni5OFe5O)、非晶CoFeCu、超导磁率合金(NiFeMo)、聚合物铁氧材料或其它合适的磁性材料。填充镍锌(NiZn)和锰锌(MnZn)的聚酰亚胺也可以用于形成磁性膜260。尽管在图21中只绘示出了一个磁性膜260，但根据预定或期望的电感，可以形成多个磁性膜260在介电层250上。
参照图22，形成重分布层(RDL)270在磁性膜260和介电层250上，并且在形成重分布层270之后，磁性膜260位于重分布层270中。重分布层270包括介电结构272和位于介电结构272中的布线结构274。布线结构274连接到导电柱236和整合扇出导电通孔220。布线结构274还可以将导电柱236和整合扇出导电通孔220相互连接。在一些实施方式当中，介电层250为一个毯覆式覆盖层，毯覆式介电质覆盖层250被图案化以暴露一些导电柱236和整合扇出导电通孔220的一些部分，而形成重分布层270，其中一些部分布线结构274穿透介电层250以连接到暴露的导电柱236和整合扇出导电通孔220的暴露部分。作为示例，使用光微影和蚀刻处理来图案化毯覆式介电质覆盖层250。
在一些实施方式中，形成布线结构274的一层包括形成毯覆式铜种子层，在毯覆式铜种子层上形成和图案化遮罩层，电镀以形成布线结构274，移除遮罩层，并且进行快速蚀刻以去除未被布线结构274覆盖的毯覆式铜种子层的部分。在其他实施方式中，重分布层270的形成可通过沉积金属层，图案化金属层，以及用介电结构272的填充布线结构274的分离部分的间隔。布线结构274可以包括金属或包括铝，铜，钨及/或其金属合金。在这些实施方式中的介电结构272可以包括聚合物，例如聚酰亚胺、苯并环丁烯(BCB)、聚苯并恶唑(PBO)等。或者，介电结构272可包括非有机介电质材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅等。介电结构272和布线结构274的层的量可以取决于相应封装的布线设计。
参照图23，外部连接器280形成在重分布层270的接触垫275上。外部连接器280可以包括例如无铅合金(例如，金、锡/银/铜合金或其他无铅合金)、含铅合金(例如铅/锡合金)、铜、铝、聚合物、其它凸块金属材料或其任何组合。在一些其它实施方式中，外部连接器280可以是导电球例如焊球。这些焊球可以布置成行和列的网格图案。外部连接器280可以形成球栅阵列(BGA)。因此在相应的外部连接器280下方的重分布层270的接触垫275可以被称为凸块下金属结构。通过使用重分布层270，半导体元件230的导电柱236的间距可以扩展到外部连接器280的间距。之后，封装结构可以从载体C2脱离，并且在缓冲层210和载体C2之间的粘着剂层(未图示)也从封装结构被清洁，然后，封装结构可以被切成多个封装结构。所得结构的上视图如图24所示。
如图23和图24所示，电感器I3穿透模料240并电性连接到半导体元件230。例如，电感器I3和导电柱236可以通过重分布层270中的布线结构274电性连接。因为电感器I3封在模料240，贯穿孔H1由模料240填充。电感器I3和半导体特征230一起封在模料240中，因此这样的配置可有益于缩小其中结合有电感器I3的封装结构。
在一些实施方式中，参照图23，重分布层270包括电性连接到电感器I3的导电特征277。导电特征277暴露在重分布层270中相对于模料240的一侧上。例如，导电特征277暴露在介电结构272的顶部表面上。在一些实施方式中导电特征277的顶表面与介电结构272的顶表面实质上等高。在一些其它实施方式中，导电特征277的顶表面可突出于介电结构272的顶表面。因为导电特征277暴露在重分布层270的顶表面上，所以其可以足够厚以减小电感器I3和半导体特征230之间的电流路径的电阻。也就是说，暴露的导电特征277可以降低电感器I3和半导体元件230之间的电流路径的电阻，且电感器I3的Q因子因此得以改善。此外，电感器I3和半导体元件230之间的电流路径的电阻越低，电压调整芯片232的功率转换效率越高。因此暴露的导电特征277也可有利于增加电压调整芯片232的功率转换效率。
在一些实施方式中，导电特征277的顶表面低于外部连接器280的顶部，使得导电特征277可以与附接到外部连接器280的元件(未图示)在空间上分离。在一些实施方式中，导电球例如外部连接器280，不存在于导电特征277上，使得电感器I3和附接到外部连接器280的装置之间没有电性连接。
图25至图31绘示根据本发明一实施方式的形成封装结构的方法。参照图25，缓冲层310是形成于载体C3上。缓冲层310是介电层，可为聚合物层。聚合物层可包含例如聚酰亚胺、聚苯恶唑、苯并环丁烯、环氧树脂模、防焊模等。缓冲层310是具有实质上厚度均匀的平面层，其厚度可大于约2微米，可在约2微米至约40微米厚度范围。在部分实施方式中，缓冲层310的顶部和底部表面也是实质上平面。载体C3可为毛坯式的玻璃载体、毛坯式的陶瓷载体等。在部分实施方式中，粘结层(未图示)可形成在载体C3上，且缓冲层310可形成在粘结层上。粘着剂层可以由粘着剂制成，例如紫外线胶、光热转化胶等，亦可使用其它类型的粘着剂。
之后，整合扇出导电通孔320形成在缓冲层310上，并且在上视图中形成为平面螺旋式图案，如图26所示。以平面螺旋式形成的整合扇出导电通孔320可以称为电感器I4，特别是其中具有贯穿孔H4的平面螺旋式电感器I4。整合扇出导电通孔320的形成可以示例性地包括：在缓冲层310上形成毯覆式种子层，在种子层上涂布光阻，并且图案化光阻以形成具有平面螺旋式图案的开口，通过电镀在开口中形成导电特征，移除光阻以暴露部分的种子层，以及使用非等向性蚀刻去除种子层所的暴露部分。种子层的剩余部分和上面的导电特征可以统称为整合扇出导电通孔320。所得到的结构在图25和图26所示。
图27绘示一半导体元件330在缓冲层310上的放置。半导体元件330可通过粘着剂(未图示)粘着在缓冲层310上。在一些实施方式当中，半导体元件330含有一个未封装的半导体元件，即元件芯片。举例来说，半导体元件330可以是一个含有晶体管的逻辑元件芯片。在一些示例性实施方式当中，半导体元件330可以是一有电压调节芯片332的中央处理芯片。半导体元件330包含一粘着在缓冲层310上的半导体基材334(例如硅基材)，其中半导体基材334的背表面与缓冲层310上的粘着剂接触。
在一些示例性实施方式当中，导电柱336(如铜柱)形成为半导体元件330的部分顶部，且电性连接半导体元件330里的元件如晶体管(未图示)。在一些实施方式当中，一介电层338形成在半导体元件330的顶部表面，其中导电柱336至少具有较少的部分于介电层338中。在一些实施方式当中，导电柱336的顶部实质上和介电层338的顶部表面等高。或者，不形成介电层，而导电柱336突出于半导体元件330的顶部介电层(未图示)。
参照图28，模料340封住半导体元件330和整合扇出导电通孔320。接着，进行研磨使模料340变薄，直到导电柱336和整合扇出导电通孔320暴露出来，其所得结构如图28所示。模料340填入半导体元件330和整合扇出导电通孔320之间的空隙，且可连接着缓冲层310。此外，当导电柱336为突出的金属柱(此布置未图示)，模料340填入导电柱336之间的空隙。模料340的顶部表面高于导电柱336和整合扇出导电通孔320的顶部。在一些实施方式当中，模料140含有聚合物基的材料。文中聚合物可为热固性聚合物，热塑性聚合物，或上述的任意混合物。聚合物基可包含，例如：塑料材料、环氧树酯、聚酰亚胺、聚对苯二甲酸乙二酯、聚氯乙烯、聚酸甲酯、聚合物其中掺有填料如纤维、粘土、陶瓷、无机颗粒或其任何组合。
由于研磨，电感器I4穿透模料340。且由于研磨，整合扇出导电通孔320的顶部与导电柱336的顶部实质上等高(共面)，并且与模料的顶表面实质上等高(共面)。换句话说，由整合扇出导电通孔320形成的电感器I4的顶部与模料340的顶部实质上等高。由于研磨，产生例如金属颗粒的导电残余物，并且留在顶部表面结构如图28所示。因此在研磨之后，可以进行清洁，例如通过湿蚀刻，使得导电残留物被去除。
接下来，参照图29，重分布层(RDL)350形成在模料340上。重分布层350包括介电结构352和位于介电结构352中的布线结构354。布线结构354连接到导电柱336和整合扇出导电通孔320，且还可以相互连接导电柱336和整合扇出导电通孔320。重分布层350还包括第一接触垫356和第二接触垫358。第一接触垫356和第二接触垫358位于重分布层350中相对模料340的一侧上。第一接触垫356通过布线结构354与电感器I4电性连接。第二接触垫358通过布线结构354与半导体元件330电性连接。第一接触垫356的面积大于第二接触垫358的面积。例如，第一接触垫356和第二接触垫358分别具有由介电结构352所暴露的表面，并且第一接触垫356的暴露表面具有大于第二接触垫358的暴露表面。此面积差异可以有益于使随后形成在第一接触垫356和第二接触垫358上的导电特征具有不同的厚度。
在一些实施方式中，布线结构354的一层的形成包括：形成毯覆式铜种子层，形成和图案化一遮罩层于毯覆式铜种子层之上，进行电镀以形成布线结构354，移除遮罩层以及进行快速蚀刻以移除未被布线结构354覆盖的铜种子层的部分。在其他实施方式中，重分布层350是通过沉积金属层，图案化金属层，以及用介电结构352填充布线结构354的分离部分之间的间隙而形成。布线结构354可以包括金属或合金，例如铝、铜、钨及/或上述的合金。在这些实施方式中的介电结构352可以包括聚合物，例如聚酰亚胺、苯并环丁烯、聚苯并恶唑等。或者，介电结构352可包括非有机介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅等。介电结构352和布线结构354的层的量可以取决于相应封装的布线设计。
参照图30。第一导电特征360和第二导电特征370分别形成在重分布层350的第一接触垫356和第二接触垫358上。第一导电特征360和第二导电特征370至少一部分位于介电结构352的外部。此外第一导电特征360和第二导电特征370相对于介电结构352突出不同的高度。第一导电特征360通过下面的第一接触垫356和布线结构354电性连接到电感器I4，以便减小电感器I4和半导体元件330之间的电流路径的电阻，并且可以改善电感器I4的Q因子。此外电感器I4和半导体元件330之间的电流路径中的电阻越低，电压调整芯片332的功率转换效率越高。因此第一导电特征360可以有助于增加电压调整芯片332的功率转换效率。
在一些实施方式中，第一导电特征360和第二导电特征370可以包括实质上相同的材料。第一导电特征360和第二导电特征370可以包括例如无铅合金(例如金、锡/银/铜合金或其它无铅合金)、含铅合金(例如铅/锡合金)、铜、铝、铝铜，导电聚合物、其它凸块金属材料或其任何组合。在一些其它实施方式中，第一导电特征360和第二导电特征370可以是导电球例如焊球。第一导电特征360和第二导电特征370的形成可以包括：将焊球分别放置在第一接触垫356和第二接触垫358上，然后回焊焊球。如前所述，因为第二接触垫放置焊球的面积小于第一接触垫，所以第二接触垫358上的焊球比第一接触垫356的焊球厚。也就是说，因为第一接触垫356与第二接触垫358的面积差异，导致第二导电特征370比第一导电特征360厚。第二导电特征370可视为附接一元件(未图示)的一外部连接器。因为第二导电特征370比第一导电特征360厚，所以第一导电特征360的顶部比第二导电特征370的顶部低，并且第一导电特征360可因此与附接第二导电特征370的元件空间上分离，使得电感器I4与附接到第二导电特征370的元件之间不会有电性连接。
第二导电特征370可以布置成行和列的网格图案，并且因此形成球栅阵列。通过使用重分布层350，半导体元件330的导电柱336的间距可以扩展到第二导电特征370的间距。之后，封装结构可以从载体C3脱离，并且在缓冲层310和载体C3之间的粘着剂层(未图示)也从封装结构被清洁，然后，封装结构可以被切成多个封装结构。所得结构的上视图如图31所示。
如图30和图31所示，电感器I4穿透模料340并电性连接到半导体元件330。例如电感器I4和导电柱336可以通过重分布层350中的布线结构354电性连接。因为电感器I4封在模料340中，贯穿孔H1由模料340填充。电感器I4和半导体特征330一起封在模料340中，因此这样的配置可有益于缩小其中结合有电感器I4的封装结构。
图32至图39绘示根据本发明一实施方式的形成封装结构的方法。参照图32，缓冲层410是形成于载体C4上。缓冲层410是介电层，可为聚合物层。聚合物层可包含例如聚酰亚胺、聚苯恶唑、苯并环丁烯、环氧树脂模、防焊模等。缓冲层410是具有实质上厚度均匀的平面层，其厚度可大于约2微米，可在约2微米至约40微米厚度范围。在部分实施方式中，缓冲层410的顶部和底部表面也是实质上平面。载体C4可为毛坯式的玻璃载体、毛坯式的陶瓷载体等。在部分实施方式中，粘结层(未图示)可形成在载体C4上，且缓冲层410可形成在粘结层上。粘着剂层可以由粘着剂制成，例如紫外线胶、光热转化胶等，亦可使用其它类型的粘着剂。
之后，形成整合扇出导电通孔420在缓冲层410上，并且在上视图中形成为平面螺旋式图案，如图33所示。以平面螺旋式形成的整合扇出导电通孔420可以称为电感器I5，特别是其中具有贯穿孔H5的平面螺旋式电感器I5。整合扇出导电通孔420的形成可以示例性地包括：在缓冲层410上形成毯覆式种子层，在种子层上涂布光阻，并且图案化光阻以形成具有平面螺旋式图案的开口，通过电镀在开口中形成导电特征，移除光阻以暴露部分的种子层，以及使用非等向性蚀刻去除种子层所的暴露部分。种子层的剩余部分和上面的导电特征可以统称为整合扇出导电通孔420。所得到的结构在图32和图33所示。
图34绘示一半导体元件430在缓冲层410上的放置。半导体元件430可通过粘着剂(未图示)粘着在缓冲层410上。在一些实施方式当中，半导体元件430含有一个未封装的半导体元件，即元件芯片。举例来说，半导体元件430可以是一个含有晶体管的逻辑元件芯片。在一些示例性实施方式当中，半导体元件430可以是一有电压调节芯片432的中央处理芯片。在一些其它实施方式中，中央处理芯片和电压调节芯片可以设置在单独的半导体元件中。半导体元件430包含一粘着在缓冲层410上的半导体基材434(例如硅基材)，其中半导体基材434的背表面与缓冲层410上的粘着剂接触。
在一些示例性实施方式当中，导电柱436(如铜柱)形成为半导体元件430的顶部部分，且电性连接半导体元件430里的元件如晶体管(未图示)。在一些实施方式当中，一介电层438形成在半导体元件430的顶部表面，其中导电柱436至少具有较少的部分于介电层438中。在一些实施方式当中，导电柱436的顶部实质上和介电层438的顶部表面等高。或者，不形成介电层，而导电柱436突出于半导体元件430的顶部介电层(未图示)。
参照图35，模料440封住半导体元件430和整合扇出导电通孔420。接着，进行研磨使模料440变薄，直到导电柱436和整合扇出导电通孔420暴露出来，其所得结构如图35所示。模料440填入半导体元件430和整合扇出导电通孔420之间的空隙，且可连接着缓冲层410。此外当导电柱436为突出的金属柱(此布置未图示)，模料440填入导电柱436之间的空隙。模料440的顶部表面高于导电柱436和整合扇出导电通孔420的顶部。在一些实施方式当中，模料440含有聚合物基的材料。文中聚合物可为热固性聚合物，热塑性聚合物，或上述的任意混合物。聚合物基可包含，例如：塑料材料、环氧树酯、聚酰亚胺、聚对苯二甲酸乙二酯、聚氯乙烯、聚酸甲酯、聚合物其中掺有填料如纤维、粘土、陶瓷、无机颗粒或其任何组合。
由于研磨，电感器I5穿透模料440。此外，由于研磨，整合扇出导电通孔420的顶部与导电柱436的顶部实质上等高(共面)，并且与模料的顶表面实质上等高(共面)。换句话说，由整合扇出导电通孔420形成的电感器I5的顶部与模料440的顶部实质上等高。由于研磨，产生例如金属颗粒的导电残余物，并且留在顶部表面结构如图35所示。因此在研磨之后，可以例如通过湿蚀刻进行清洁，使得导电残留物被去除。
参照图36，介电层450形成在图35所示的结构上。也就是说，毯覆式介电层450覆盖整合扇出导电通孔420、半导体元件430和模料440。介电层450的形成可以示例性地包括，例如物理气相沉积或化学气相沉积。在一些实施方式中，介电层450是低温氮化硅层。
接下来，磁性膜460形成在介电层450的至少一部分上，并且介电层450的此部分覆盖整合扇出导电通孔420。也就是说，电感器I5位于磁性膜460之下，并且它们由介电层450间隔开，使得磁性膜460布置在电感器I5的贯穿孔H5正上方，并且通过介电层450与电感器I5电绝缘。磁性膜460可作为磁芯，用于电感器I5增加磁场，从而增加电感器I5的电感。此外，电感器I5可以缩小，因为电感通过贯穿孔H5上的磁性膜460得以增加。换句话说，整合扇出导电通孔420可以形成缩小的平面式螺旋图案，其有助于缩小封装结构。磁性膜460的示例性形成方法可以包括：在介电层450上形成毯覆式磁性层，在磁性层上涂布光阻，图案化光阻以暴露磁性层的一些部分，以及在磁性层上进行蚀刻处理以去除磁性层的暴露部分，作为示例其中在所述蚀刻处理中使用的蚀刻溶液可以包括氟化氢、硝酸和水，并且所述蚀刻处理可以在约15℃至约40℃的范围内的温度下操作。
在一些实施方式中，磁性膜260包括钴、锆、钽、铌、铼、钕、镨、镍或镝。在一些实施方式中，磁性膜460包括含有钴和锆的非晶钴合金。锆有助于使钴非结晶。在一些实施方式中，磁性膜460包括一种钴锆合金，其具有一种或多种附加元素例如钽和铌。例如，磁性膜460可以由钴锆钽合金制成。在一些其它实施方式中，磁性膜460包括一种钴锆合金，其具有一种或多种附加元素，例如稀土元素，其有助于增加钴锆合金的铁磁共振。稀土元素包括铼、钕、镨或镝。在一些实施方式中，磁性膜460可以包括例如高导磁合金、甲酚、非晶CoFeCu、超导磁率合金、聚合物铁氧材料或其它合适的磁性材料。填充镍锌和锰锌的聚酰亚胺也可以用于形成磁性膜460。尽管在图36中只绘示出了一个磁性膜460，但根据预定或期望的电感，可以形成多个磁性膜460在介电层450上。
参照图37，形成重分布层(RDL)470在磁性膜460和介电层450上，并且在形成重分布层470之后，磁性膜460位于重分布层470中。重分布层470包括介电结构472和位于介电结构472中的布线结构474。布线结构474连接到导电柱436和整合扇出导电通孔420。布线结构474还可以将导电柱436和整合扇出导电通孔420相互连接。在一些实施方式当中，介电层450为一个毯覆式覆盖层，毯覆式介电质覆盖层450被图案化以暴露一些导电柱436和整合扇出导电通孔420的一些部分，而形成重分布层470，其中一些部分布线结构474穿透介电层450以连接到暴露的导电柱436和整合扇出导电通孔420的暴露部分。作为示例，使用光微影和蚀刻处理来图案化毯覆式介电质覆盖层450。
重分布层470还包括第一接触垫476和第二接触垫478。第一接触垫476和第二接触垫478位于重分布层470中相对模料440的一侧上。第一接触垫476通过布线结构474与电感器I5电性连接。第二接触垫478通过布线结构474与半导体元件430电性连接。第一接触垫476的面积大于第二接触垫478的面积。例如，第一接触垫476和第二接触垫478分别具有由介电结构472所暴露的表面，并且第一接触垫476的暴露表面大于第二接触垫478的暴露表面。此面积差异可有益于使随后形成在第一接触垫476和第二接触垫478上的导电特征具有不同的厚度。
在一些实施方式中，布线结构474的一层的形成包括：形成毯覆式铜种子层，形成和图案化一遮罩层于毯覆式铜种子层之上，进行电镀以形成布线结构474，移除遮罩层以及进行快速蚀刻以移除未被布线结构474覆盖的铜种子层的部分。在其他实施方式中，重分布层470是通过沉积金属层，图案化金属层，以及用介电结构472填充布线结构474的分离部分之间的间隙而形成。布线结构474可以包含金属或合金，例如铝、铜、钨及/或上述的合金。第一接触垫476和第二接触垫478可为形成在布线结构474上的凸块下金属结构。布线结构474和第一接触垫476和第二接触垫478可具有实质上相同材料。例如，第一接触垫476和第二接触垫478也包含金属，或包含铝，铜，钨及/或其合金的金属合金。在这些实施方式中的介电结构472可以包括聚合物例如聚酰亚胺、苯并环丁烯、聚苯并恶唑等。或者，介电结构472可包括非有机介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅等。介电结构472和布线结构474的层的量可以取决于相应封装的布线设计。
参照图38。第一导电特征480和第二导电特征490分别形成在重分布层470的第一接触垫476和第二接触垫478上。第一导电特征480和第二导电特征490相较于介电结构472突出。换句话说，第一导电特征480和第二导电特征490至少一部分位于介电结构472的外部。第一导电特征480通过下面的第一接触垫476和布线结构474电性连接到电感器I5，以便减小电感器I5和半导体元件430之间的电流路径的电阻，并且可以改善电感器I5的Q因子。此外电感器I5和半导体元件430之间的电流路径中的电阻越低，电压调节芯片432的功率转换效率越高。因此，第一导电特征480可以有助于增加电压调节芯片432的功率转换效率。
在一些实施方式中，第一导电特征480和第二导电特征490可以包括实质上相同的材料。第一导电特征480和第二导电特征490可以包括例如无铅合金(例如金、锡/银/铜合金或其它无铅合金)、含铅合金(例如铅/锡合金)、铜、铝、铝铜，导电聚合物、其它凸块金属材料或其任何组合。在一些其它实施方式中，第一导电特征480和第二导电特征490可以是导电球例如焊球。第一导电特征480和第二导电特征490的形成可以包括：将焊球分别放置在第一接触垫476和第二接触垫478上，然后回焊焊球。如前所述，第二接触垫478上的焊球比第一接触垫476上的焊球更厚，因为第二接触垫478提供的面积小于用于放置焊球的第一接触垫476的面积。也就是说，由于第一接触垫476和第二接触垫478之间的面积差异，第二导电特征490比第一导电特征480厚。第二导电特征490可以用作外部连接器(未图示)。因为第二导电特征490比第一导电特征480厚，所以第一导电特征480的顶部低于第二导电特征490的顶部，并且因此第一导电特征480可以与附接到第二导电特征490元件在空间上分离，使得电感器I5和附接到第二导电特征490的装置之间没有电性连接。
第二导电特征490可以布置成行和列的网格图案，并且因此形成球栅阵列。通过使用重分布层470，半导体元件430的导电柱436的间距可以扩展到外部连接器490的间距。之后，封装结构可以从载体C4脱离，并且在缓冲层430和载体C4之间的粘着剂层(未图示)也从封装结构被清洁，然后，封装结构可以被切成多个封装结构。所得结构的上视图如图39所示。
如图38和图39所示，电感器I5穿透模料440并电性连接到半导体元件430。例如电感器I5和导电柱436可以通过重分布层470中的布线结构474电性连接。因为电感器I5封在模料440中，贯穿孔H5由模料440填充。电感器I5和半导体特征430一起封在模料440中，因此这样的配置可有益于缩小其中结合有电感器I5的封装结构。
图40至图42绘示根据本发明一实施方式的形成封装结构的方法。参照图40，缓冲层510是形成于载体C5上。缓冲层510是介电层，可为聚合物层。聚合物层可包含例如聚酰亚胺、聚苯恶唑、苯并环丁烯、环氧树脂模、防焊模等。缓冲层510是具有实质上厚度均匀的平面层，其厚度可大于约2微米，可在约2微米至约40微米厚度范围。在部分实施方式中，缓冲层510的顶部和底部表面也是实质上平面。载体C5可为毛坯式的玻璃载体、毛坯式的陶瓷载体等。在部分实施方式中，粘结层(未图示)可形成在载体C5上，且缓冲层510可形成在粘结层上。粘着剂层可以由粘着剂制成，例如紫外线胶、光热转化胶等，亦可使用其它类型的粘着剂。
之后，整合扇出导电通孔520形成在缓冲层510上，并且在上视图中形成为平面螺旋式图案，如图41所示。以平面螺旋式形成的整合扇出导电通孔520可以称为电感器I6，特别是其中具有贯穿孔H6的平面螺旋式电感器I6。整合扇出导电通孔520的形成可以示例性地包括：在缓冲层510上形成毯覆式种子层，在种子层上涂布光阻，并且图案化光阻以形成具有平面螺旋式图案的开口，通过电镀在开口中形成导电特征，移除光阻以暴露部分的种子层，以及使用非等向性蚀刻去除种子层所的暴露部分。种子层的剩余部分和上面的导电特征可以统称为整合扇出导电通孔520。所得到的结构在图40和图41所示。
图42绘示一半导体元件530在缓冲层510上的放置。半导体元件530可通过粘着剂(未图示)粘着在缓冲层510上。在一些实施方式当中，半导体元件530含有一个未封装的半导体元件，即元件芯片。举例来说，半导体元件530可以是一个含有晶体管的逻辑元件芯片。在一些示例性实施方式当中，半导体元件530可以是一有电压调节芯片532的中央处理芯片。在一些其它实施方式中，中央处理芯片和电压调节芯片可以设置在单独的半导体元件中。半导体元件530包含一粘着在缓冲层510上的半导体基材534(例如硅基材)，其中半导体基材534的背表面与缓冲层510上的粘着剂接触。
在一些示例性实施方式当中，导电柱536(如铜柱)形成为半导体元件530的部分顶部，且电性连接半导体元件530里的元件如晶体管(未图示)。在一些实施方式当中，一介电层538形成在半导体元件530的顶部表面，其中导电柱536至少具有较少的部分于介电层538中。在一些实施方式当中，导电柱536的顶部实质上和介电层538的顶部表面等高。或者，不形成介电层，而导电柱536突出于半导体元件530的顶部介电层(未图示)。
参照图43，模料540封住半导体元件530和整合扇出导电通孔520。接着，进行研磨使模料540变薄，直到导电柱536和整合扇出导电通孔520暴露出来，其所得结构如图43所示。模料540填入半导体元件530和整合扇出导电通孔520之间的空隙，且可连接着缓冲层510。此外当导电柱536为突出的金属柱(此布置未图示)，模料540填入导电柱536之间的空隙。模料540的顶部表面高于导电柱536和整合扇出导电通孔520的顶部。在一些实施方式当中，模料540含有聚合物基的材料。文中聚合物可为热固性聚合物，热塑性聚合物，或上述的任意混合物。聚合物基可包含，例如：塑料材料、环氧树酯、聚酰亚胺、聚对苯二甲酸乙二酯、聚氯乙烯、聚酸甲酯、聚合物其中掺有填料如纤维、粘土、陶瓷、无机颗粒或其任何组合。
由于研磨，电感器I6穿透模料540。此外，由于研磨，整合扇出导电通孔520的顶部与导电柱536的顶部实质上等高(共面)，并且与模料的顶表面实质上等高(共面)。换句话说，由整合扇出导电通孔520形成的电感器I6的顶部与模料540的顶部实质上等高。由于研磨，产生例如金属颗粒的导电残余物，并且留在顶部表面结构如图43所示。因此在研磨之后，可以例如通过湿蚀刻进行清洁，使得导电残留物被去除。
接下来，参照图44，重分布层(RDL)550形成在模料540上。重分布层550包括介电结构552和位于介电结构552中的布线结构554。布线结构554连接到导电柱536和整合扇出导电通孔520，且还可以相互连接导电柱536和整合扇出导电通孔520。重分布层550还包括导电特征555。导电特征555通过布线结构554电性连接电感器I6。导电特征555足够厚使得导电特征555的顶部位于介电结构552外面，且导电特征555的底部位于介电结构552里面。也就是说导电特征555的顶部突出于介电结构552。在部分实施方式中导电特征555可视为一厚的下球形金属，其比凸块下金属结构557更厚。因为导电特征555暴露在重分布层550的顶部，且其足够厚以减小电感器I6和半导体元件530之间的电流路径的电阻。也就是说，厚的导电特征555可以降低减小电感器I6和半导体元件530之间的电流路径的电阻，因此可以改善电感器I6的Q因子。此外电感器I6和半导体元件530之间的电流路径中的电阻越低，电压调节芯片532的功率转换效率越高。因此，厚的导电特征555可以有助于增加电压调节芯片532的功率转换效率。
在一些实施方式中，布线结构554的一层的形成包括：形成毯覆式铜种子层，形成并图案化一遮罩层于毯覆式铜种子层之上，进行电镀以形成布线结构554，移除遮罩层以及进行快速蚀刻以移除未被布线结构554覆盖的铜种子层的部分。在其他实施方式中，重分布层550是通过沉积金属层，图案化金属层，以及用介电结构552填充布线结构554的分离部分之间的间隙而形成。布线结构554可以包括金属或合金，例如铝、铜、钨及/或上述的合金。在这些实施方式中的介电结构552可以包括聚合物例如聚酰亚胺、苯并环丁烯(BCB)、聚苯并恶唑(PBO)等。或者，介电结构552可包括非有机介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅等。介电结构552和布线结构554的层的量可以取决于相应封装的布线设计。
参照图45，外部连接器560形成在凸块下金属结构557上，且其比厚的导电特征555薄。外部连接器560可包含，例如无铅合金(例如金、锡/银/铜合金或其它无铅合金)、含铅合金(例如铅/锡合金)、铜、铝、铝铜，导电聚合物、其它凸块金属材料或其任何组合。在一些其它实施方式中，外部连接器560可以是导电球例如焊球。这些焊球可以被排列成网格的行和列。外部连接器560可因此形成球栅阵列。在一些实施方式中，导电特征555的顶部低于外部连接器560的顶部，因此导电特征555可以与附接到外部连接器560的元件(未图示)空间上分离。在一些实施方式中，一导体球例如外部连接器560不存在在导电特征555上，所以电感器I6与附接到外部连接器560的元件之间不会产生电性连接。
通过使用重分布层550，半导体元件530的导电柱536的间距可以扩展到外部连接器560的间距。之后，封装结构可以从载体C5脱离，并且在缓冲层510和载体C5之间的粘着剂层(未图示)也从封装结构被清洁，然后，封装结构可以被切成多个封装结构。所得结构的上视图如图46所示。
如图45和图46所示，电感器I6穿透模料540并电性连接到半导体元件530。例如电感器I6和导电柱536可以通过重分布层550中的布线结构554电性连接。因为电感器I6封在模料540中，贯穿孔H6由模料540填充。电感器I6和半导体特征530一起封在模料540中，因此这样的配置可有益于缩小其中结合有电感器I6的封装结构。
图47至图54绘示根据本发明一实施方式的形成封装结构的方法。参照图47，缓冲层610是形成于载体C6上。缓冲层610是介电层，可为聚合物层。聚合物层可包含例如聚酰亚胺、聚苯恶唑、苯并环丁烯、环氧树脂模、防焊模等。缓冲层610是具有实质上厚度均匀的平面层，其厚度可大于约2微米，可在约2微米至约40微米厚度范围。在部分实施方式中，缓冲层610的顶部和底部表面也是实质上平面。载体C6可为毛坯式的玻璃载体、毛坯式的陶瓷载体等。在部分实施方式中，粘结层(未图示)可形成在载体C6上，且缓冲层610可形成在粘结层上。粘着剂层可以由粘着剂制成，例如紫外线胶、光热转化胶等，亦可使用其它类型的粘着剂。
之后，整合扇出导电通孔620形成在缓冲层610上，并且在上视图中形成为平面螺旋式图案，如图41所示。以平面螺旋式形成的整合扇出导电通孔620可以称为电感器I7，特别是其中具有贯穿孔H6的平面螺旋式电感器I7。整合扇出导电通孔620的形成可以示例性地包括：在缓冲层610上形成毯覆式种子层，在种子层上涂布光阻，并且图案化光阻以形成具有平面螺旋式图案的开口，通过电镀在开口中形成导电特征，移除光阻以暴露部分的种子层，以及使用非等向性蚀刻去除种子层所的暴露部分。种子层的剩余部分和上面的导电特征可以统称为整合扇出导电通孔620。所得到的结构在图47和图48所示。
图49绘示一半导体元件630在缓冲层610上的放置。半导体元件630可通过粘着剂(未图示)粘着在缓冲层610上。在一些实施方式当中，半导体元件630含有一个未封装的半导体元件，即元件芯片。举例来说，半导体元件630可以是一个含有晶体管的逻辑元件芯片。在一些示例性实施方式当中，半导体元件630可以是一有电压调节芯片632的中央处理芯片。在一些其它实施方式中，中央处理芯片和电压调节芯片可以设置在单独的半导体元件中。半导体元件630包含一粘着在缓冲层610上的半导体基材634(例如硅基材)，其中半导体基材634的背表面与缓冲层610上的粘着剂接触。
在一些示例性实施方式当中，导电柱636(如铜柱)形成为半导体元件630的部分顶部，且电性连接半导体元件630里的元件如晶体管(未图示)。在一些实施方式当中，一介电层638形成在半导体元件630的顶部表面，其中导电柱636至少具有较少的部分于介电层638中。在一些实施方式当中，导电柱636的顶部实质上和介电层638的顶部表面等高。或者，不形成介电层，而导电柱636突出于半导体元件630的顶部介电层(未图示)。
参照图50，模料640封住半导体元件630和整合扇出导电通孔620。接着，进行研磨使模料640变薄，直到导电柱636和整合扇出导电通孔620暴露出来，其所得结构如图50所示。模料640填入半导体元件630和整合扇出导电通孔620之间的空隙，且可连接着缓冲层610。此外当导电柱636为突出的金属柱(此布置未图示)，模料640填入导电柱636之间的空隙。模料640的顶部表面高于导电柱636和整合扇出导电通孔620的顶部。在一些实施方式当中，模料640含有聚合物基的材料。文中聚合物可为热固性聚合物，热塑性聚合物，或上述的任意混合物。聚合物基可包含，例如：塑料材料、环氧树酯、聚酰亚胺、聚对苯二甲酸乙二酯、聚氯乙烯、聚酸甲酯、聚合物其中掺有填料如纤维、粘土、陶瓷、无机颗粒或其任何组合。
由于研磨，电感器I7穿透模料640。此外，由于研磨，整合扇出导电通孔620的顶部与导电柱636的顶部实质上等高(共面)，并且与模料的顶表面实质上等高(共面)。换句话说，由整合扇出导电通孔620形成的电感器I7的顶部与模料640的顶部实质上等高。由于研磨，产生例如金属颗粒的导电残余物，并且留在顶部表面结构如图50所示。因此在研磨之后，可以例如通过湿蚀刻进行清洁，使得导电残留物被去除。
参照图51，介电层650形成在图50所示的结构上。也就是说，毯覆式介电层650覆盖整合扇出导电通孔620、半导体元件630和模料640。介电层650的形成可以示例性地包括，例如物理气相沉积或化学气相沉积。在一些实施方式中，介电层650是低温氮化硅层。
接下来，磁性膜660形成在介电层650的至少一部分上，并且介电层650的此部分覆盖整合扇出导电通孔620。也就是说，电感器I7位于磁性膜660之下，并且它们由介电层650间隔开，使得磁性膜660布置在电感器I7的贯穿孔H7正上方，并且通过介电层650与电感器I7电绝缘。磁性膜660可作为磁芯，用于电感器I7增加磁场，从而增加电感器I7的电感。此外，电感器I7可以缩小，因为电感通过贯穿孔H7上的磁性膜660得以增加。换句话说，整合扇出导电通孔620可以形成缩小的平面式螺旋图案，其有助于缩小封装结构。磁性膜660的示例性形成方法可以包括：在介电层650上形成毯覆式磁性层，在磁性层上涂布光阻，图案化光阻以暴露磁性层的一些部分，以及在磁性层上进行蚀刻处理以去除磁性层的暴露部分，作为示例其中在所述蚀刻处理中使用的蚀刻溶液可以包括氟化氢、硝酸和水，并且所述蚀刻处理可以在约15℃至约40℃的范围内的温度下操作。
在一些实施方式中，磁性膜660包括钴、锆、钽、铌、铼、钕、镨、镍或镝。在一些实施方式中，磁性膜660包括含有钴和锆的非晶钴合金。锆有助于使钴非结晶。在一些实施方式中，磁性膜660包括一种钴锆合金，其具有一种或多种附加元素例如钽和铌。例如，磁性膜660可以由钴锆钽合金制成。在一些其它实施方式中，磁性膜660包括一种钴锆合金，其具有一种或多种附加元素，例如稀土元素，其有助于增加钴锆合金的铁磁共振。稀土元素包括铼、钕、镨或镝。在一些实施方式中，磁性膜660可以包括例如高导磁合金、甲酚、非晶CoFeCu、超导磁率合金、聚合物铁氧材料或其它合适的磁性材料。填充镍锌和锰锌的聚酰亚胺也可以用于形成磁性膜660。尽管在图51中只绘示出了一个磁性膜660，但根据预定或期望的电感，可以形成多个磁性膜660在介电层650上。
接下来参照图52，形成重分布层(RDL)650在磁性膜660和介电层650上，以至于磁性膜660位于重分布层670中。重分布层670包括介电结构672和位于介电结构672中的布线结构674。布线结构674连接到导电柱636和整合扇出导电通孔620。布线结构674还可以将导电柱636和整合扇出导电通孔620相互连接。在一些实施方式当中，介电层650为一个毯覆式覆盖层，毯覆式介电质覆盖层650被图案化以暴露一些导电柱636和整合扇出导电通孔620的一些部分，而形成重分布层670，其中一些部分布线结构674穿透介电层650以连接到暴露的导电柱636和整合扇出导电通孔620的暴露部分。作为示例，使用光微影和蚀刻处理来图案化毯覆式介电质覆盖层650。
重分布层670还包括导电特征675。导电特征675通过布线结构674电性连接电感器I7。导电特征665足够厚使得导电特征665的顶部位于介电结构672外面且导电特征665的底部位于介电结构672里面。也就是说导电特征665的顶部相较于介电结构672突出。在部分实施方式中导电特征665可视为一厚的下球形金属，其比凸块下金属结构677更厚。因为导电特征665暴露在重分布层670的顶部，且其足够厚以减小电感器I7和半导体元件630之间的电流路径的电阻。也就是说，厚的导电特征665可以降低减小电感器I7和半导体元件630之间的电流路径的电阻，因此可以改善电感器I7的Q因子。此外电感器I7和半导体元件630之间的电流路径中的电阻越低，电压调节芯片632的功率转换效率越高。因此厚的导电特征675可以有助于增加电压调节芯片632的功率转换效率。
在一些实施方式中，布线结构674的一层的形成包括：形成毯覆式铜种子层，形成并图案化一遮罩层于毯覆式铜种子层之上，进行电镀以形成布线结构674，移除遮罩层以及进行快速蚀刻以移除未被布线结构674覆盖的铜种子层的部分。在其他实施方式中，重分布层670是通过沉积金属层，图案化金属层，以及用介电结构672填充布线结构674的分离部分之间的间隙而形成。布线结构674可以包括金属或合金，例如铝、铜、钨及/或上述的合金。在这些实施方式中的介电结构672可以包括聚合物例如聚酰亚胺、苯并环丁烯(BCB)、聚苯并恶唑(PBO)等。或者，介电结构672可包括非有机介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅等。介电结构672和布线结构674的层的量可以取决于相应封装的布线设计。
参照图53，外部连接器680形成在凸块下金属结构677上，且其比厚的导电特征675薄。外部连接器680可包含，例如无铅合金(例如金、锡/银/铜合金或其它无铅合金)、含铅合金(例如铅/锡合金)、铜、铝、铝铜，导电聚合物、其它凸块金属材料或其任何组合。在一些其它实施方式中，外部连接器680可以是导电球例如焊球。这些焊球可以被排列成网格的行和列。外部连接器680可因此形成球栅阵列。在一些实施方式中，导电特征675的顶部低于外部连接器680的顶部，因此导电特征675可以与附接到外部连接器680的元件(未图示)空间上分离。在一些实施方式中，一导体球例如外部连接器680不存在在导电特征675上，所以电感器I7与附接到外部连接器680的元件之间不会产生电性连接。
通过使用重分布层670，半导体元件630的导电柱636的间距可以扩展到外部连接器680的间距。之后，封装结构可以从载体C6脱离，并且在缓冲层610和载体C6之间的粘着剂层(未图示)也从封装结构被清洁，然后，封装结构可以被切成多个封装结构。所得结构的上视图如图54所示。
如图53和图54所示，电感器I7穿透模料640并电性连接到半导体元件630。例如电感器I7和导电柱636可以通过重分布层670中的布线结构674电性连接。因为电感器I7封在模料640中，贯穿孔H6由模料640填充。电感器I7和半导体特征630一起封在模料640中，因此这样的配置可有益于缩小其中结合有电感器I7的封装结构。
图55至图61绘示根据本发明一实施方式的形成封装结构的方法。参照图55，缓冲层710是形成于载体C7上。缓冲层710为介电层，可为聚合物层。聚合物层可包含例如聚酰亚胺、聚苯恶唑、苯并环丁烯、环氧树脂模、防焊模等。缓冲层710是具有实质上厚度均匀的平面层，其厚度可大于约2微米，可在约2微米至约40微米厚度范围。在部分实施方式中，缓冲层710的顶部和底部表面也是实质上平面。载体C7可为毛坯式的玻璃载体、毛坯式的陶瓷载体等。在部分实施方式中，粘结层(未图示)可形成在载体C7上，且缓冲层710可形成在粘结层上。粘着剂层可以由粘着剂制成，例如紫外线胶、光热转化胶等，亦可使用其它类型的粘着剂。
之后，整合扇出导电通孔720形成在缓冲层710上，并且在上视图中形成为平面螺旋式图案，如图56所示。以平面螺旋式形成的整合扇出导电通孔720可以称为电感器I8，特别是其中具有贯穿孔H8的平面螺旋式电感器I8。整合扇出导电通孔720的形成可以示例性地包括：在缓冲层710上形成毯覆式种子层，在种子层上涂布光阻，并且图案化光阻以形成具有平面螺旋式图案的开口，通过电镀在开口中形成导电特征，移除光阻以暴露部分的种子层，以及使用非等向性蚀刻去除种子层所的暴露部分。种子层的剩余部分和上面的导电特征可以统称为整合扇出导电通孔720。所得到的结构在图55和图56所示。
图57绘示一半导体元件730在缓冲层710上的放置。半导体元件730可通过粘着剂(未图示)粘着在缓冲层710上。在一些实施方式当中，半导体元件730含有一个未封装的半导体元件，即元件芯片。举例来说，半导体元件730可以是一个含有晶体管的逻辑元件芯片。在一些示例性实施方式当中，半导体元件730可以是一有电压调节芯片732的中央处理芯片。半导体元件730包含一粘着在缓冲层710上的半导体基材734(例如硅基材)，其中半导体基材734的背表面与缓冲层710上的粘着剂接触。
在一些示例性实施方式当中，导电柱736(如铜柱)形成为半导体元件730的部分顶部，且电性连接半导体元件730里的元件如晶体管(未图示)。在一些实施方式当中，一介电层738形成在半导体元件730的顶部表面，其中导电柱736至少具有较少的部分于介电层738中。在一些实施方式当中，导电柱736的顶部实质上和介电层738的顶部表面等高。或者，不形成介电层，而导电柱736突出于半导体元件730的顶部介电层(未图示)。
参照图58，模料740封住半导体元件730和整合扇出导电通孔720。接着，进行研磨使模料740变薄，直到导电柱736和整合扇出导电通孔720暴露出来，其所得结构如图58所示。模料740填入半导体元件730和整合扇出导电通孔720之间的空隙，且可连接着缓冲层710。此外当导电柱736为突出的金属柱(此布置未图示)，模料740填入导电柱736之间的空隙。模料740的顶部表面高于导电柱736和整合扇出导电通孔720的顶部。在一些实施方式当中，模料740含有聚合物基的材料。文中聚合物可为热固性聚合物，热塑性聚合物，或上述的任意混合物。聚合物基可包含，例如：塑料材料、环氧树酯、聚酰亚胺、聚对苯二甲酸乙二酯、聚氯乙烯、聚酸甲酯、聚合物其中掺有填料如纤维、粘土、陶瓷、无机颗粒或其任何组合。
由于研磨，电感器I8穿透模料740。此外，由于研磨，整合扇出导电通孔720的顶部与导电柱736的顶部实质上等高(共面)，并且与模料的顶表面实质上等高(共面)。换句话说，由整合扇出导电通孔720形成的电感器I8的顶部与模料740的顶部实质上等高。由于研磨，产生例如金属颗粒的导电残余物，并且留在顶部表面结构如图58所示。因此在研磨之后，可以例如通过湿蚀刻进行清洁，使得导电残留物被去除。
接下来，参照图59，重分布层(RDL)750形成在模料740上。重分布层750包括介电结构752和位于介电结构752中的布线结构754。布线结构754连接到导电柱736和整合扇出导电通孔720，且还可以相互连接导电柱736和整合扇出导电通孔720。重分布层750还包括第一接触垫756和第二接触垫758。第一接触垫756和第二接触垫758位于重分布层750相对模料740的一面。第一接触垫756通过布线结构754电性连接电感器I8。第二接触垫758通过布线结构754电性连接半导体元件730。第一接触垫756的面积大于第二接触垫758的面积。例如，第一接触垫756和第二接触垫758分别具有由介电结构752所暴露的表面，并且第一接触垫756的暴露表面具有大于第二接触垫758的暴露表面。此面积差异可以有益于使随后形成在第一接触垫756和第二接触垫758上的导电特征具有不同的厚度。
在一些实施方式中，布线结构754的一层的形成包括：形成毯覆式铜种子层，形成并图案化一遮罩层于毯覆式铜种子层之上，进行电镀以形成布线结构754，移除遮罩层以及进行快速蚀刻以移除未被布线结构754覆盖的铜种子层的部分。在其他实施方式中，重分布层750是通过沉积金属层，图案化金属层，以及用介电结构752填充布线结构754的分离部分之间的间隙而形成。布线结构754可以包括金属或合金，例如铝、铜、钨及/或上述的合金。第一接触垫756与第二接触垫758可为凸块下金属结构，形成在布线结构754上。布线结构754与第一接触垫756与第二接触垫758可为实质上相同材料。例如，第一接触垫756与第二接触垫758也可包含金属或合金，其包含金属或合金，例如铝、铜、钨及/或上述的合金。在这些实施方式中的介电结构752可以包括聚合物例如聚酰亚胺、苯并环丁烯(BCB)、聚苯并恶唑(PBO)等。或者，介电结构752可包括非有机介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅等。介电结构752和布线结构754的层的量可以取决于相应封装的布线设计。
参照图60。内部连接器762形成在重分布层750的第一接触垫756上，且一外部连接器764形成在重分布层750的第二接触垫758上。因此一导电结构766如同一厚的金属线附接在内部连接器762上。内部连接器762和覆盖在其之上的导电结构766的组合结构可视为在第一接触垫756上的导电特征770。导电特征770相较于介电结构752突出。也就是说，导电特征770至少一部分位于介电结构752的外部。导电特征770通过第一接触垫756和布线结构754电性连接电感器I8，以便减小电感器I8和半导体元件730之间的电流路径的电阻，并且可以改善电感器I8的Q因子。此外电感器I8和半导体元件730之间的电流路径中的电阻越低，电压调整芯片732的功率转换效率越高。因此导电特征770可以有助于增加电压调整芯片732的功率转换效率。
在部分实施方式中，内部连接器762和外部连接器764可含有实质上相同的材料。内部连接器762和外部连接器764包含例如无铅合金(例如金、锡/银/铜合金或其它无铅合金)、含铅合金(例如铅/锡合金)、铜、铝、铝铜，导电聚合物、其它凸块金属材料或其任何组合。在一些其它实施方式中，外内部连接器762和外部连接器764可以是导电球例如焊球。内部连接器762和外部连接器764的形成可包含放置焊球在第一接触盘756和第二接触盘758上，然后回焊焊球。第二接触垫758上的焊球比第一接触垫756上的焊球更厚，因为第二接触垫758提供的面积小于用于放置焊球的第一接触垫756的面积。也就是说，由于第一接触垫756和第二接触垫758之间的面积差异，外部连接器764比内部连接器762厚。此外内部连接器762与覆盖于其之上的导电结构766的组合结构，即导电特征770，比外部连接器764薄。也就是说，导电特征770的顶部低于外部连接器764的顶部，且导电特征770因此可以与附接到外部连接器764元件在空间上分离，使得电感器I8和附接到外部连接器764的装置之间没有电性连接。
外部连接器764可以被排列成网格的行和列，且因此形成球栅阵列。通过使用重分布层750，半导体元件730的导电柱736的间距可以扩展到外部连接器764的间距。之后，封装结构可以从载体C7脱离，并且在缓冲层710和载体C7之间的粘着剂层(未图示)也从封装结构被清洁，然后，封装结构可以被切成多个封装结构。所得结构的上视图如图61所示。
如图60和图61所示，电感器I8穿透模料740并电性连接到半导体元件730。例如电感器I8和导电柱736可以通过重分布层750中的布线结构754电性连接。因为电感器I8封在模料740中，贯穿孔H8由模料740填充。电感器I8和半导体特征730一起封在模料740中，因此这样的配置可有益于缩小其中结合有电感器I8的封装结构。
图62至图69绘示根据本发明一实施方式的形成封装结构的方法。参照图62，缓冲层810是形成于载体C8上。缓冲层810是介电层，可为聚合物层。聚合物层可包含例如聚酰亚胺、聚苯恶唑、苯并环丁烯、环氧树脂模、防焊模等。缓冲层810是具有实质上厚度均匀的平面层，其厚度可大于约2微米，可在约2微米至约40微米厚度范围。在部分实施方式中，缓冲层810的顶部和底部表面也是实质上平面。载体C8可为毛坯式的玻璃载体、毛坯式的陶瓷载体等。在部分实施方式中，粘结层(未图示)可形成在载体C8上，且缓冲层810可形成在粘结层上。粘着剂层可以由粘着剂制成，例如紫外线胶、光热转化胶等，亦可使用其它类型的粘着剂。
之后，整合扇出导电通孔820形成在缓冲层810上，并且在上视图中形成为平面螺旋式图案，如图63所示。以平面螺旋式形成的整合扇出导电通孔820可以称为电感器I9，特别是其中具有贯穿孔H8的平面螺旋式电感器I9。整合扇出导电通孔820的形成可以示例性地包括：在缓冲层810上形成毯覆式种子层，在种子层上涂布光阻，并且图案化光阻以形成具有平面螺旋式图案的开口，通过电镀在开口中形成导电特征，移除光阻以暴露部分的种子层，以及使用非等向性蚀刻去除种子层所的暴露部分。种子层的剩余部分和上面的导电特征可以统称为整合扇出导电通孔820。所得到的结构在图62和图63所示。
图64绘示一半导体元件830在缓冲层810上的放置。半导体元件830可通过粘着剂(未图示)粘着在缓冲层810上。在一些实施方式当中，半导体元件830含有一个未封装的半导体元件，即元件芯片。举例来说，半导体元件830可以是一个含有晶体管的逻辑元件芯片。在一些示例性实施方式当中，半导体元件830可以是一有电压调节芯片832的中央处理芯片。半导体元件830包含一粘着在缓冲层810上的半导体基材834(例如硅基材)，其中半导体基材834的背表面与缓冲层810上的粘着剂接触。
在一些示例性实施方式当中，导电柱836(如铜柱)形成为半导体元件830的部分顶部，且电性连接半导体元件830里的元件如晶体管(未图示)。在一些实施方式当中，一介电层838形成在半导体元件830的顶部表面，其中导电柱836至少具有较少的部分于介电层838中。在一些实施方式当中，导电柱836的顶部实质上和介电层838的顶部表面等高。或者，不形成介电层，而导电柱836突出于半导体元件830的顶部介电层(未图示)。
参照图65，模料840封住半导体元件830和整合扇出导电通孔820。接着，进行研磨使模料840变薄，直到导电柱836和整合扇出导电通孔820暴露出来，其所得结构如图65所示。模料840填入半导体元件830和整合扇出导电通孔820之间的空隙，且可连接着缓冲层810。此外当导电柱836为突出的金属柱(此布置未图示)，模料840填入导电柱836之间的空隙。模料840的顶部表面高于导电柱836和整合扇出导电通孔820的顶部。在一些实施方式当中，模料840含有聚合物基的材料。文中聚合物可为热固性聚合物，热塑性聚合物，或上述的任意混合物。聚合物基可包含，例如：塑料材料、环氧树酯、聚酰亚胺、聚对苯二甲酸乙二酯、聚氯乙烯、聚酸甲酯、聚合物其中掺有填料如纤维、粘土、陶瓷、无机颗粒或其任何组合。
由于研磨，电感器I9穿透模料840。此外，由于研磨，整合扇出导电通孔820的顶部与导电柱836的顶部实质上等高(共面)，并且与模料的顶表面实质上等高(共面)。换句话说，由整合扇出导电通孔820形成的电感器I9的顶部与模料840的顶部实质上等高。由于研磨，产生例如金属颗粒的导电残余物，并且留在顶部表面结构如图65所示。因此在研磨之后，可以例如通过湿蚀刻进行清洁，使得导电残留物被去除。
参照图66，介电层850形成在图65所示的结构上。也就是说，毯覆式介电层850覆盖整合扇出导电通孔820、半导体元件830和模料840。介电层850的形成可以示例性地包括，例如物理气相沉积(PVD)或化学气相沉积(CVD)。在一些实施方式中，介电层850是低温氮化硅层。
接下来，磁性膜860形成在介电层850的至少一部分上，并且介电层850的此部分覆盖整合扇出导电通孔820。也就是说，电感器I9位于磁性膜860之下，并且它们由介电层850间隔开，使得磁性膜860布置在电感器I9的贯穿孔H9上方，并且通过介电层850与电感器I9电绝缘。磁性膜860可作为磁芯，用于电感器I9增加磁场，从而增加电感器I9的电感。此外，电感器I9可以缩小，因为电感通过贯穿孔H9上的磁性膜860得以增加。换句话说，整合扇出导电通孔820可以形成缩小的平面式螺旋图案，其有助于缩小封装结构。磁性膜860的示例性形成方法可以包括：在介电层850上形成毯覆式磁性层，在磁性层上涂布光阻，图案化光阻以暴露磁性层的一些部分，以及在磁性层上进行蚀刻处理以去除磁性层的暴露部分，作为示例其中在所述蚀刻处理中使用的蚀刻溶液可以包括氟化氢、硝酸和水，并且所述蚀刻处理可以在约15℃至约40℃的范围内的温度下操作。
在一些实施方式中，磁性膜860包括钴、锆、钽、铌、铼、钕、镨、镍或镝。在一些实施方式中，磁性膜860包括含有钴和锆的非晶钴合金。锆有助于使钴非结晶。在一些实施方式中，磁性膜860包括一种钴锆合金，其具有一种或多种附加元素例如钽和铌。例如，磁性膜860可以由钴锆钽合金制成。在一些其它实施方式中，磁性膜860包括一种钴锆合金，其具有一种或多种附加元素，例如稀土元素，其有助于增加钴锆合金的铁磁共振。稀土元素包括铼、钕、镨或镝。在一些实施方式中，磁性膜860可以包括例如高导磁合金、甲酚、非晶CoFeCu、超导磁率合金、聚合物铁氧材料或其它合适的磁性材料。填充镍锌和锰锌的聚酰亚胺也可以用于形成磁性膜860。尽管在图66中只绘示出了一个磁性膜860，但根据预定或期望的电感，可以形成多个磁性膜860在介电层850上。
参照图67，形成重分布层(RDL)870在磁性膜860和介电层850上，在形成重分布层870后，磁性膜860位于重分布层870中。重分布层870包括介电结构872和位于介电结构872中的布线结构874。布线结构874连接到导电柱836和整合扇出导电通孔820。布线结构874还可以将导电柱836和整合扇出导电通孔820相互连接。在一些实施方式当中，介电层850为一个毯覆式覆盖层，毯覆式介电质覆盖层850被图案化以暴露一些导电柱836和整合扇出导电通孔820的一些部分，而形成重分布层870，其中一些部分布线结构874穿透介电层850以连接到暴露的导电柱836和整合扇出导电通孔820的暴露部分。作为示例，使用光微影和蚀刻处理来图案化毯覆式介电质覆盖层850。
重分布层870还包括第一接触垫876和第二接触垫878。第一接触垫876和第二接触垫878位于重分布层870相对模料840的一面。第一接触垫876通过布线结构874电性连接电感器I9。第二接触垫878通过布线结构874电性连接半导体元件830。第一接触垫876的面积大于第二接触垫878的面积。例如，第一接触垫876和第二接触垫878分别具有由介电结构872所暴露的表面，并且第一接触垫876的暴露表面具有大于第二接触垫878的暴露表面。此面积差异可以有益于使随后形成在第一接触垫876和第二接触垫878上的导电特征具有不同的厚度。
在一些实施方式中，布线结构874的一层的形成包括：形成毯覆式铜种子层，形成并图案化一遮罩层于毯覆式铜种子层之上，进行电镀以形成布线结构874，移除遮罩层以及进行快速蚀刻以移除未被布线结构874覆盖的铜种子层的部分。在其他实施方式中，重分布层870是通过沉积金属层，图案化金属层，以及用介电结构872填充布线结构874的分离部分之间的间隙而形成。布线结构874可以包括金属或合金，例如铝、铜、钨及/或上述的合金。第一接触垫876与第二接触垫878可为凸块下金属结构，形成在布线结构874上。布线结构874与第一接触垫876与第二接触垫878可为实质上相同材料。例如，第一接触垫876与第二接触垫878也可包含金属或合金，其包含金属或合金，例如铝、铜、钨及/或上述的合金。在这些实施方式中的介电结构872可以包括聚合物例如聚酰亚胺、苯并环丁烯(BCB)、聚苯并恶唑(PBO)等。或者，介电结构872可包括非有机介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅等。介电结构872和布线结构874的层的量可以取决于相应封装的布线设计。
参照图68。内部连接器882形成在重分布层870的第一接触垫876上，且一外部连接器884形成在重分布层870的第二接触垫878上。因此一导电结构886如同一厚的金属线粘附在内部连接器882上。内部连接器882和覆盖在其之上的导电结构886的组合结构可视为在第一接触垫876上的导电特征890。导电特征890相较于介电结构872突出。也就是说，第一接触垫876至少一部分位于介电结构872的外部。导电特征890通过第一接触垫876和布线结构874电性连接电感器I9，以便减小电感器I9和半导体元件830之间的电流路径的电阻，并且可以改善电感器I9的Q因子。此外电感器I9和半导体元件830之间的电流路径中的电阻越低，电压调整芯片832的功率转换效率越高。因此导电特征890可以有助于增加电压调整芯片832的功率转换效率。
在部分实施方式中，内部连接器882和外部连接器884可含有实质上相同的材料。内部连接器882和外部连接器884包含例如无铅合金(例如金、锡/银/铜合金或其它无铅合金)、含铅合金(例如铅/锡合金)、铜、铝、铝铜，导电聚合物、其它凸块金属材料或其任何组合。在一些其它实施方式中，内部连接器882和外部连接器884可以是导电球例如焊球。内部连接器882和外部连接器884的形成可包含放置焊球在第一接触盘876和第二接触盘878上，然后回焊焊球。第二接触垫878上的焊球比第一接触垫876上的焊球更厚，因为第二接触垫878提供的面积小于用于放置焊球的第一接触垫876的面积。也就是说，由于第一接触垫876和第二接触垫878之间的面积差异，外部连接器884比内部连接器882厚。此外内部连接器882与覆盖于其之上的导电结构886的组合结构，即导电特征890，比外部连接器884薄。也就是说，导电特征890的顶部低于外部连接器884的顶部，且导电特征890因此可以与附接到外部连接器884元件在空间上分离，使得电感器I9和附接到外部连接器884的装置之间没有电性连接。
外部连接器884可以被排列成网格的行和列，且因此形成球栅阵列。通过使用重分布层870，半导体元件830的导电柱836的间距可以扩展到外部连接器884的间距。之后，封装结构可以从载体C8脱离，并且在缓冲层810和载体C8之间的粘着剂层(未图示)也从封装结构被清洁，然后，封装结构可以被切成多个封装结构。所得结构的上视图如图69所示。
如图68和图69所示，电感器I9穿透模料840并电性连接到半导体元件830。例如电感器I9和导电柱836可以通过重分布层870中的布线结构874电性连接。因为电感器I9封在模料840中，贯穿孔H8由模料840填充。电感器I9和半导体特征830一起封在模料840中，因此这样的配置可有益于缩小其中结合有电感器I9的封装结构。
图70至图80绘示根据本发明一实施方式的形成封装结构的方法。参照图70，缓冲层910是形成于载体C9上。缓冲层910是介电层，可为聚合物层。聚合物层可包含例如聚酰亚胺、聚苯恶唑、苯并环丁烯、环氧树脂模、防焊模等。缓冲层910是具有实质上厚度均匀的平面层，其厚度可大于约2微米，可在约2微米至约40微米厚度范围。在部分实施方式中，缓冲层910的顶部和底部表面也是实质上平面。载体C9可为毛坯式的玻璃载体、毛坯式的陶瓷载体等。在部分实施方式中，粘结层(未图示)可形成在载体C9上，且缓冲层910可形成在粘结层上。粘着剂层可以由粘着剂制成，例如紫外线胶、光热转化胶等，亦可使用其它类型的粘着剂。
接下来，参照图71，第一重分布层(RDL)920形成在缓冲层910上。第一重分布层920包含介电结构922与位于介电结构922中的布线结构924。布线结构924包含多个的导电特征924a，且其侧向延伸在介电结构922的表面上。例如，如图72所示，其为图71中结构的局部上视图，导电特征924a，其可形成为导线，以方向D3延伸并以正交D3的方向排列。导电特征924a可作为接下来的步骤所形成的电感器的一部分，特别是螺旋管式电感器。
在部分实施方式中，形成布线结构924的一层包含形成毯覆式铜种子层，形成与图案化遮罩层在毯覆式铜种子层上，进行电镀以形成布线结构924，移除遮罩层，与进行快速蚀刻以移除未被布线结构924所覆盖的毯覆式铜种子层的一部分。在其他实施方式中，第一重分布层920是通过沉积金属层，图案化金属层，以及用介电结构922填充布线结构924的分离部分之间的间隙而形成。布线结构924可以包括金属或合金，例如铝、铜、钨及/或上述的合金。在这些实施方式中的介电结构922可以包括聚合物例如聚酰亚胺、苯并环丁烯(BCB)、聚苯并恶唑(PBO)等。或者，介电结构922可包括非有机介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅等。介电结构922和布线结构924的层的量可以取决于相应封装的布线设计。
参照图73。介电层930形成在如图72所示的结构上。也就是说，毯覆式介电层930覆盖第一重分布层920。介电层930的形成可示例性包含沉积，如物理气相沉积(PVD)或化学气相沉积(CVD)。在部分实施方式中，介电层930是低温氮化硅层。
接下来，如图74所示，磁性膜942形成在介电层930的一部分上，以及此部分的介电层930覆盖在导电特征924a上。也就是说，导电特征924a作为随后形成的电感器的一部分，且此部分位于磁性膜942下方，以至于磁性膜942可位于随后形成的电感器中。因此磁性膜942可作为磁芯，为了随后形成的电感器增加磁场，因此增加接下来所形成的电感器的电感。磁性膜942的示例性形成方法可以包括：在介电层930上形成毯覆式磁性层，在磁性层上涂布光阻，图案化光阻以暴露磁性层的一些部分，以及在磁性层上进行蚀刻处理以去除磁性层的暴露部分，作为示例其中在所述蚀刻处理中使用的蚀刻溶液可以包括氟化氢、硝酸和水，并且所述蚀刻处理可以在约15℃至约40℃的范围内的温度下操作。在一些实施方式中，磁性膜942包括钴、锆、钽、铌、铼、钕、镨、镍或镝。在一些实施方式中，磁性膜942包括含有钴和锆的非晶钴合金。锆有助于使钴非结晶。在一些实施方式中，磁性膜942包括一种钴锆合金，其具有一种或多种附加元素例如钽和铌。例如，磁性膜942可以由钴锆钽合金制成。在一些其它实施方式中，磁性膜942包括一种钴锆合金，其具有一种或多种附加元素，例如稀土元素，其有助于增加钴锆合金的铁磁共振。稀土元素包括铼、钕、镨或镝。在一些实施方式中，磁性膜942可以包括例如高导磁合金、甲酚、非晶CoFeCu、超导磁率合金、聚合物铁氧材料或其它合适的磁性材料。填充镍锌和锰锌的聚酰亚胺也可以用于形成磁性膜942。尽管在图74中只绘示出了一个磁性膜942，但根据预定或期望的电感，可以形成多个磁性膜942在介电层930上。
接下来，形成介电层944在未被磁性膜942覆盖的介电层930的其它部分上。介电层944的形成可以示例性地包括沉积诸如物理气相沉积或化学气相沉积。在介电层944的沉积过程之后，可以在介电层944上进行回蚀过程以移除介电层944的一部分，并且该过程可以停止在磁性膜942处，使得磁性膜942顶部表面被暴露。介电层944可以是聚合物层。聚合物层可以包括例如聚酰亚胺、聚苯并恶唑、苯并环丁烯、味之素堆积膜、阻焊膜等。
参照图75。形成导电特征952穿过介电层930与介电层944，去连接其之下的第一重分布层920的布线结构924。穿透通过介电层930与介电层944的部分导电特征952a分别连接到导电特征924a相反的两端，如图76所示，其为图75的局部上视图。此外，导电特征952a分别位于磁性膜942的相对侧，并且它们不穿透磁性膜942，如图76所示。导电特征952和磁性膜942可以被介电层944间隔开并且电绝缘。这种布置可以有益于使随后形成的电感器环绕并且不电性连接到磁性膜942，使得磁性膜942可以用作电感器的磁芯。形成导电特征952和952a的示例性方法可以包括：在介电层944上形成遮罩层，图案化遮罩层以形成开口，通过该开口暴露介电层944的部分，去除介电层944的暴露部分和介电层930的下面部分以加深开口，使得布线结构924和导电特征924a的一些部分被暴露，在开口中形成导电材料以连接到布线结构924与导电特征924a的暴露部分，以及去除介电层944外面的遮罩层和多余的导电材料，以形成导电特征952和952a。
参照图77，种子层962是形成在磁性膜942，介电层944以及导电特征952与导电特征952a上。举例来说，可经由物理气相沉积法或金属箔层压法。种子层962可包含铜、铜合金、铝、钛、钛化合金或上述的合成物。在一些实施方式中，种子层962为包含钛层和其之上的铜层。在另一些实施方式中，种子层962为一层铜层。
此后，将光阻P涂布在种子层962上，然后图案化光阻P。因此通过暴露一些部分的种子层962，在光阻P中形成开口O2和O3。开口O3的图案与导电特征952a的图案实质上相同，因此覆盖导电特征952a的种子层962的部分分别被开口O3所暴露，如图78所示，其是图77中结构的局部上视图。
参照图79。导电特征964和导电特征964a通过电镀分别形成在光阻P的开口O2和O3中，电镀可以是电解电镀或无电解电镀。导电特征964和导电特征964a被电镀在种子层962的暴露部分上。导电特征964和导电特征964a可以包括铜、铝、钨、镍、焊料或其合金。导电特征964和导电特征964a的高度可以由随后放置的半导体元件970(图80)的厚度确定，其中在本发明的一些实施方式中，导电特征964和导电特征964a的高度大于半导体元件970的厚度。在电镀导电特征964和导电特征964a之后，去除光阻P。在去除光阻P之后，暴露出种子层962的一些部分。进行蚀刻步骤以移除种子层962的暴露部分，其中蚀刻步骤可包括非等向性蚀刻。在移除种子层962的暴露部分之后，暴露出磁性膜942和介电层944的一些部分。另一方面，被导电特征964和导电特征964a所覆盖的种子层962的部分则不会被蚀刻。导电特征964和种子层962的其余下层部分被统称为通过集成扇出(InFO)导电通孔(整合扇出导电通孔)960，其也被称为导电通孔。导电特征964a和其下层的种子层962所保留的部分被统称为整合扇出导电通孔960a，并且这些整合扇出导电通孔960a可以作为随后形成的电感器的一部分。更具体地，由于整合扇出导电通孔960a分别形成在开口O3中，因此整合扇出导电通孔960a可以分别连接到导电特征952a，且其导电特征952a是连接到导电特征924a的相对端的。因此，整合扇出导电通孔960a，穿透介电层930和介电层944的导电特征952a以及第一重分布层920的导电特征924a可共同作为随后形成的电感器的一部分。
虽然种子层962被视为一层与导电特征964和导电特征964a分离的层，但是当种子层962的制成材料和上层的导电特征964与导电特征964a相似或实质上时相同时，种子层962可以与导电特征964和导电特征964a合并，其间没有可区分的界面。在其他实施方式中，在种子层962和上层的导电特征964与964a之间存在可区分的界面。
图80绘示一半导体元件970在介电层944上的放置。半导体元件970可通过粘着剂(未图示)粘着在介电层944上，且整合扇出导电通孔960a位于半导体元件970的一侧上，如图81所示。在一些实施方式当中，半导体元件970含有一个未封装的半导体元件，即元件芯片。举例来说，半导体元件970可以是一个含有晶体管的逻辑元件芯片。在一些示例性实施方式当中，半导体元件970可以是一有电压调节芯片972的中央处理芯片。半导体元件970包含一粘着在介电层944上的半导体基材974(例如硅基材)，其中半导体基材974的背表面与介电层944上的粘着剂接触。
在一些示例性实施方式当中，导电柱976(如铜柱)形成为半导体元件970的部分顶部，且电性连接半导体元件970里的元件如晶体管(未图示)。在一些实施方式当中，一介电层978形成在半导体元件970的顶部表面，其中导电柱976至少具有较少的部分于介电层978中。在一些实施方式当中，导电柱976的顶部和介电层978的顶部表面实质上等高。或者，不形成介电层，而导电柱976突出于半导体元件970的顶部介电层(未图示)。
参照图82，模料980封住半导体元件970，整合扇出导电通孔960与整合扇出导电通孔960a。模料980填入半导体元件970，整合扇出导电通孔960与整合扇出导电通孔960a之间的空隙，且可连接着介电层944。此外，当导电柱为突出的金属柱(此布置未图示)，模料980填入导电柱976之间的空隙。模料980的顶部表面高于导电柱976，整合扇出导电通孔960与整合扇出导电通孔960a的顶部。
在一些实施方式当中，模料980含有聚合物基的材料。文中聚合物可为热固性聚合物，热塑性聚合物，或上述的任意混合物。聚合物基可包含，例如：塑料材料、环氧树酯(epoxy resin)、聚酰亚胺(polyimide)、聚对苯二甲酸乙二酯(polyethyleneterephthalate；PET)、聚氯乙烯(polyvinyl chloride；PVC)、聚酸甲酯(polymethylmethacrylate；PMMA)、聚合物其中掺有填料如纤维、粘土、陶瓷、无机颗粒或其任何组合。
接下来，进行研磨步骤以使模料980变薄，直到暴露出导电柱976，整合扇出导电通孔960和整合扇出导电通孔960a。所得到的结构示于图82中，其中模料980与半导体元件970，整合扇出导电通孔960和整合扇出导电通孔960a的侧壁接触。由于研磨，整合扇出导电通孔960和整合扇出导电通孔960a的顶部与导电柱976的顶部实质上等高(共面)，并且实质上与模料的顶表面等高(共面)。由于研磨，产生例如金属颗粒的导电残余物，并且留在顶部表面结构如图82所示。因此在研磨之后，可以进行清洁，例如通过湿蚀刻，使得导电残留物被去除。
参照图83。形成介电层990在图82所示的结构上。也就是说，毯覆式介电层990覆盖整合扇出导电通孔960和整合扇出导电通孔960a，半导体元件970和模料980。介电层990的形成可以示例性地包括例如物理气相沉积(PVD)或化学气相沉积(CVD)。在一些实施方式中，介电层990是低温氮化硅层。
接下来，如图84所示，磁性膜1000形成在介电层990的一部分上，并且此部分的介电层990覆盖住第一重分布层920的导电特征924a。也就是说，作为随后形成的电感器的导电特征924a位于磁性膜1000之下，使得磁性膜1000可以位于随后形成的电感器中。因此，磁性膜1000可以做为随后形成的电感器的磁芯，以增加磁场，从而提高随后形成的电感器的电感。磁性膜1000的示例性形成方法可以包括：在介电层990上形成毯覆式磁性层，在磁性层上涂布光阻，图案化光阻以暴露磁性层的一些部分，以及在磁性层上进行蚀刻处理以去除磁性层的暴露部分，作为示例其中在所述蚀刻处理中使用的蚀刻溶液可以包括氟化氢(HF)、硝酸(HNO3)和水，并且所述蚀刻处理可以在约15℃至约40℃的范围内的温度下操作。在一些实施方式中，磁性膜1000包括钴(Co)、锆(Zr)、钽(Ta)、铌(Nb)、铼(Re)、钕(Nd)、镨(Pr)、镍(Ni)或镝(Dy)。在一些实施方式中，磁性膜1000包括包括钴和锆的非晶钴合金。锆有助于使钴非结晶。在一些实施方式中，磁性膜1000包括一种钴锆合金，其具有一种或多种附加元素例如钽和铌。例如，磁性膜1000可以由钴锆钽(CoZrTa；CZT)合金制成。在一些其它实施方式中，磁性膜1000包括一种钴锆合金，其具有一种或多种附加元素，例如稀土元素，其有助于增加钴锆合金的铁磁共振。稀土元素包括铼(Re)、钕(Nd)、镨(Pr)或镝(Dy)。在一些实施方式中，磁性膜1000可以包括例如高导磁合金(Ni8OFe2O)、甲酚(Ni5OFe5O)、非晶CoFeCu、超导磁率合金(NiFeMo)、聚合物铁氧材料或其它合适的磁性材料。填充镍锌(NiZn)和锰锌(MnZn)的聚酰亚胺也可以用于形成磁性膜1000。尽管在图21中只绘示出了一个磁性膜1000，但根据预定或期望的电感，可以形成多个磁性膜1000在介电层990上。
参照图85，形成第二重分布层(RDL)1110在磁性膜1000和介电层990上，并且在形成第二重分布层1110之后，磁性膜1000位于第二重分布层1110中。模料980位于第一重分布层920和第二重分布层1110之间。第二重分布层1110包括介电结构1112和位于介电结构1112中的布线结构1114。布线结构1114连接到导电柱976，整合扇出导电通孔960和整合扇出导电通孔960a。布线结构1114还可以将导电柱976和整合扇出导电通孔960与整合扇出导电通孔960a相互连接。在一些实施方式当中，介电层990为一个毯覆式覆盖层，图案化毯覆式介电质覆盖层990以暴露一些导电柱976，整合扇出导电通孔960与整合扇出导电通孔960a的一些部分，而形成第二重分布层1110，其中一些部分布线结构1114穿透介电层990以连接到暴露的导电柱976，整合扇出导电通孔960与整合扇出导电通孔960a的暴露部分。作为示例，使用光微影和蚀刻处理来图案化毯覆式介电质覆盖层990。
布线结构1114包括多个导电特征1114a和多个导电特征1116a。导电特征1114a垂直延伸穿过介电结构1112和介电层990以连接到相对应下层的整合扇出导电通孔960a。导电特征1114a和磁性膜1000由介电结构1112间隔开且电绝缘。导电特征1116a在第二重分布层1110的表面上横向延伸并且连接到导电特征1114a。第二重分布层1110的导电结构1116a和1114a，整合扇出导电通孔960a，穿透介电层930和介电层944的导电特征952a，以及第一重分布层920的导电特征924a的组合结构可以被称为电感器I10，特别是螺旋管式电感器I10，如图86所示。第一重分布层920的导电特征924a，上层的导电特征952a，上层的整合扇出导电通孔960a以及第二重分布层1110中上层的导电特征1114a的一部分可以用作螺旋管式电感器I10的垂直部分。沿方向D3延伸的导电特征924a的部分可以作为底部水平连接，其连接螺旋管式电感器I10的两个垂直部分的底部。第二重分布层1110的导电特征1116a在不平行于方向D3的方向D4上延伸，并且它们可以用作顶部水平连接，其连接螺旋管式电感器I10的两个垂直部分的顶部。换句话说，电感器I10包括第一整合扇出导电通孔960a1、第二整合扇出导电通孔960a2和第三整合扇出导电通孔960a3。第一整合扇出导电通孔960a1、第二整合扇出导电通孔960a2和第三整合扇出导电通孔960a3穿透模料980。位于第一重分布层920中的第一导电特征924a1连接第一整合扇出导电通孔960a1和第二整合扇出导电通孔960a2的底部。位于第二重分布层1110中的第二导电特征1116a1连接第二整合扇出导电通孔960a2和第三整合扇出导电通孔960a3的顶部。通过使用这种布置，电感器I10可以形成为螺旋管式电感器。
如第85和86图所示，因为电感器I10的一部分和半导体元件970一起封在模料980中，所以这种配置可有益于缩小其中结合有电感器I10的封装结构。此外，电感器I10具有贯穿孔H10，并且第一重分布层920和第二重分布层1110的部分位于贯穿孔H10中。磁性膜942和磁性膜1000也位于贯穿孔H10中。磁性膜942和磁性膜1000与电感器I10电绝缘。换句话说，电感器I10缠绕磁性膜942和磁性膜1000，并且不电性连接到磁性膜942和磁性膜1000，使得磁性膜942和磁性膜1000可以作为电感器I10的磁芯，以增加磁场，从而提高电感器的电感。
在一些实施方式中，布线结构1114的一层的形成包括：形成毯覆式铜种子层，形成并图案化一遮罩层于毯覆式铜种子层之上，进行电镀以形成布线结构1114，移除遮罩层以及进行快速蚀刻以移除未被布线结构1114覆盖的铜种子层的部分。在其他实施方式中，第二重分布层1110是通过沉积金属层，图案化金属层，以及用介电结构1112填充布线结构1114的分离部分之间的间隙而形成。布线结构1114可以包括金属或合金，例如铝、铜、钨及/或上述的合金。在这些实施方式中的介电结构1112可以包括聚合物例如聚酰亚胺、苯并环丁烯(BCB)、聚苯并恶唑(PBO)等。或者，介电结构1112可包括非有机介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅等。介电结构1112和布线结构1114的层的量可以取决于相应封装的布线设计。
参照图87。外部连接器1200形成在第二重分布层1110的接触垫1118上。外部连接器1200可以包括例如无铅合金(例如金、锡/银/铜合金或其它无铅合金)、含铅合金(例如铅/锡合金)、铜、铝、铝铜、导电聚合物、其他凸块金属材料或上述的任意组合。在一些其他实施方式中，外部连接器1200可以是导电球例如焊球。这些焊球可以排列成行和列的网格图案。外部连接器1200因此可以形成球栅阵列(BGA)。因此在相应的外部连接器1200下面的第二重分布层1110的接触垫1118可以被称为凸块下金属结构。通过使用第二重分布层1110，半导体元件970的导电柱976的间距可以扩展到外部连接器1200的间距。之后封装结构可以从载体C9脱离，并且在缓冲层910和载体C9之间的粘着剂层(未图示)也从封装结构被清洁，然后封装结构可以被切成多个封装结构。所得结构的上视图如图88所示。
如图87和图88所示，螺旋管式电感器I10通过第二重分布层1110的布线结构1114电性连接到半导体元件970。此外磁性膜1000位于螺旋管式电感器I10的贯穿孔H10中，以便增加磁场从而提高螺旋管式电感器I10的电感。在图88所示的实施方式中，电压调节芯片972和中央处理芯片一起放入半导体元件970中。在一些其它实施方式中，中央处理芯片和电压调节芯片可分别安置于半导体元件中。例如如图89所示，螺旋管式电感器I10可以位于半导体元件970a和半导体元件970b之间并且连接到半导体元件970a和半导体元件970b，其中半导体元件970a和半导体元件970b可以分别包括例如中央处理芯片和电压调节芯片。
图90至图108绘示根据本发明一实施方式的形成封装结构的方法。参照图90，介电层1310是形成于载体C10上。介电层1310的形成可以示例性地包括例如物理气相沉积(PVD)或化学气相沉积(CVD)。在一些实施方式中，介电层1310是低温氮化硅层。载体C10可为毛坯式的玻璃载体、毛坯式的陶瓷载体等。
接下来，如图91所示，磁性膜1320形成在介电层1310的一部分上。磁性膜1320的示例性形成方法可以包括：在介电层1310上形成毯覆式磁性层，在磁性层上涂布光阻，图案化光阻以暴露磁性层的一些部分，以及在磁性层上进行蚀刻处理以去除磁性层的暴露部分，作为示例其中在所述蚀刻处理中使用的蚀刻溶液可以包括氟化氢、硝酸和水，并且所述蚀刻处理可以在约15℃至约40℃的范围内的温度下操作。在一些实施方式中，磁性膜1320包括钴、锆、钽、铌、铼、钕、镨、镍或镝。在一些实施方式中，磁性膜1320包括含有钴和锆的非晶钴合金。锆有助于使钴非结晶。在一些实施方式中，磁性膜1320包括一种钴锆合金，其具有一种或多种附加元素例如钽和铌。例如，磁性膜1320可以由钴锆钽合金制成。在一些其它实施方式中，磁性膜1320包括一种钴锆合金，其具有一种或多种附加元素，例如稀土元素，其有助于增加钴锆合金的铁磁共振。稀土元素包括铼、钕、镨或镝。在一些实施方式中，磁性膜1320可以包括例如高导磁合金、甲酚、非晶CoFeCu、超导磁率合金、聚合物铁氧材料或其它合适的磁性材料。填充镍锌和锰锌的聚酰亚胺也可以用于形成磁性膜1320。尽管在图91中只绘示出了一个磁性膜1320，但根据预定或期望的随后形成点感器的电感，可以形成多个磁性膜1320在介电层1310上。
参照图85，形成第一重分布层(RDL)1330在磁性膜1320和介电层1310上，并且在形成第一重分布层1110之后，磁性膜1320位于第一重分布层1330中。第一重分布层1330包括介电结构1332和位于介电结构1332中的布线结构1334。布线结构1334包含多个的导电特征1334a，且其侧向延伸在磁性膜1320的表面上。例如，如图93所示，其为图92中结构的局部上视图，导电特征1334a，其可形成为导线，以方向D5延伸并以正交D5的方向排列。导电特征1334a可作为接下来的步骤所形成的电感器的一部分，特别是螺旋管式电感器。
在部分实施方式中，形成布线结构1334的一层包含形成毯覆式铜种子层，形成与图案化遮罩层在毯覆式铜种子层上，进行电镀以形成布线结构1334，移除遮罩层，与进行快速蚀刻以移除未被布线结构1334所覆盖的毯覆式铜种子层的一部分。在其他实施方式中，第一重分布层1330是通过沉积金属层，图案化金属层，以及用介电结构922填充布线结构1334的分离部分之间的间隙而形成。布线结构1334可以包括金属或合金，例如铝、铜、钨及/或上述的合金。在这些实施方式中的介电结构922可以包括聚合物例如聚酰亚胺、苯并环丁烯(BCB)、聚苯并恶唑(PBO)等。或者，介电结构922可包括非有机介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅等。介电结构922和布线结构1334的层的量可以取决于相应封装的布线设计。部分的介电结构1332可以是覆盖下层布线结构1334的毯覆式覆盖层，所以当图92所示的结构被翻转并附接到另一个载体时，部分的介电结构1332可作为缓冲层1335。
参照图94。图92所示的结构被翻转并附接到另一个载体C11。移除图92中的载体C10。载体C11可为毛坯式的玻璃载体、毛坯式的陶瓷载体等。在部分实施方式中，粘结层(未图示)可形成在载体C11上，且缓冲层1335是与粘结层接触的。粘着剂层可以由粘着剂制成，例如紫外线胶、光热转化胶等，亦可使用其它类型的粘着剂。在翻转之后，磁性膜1320位于导电特征1324a上。也就是说，作为随后形成的电感器的一部分的导电特征1324a在磁性膜1320之下，使得磁性膜1320可以位于随后形成的电感器中。因此，磁性膜1320可以用作随后形成的电感器的磁芯，以增加磁场，从而改善随后形成的电感器的电感。在翻转之后，介电层1310的顶表面被暴露，如图94所示。
接下来，如图95所示，形成导电特征1342穿过介电层1310以连接到第一重分布层1330的下层布线结构1334。一些导电特征1342a分别连接到导电特征1334a的相对端，如图96所示。其为图95的局部俯视图。这些导电特征1342a也可以用作随后形成的电感器的一部分。此外，导电特征1342a分别位于磁性膜1320的相对侧上。这种配置可有益于使随后形成的电感器围绕磁性膜1320并且不电性连接到磁性膜1320，使得磁性膜1320可以作为电感器的磁芯。
参照图97，种子层1352是形成在介电层1310，导电特征1342和导电特征1342a，举例来说，可经由物理气相沉积法或金属箔层压法。种子层1352可包含铜、铜合金、铝、钛、钛化合金或上述的合成物。在一些实施方式中，种子层1352为包含钛层和其之上的铜层。在另一些实施方式中，种子层1352为一层铜层。
此后，将光阻P涂布在种子层1352上，然后图案化光阻P。因此通过暴露一些部分的种子层1352，在光阻P中形成开口O4和O5。开口O5的图案与导电特征1342a的图案实质上相同，因此覆盖住导电特征1342a的种子层1352的部分分别被开口O5所暴露，如图98所示，其是图97中结构的局部上视图。
参照图99，导电特征1354和导电特征1354a通过电镀分别形成在光阻P的开口O4和O5中，电镀可以是电解电镀或无电解电镀。导电特征1354和导电特征1354a被电镀在种子层1352的暴露部分上。导电特征1354和导电特征1354a可以包括铜、铝、钨、镍、焊料或其合金。导电特征1354和导电特征1354a的高度可以由随后放置的半导体元件1360(图100)的厚度确定，其中在本发明的一些实施方式中，导电特征1354和导电特征1354a的高度大于半导体元件1360的厚度。在电镀导电特征1354和导电特征1354a之后，去除光阻P。在去除光阻P之后，暴露出种子层1352的一些部分。进行蚀刻步骤以移除种子层1352的暴露部分，其中蚀刻步骤可包括非等向性蚀刻。在移除种子层1352的暴露部分之后，暴露出磁性膜1320和介电层1310的一些部分。另一方面，被导电特征1354和导电特征1354a所覆盖的种子层1352的部分则不会被蚀刻。导电特征1354和种子层1352的剩余下层部分被统称为通过集成扇出(InFO)导电通孔(整合扇出导电通孔)1350，其也被称为导电通孔。导电特征1354a和其下层的种子层1352所剩余的部分被统称为整合扇出导电通孔1350a，并且这些整合扇出导电通孔1350a可以作为随后形成的电感器的一部分。更具体地，由于整合扇出导电通孔1350a分别形成在开口O5中，因此整合扇出导电通孔1350a可以分别连接到导电特征1342a，且其导电特征1342a是连接到导电特征1334a的相对端的。因此，整合扇出导电通孔1350a，穿透介电层1310和介电层1310的导电特征1342a以及第一重分布层1330的导电特征1334a可共同作为随后形成的电感器的一部分。
虽然种子层1352被视为一层与导电特征1354和导电特征1354a分离的层，但是当种子层1352的制成材料和其之上的导电特征1354与导电特征1354a相似或实质上时相同时，种子层1352可以与导电特征1354和导电特征1354a合并，其间没有可区分的界面。在其他实施方式中，在种子层1352和其之上的导电特征1354与导电特征1354a之间存在可区分的界面。
图100绘示一半导体元件1360在介电层1310上的放置。半导体元件1360可通过粘着剂(未图示)粘着在介电层1310上，且整合扇出导电通孔1350a位于半导体元件1360的一侧上，如图101所示。在一些实施方式当中，半导体元件1360含有一个未封装的半导体元件，即元件芯片。举例来说，半导体元件1360可以是一个含有晶体管的逻辑元件芯片。在一些示例性实施方式当中，半导体元件1360可以是一有电压调节芯片1362的中央处理芯片。半导体元件1360包含一粘着在介电层1310上的半导体基材1364(例如硅基材)，其中半导体基材1364的背表面与介电层1310上的粘着剂接触。
在一些示例性实施方式当中，导电柱1366(如铜柱)形成为半导体元件1360的部分顶部，且电性连接半导体元件1360里的元件如晶体管(未图示)。在一些实施方式当中，一介电层1368形成在半导体元件1360的顶部表面，其中导电柱1366至少具有较少的部分于介电层1368中。在一些实施方式当中，导电柱1366的顶部和介电层1368的顶部表面实质上等高。或者，不形成介电层，而导电柱1366突出于半导体元件1360的顶部介电层(未图示)。
参照图102，模料1370封住半导体元件1360，整合扇出导电通孔1350与整合扇出导电通孔1350a。模料1370填入半导体元件1360，整合扇出导电通孔1350与整合扇出导电通孔1350a之间的空隙，且可连接着介电层1310。此外，当导电柱为突出的金属柱(此布置未图示)，模料1370填入导电柱1366之间的空隙。模料1370的顶部表面高于导电柱1366，整合扇出导电通孔1350与整合扇出导电通孔1350a的顶部。
在一些实施方式当中，模料1370含有聚合物基的材料。文中聚合物可为热固性聚合物，热塑性聚合物，或上述的任意混合物。聚合物基可包含，例如：塑料材料、环氧树酯(epoxy resin)、聚酰亚胺(polyimide)、聚对苯二甲酸乙二酯(polyethyleneterephthalate；PET)、聚氯乙烯(polyvinyl chloride；PVC)、聚酸甲酯(polymethylmethacrylate；PMMA)、聚合物其中掺有填料如纤维、粘土、陶瓷、无机颗粒或其任何组合。
接下来，进行研磨步骤以使模料1370变薄，直到暴露出导电柱1366，整合扇出导电通孔1350和整合扇出导电通孔1350a。所得到的结构示于图102中，其中模料1370与半导体元件1360，整合扇出导电通孔1350和整合扇出导电通孔1350a的侧壁接触。由于研磨，整合扇出导电通孔1350和整合扇出导电通孔1350a的顶部与导电柱1366的顶部实质上等高(共面)，并且实质上与模料的顶表面等高(共面)。由于研磨，产生例如金属颗粒的导电残余物，并且留在顶部表面结构如图102所示。因此在研磨之后，可以进行清洁，例如通过湿蚀刻，使得导电残留物被去除。
参照图103。形成介电层1380在图102所示的结构上。也就是说，毯覆式介电层1380覆盖整合扇出导电通孔1350和整合扇出导电通孔1350a，半导体元件1360和模料1370。介电层1380的形成可以示例性地包括例如物理气相沉积(PVD)或化学气相沉积(CVD)。在一些实施方式中，介电层1380是低温氮化硅层。
接下来，如图104所示，磁性膜1390形成在介电层1380的一部分上，并且此部分的介电层1380覆盖住第一重分布层1330的导电特征1334a。也就是说，作为随后形成的电感器的导电特征1334a位于磁性膜1390之下，使得磁性膜1390可以位于随后形成的电感器中。因此，磁性膜1390可以做为随后形成的电感器的磁芯，以增加磁场，从而提高随后形成的电感器的电感。磁性膜1390的示例性形成方法可以包括：在介电层1380上形成毯覆式磁性层，在磁性层上涂布光阻，图案化光阻以暴露磁性层的一些部分，以及在磁性层上进行蚀刻处理以去除磁性层的暴露部分，作为示例其中在所述蚀刻处理中使用的蚀刻溶液可以包括氟化氢(HF)、硝酸(HNO5)和水，并且所述蚀刻处理可以在约15℃至约40℃的范围内的温度下操作。在一些实施方式中，磁性膜1320包括钴(Co)、锆(Zr)、钽(Ta)、铌(Nb)、铼(Re)、钕(Nd)、镨(Pr)、镍(Ni)或镝(Dy)。在一些实施方式中，磁性膜1390包括包括钴和锆的非晶钴合金。锆有助于使钴非结晶。在一些实施方式中，磁性膜1390包括一种钴锆合金，其具有一种或多种附加元素例如钽和铌。例如，磁性膜1390可以由钴锆钽(CoZrTa；CZT)合金制成。在一些其它实施方式中，磁性膜1390包括一种钴锆合金，其具有一种或多种附加元素，例如稀土元素，其有助于增加钴锆合金的铁磁共振。稀土元素包括铼(Re)、钕(Nd)、镨(Pr)或镝(Dy)。在一些实施方式中，磁性膜1390可以包括例如高导磁合金(Ni8OFe2O)、甲酚(Ni5OFe5O)、非晶CoFeCu、超导磁率合金(NiFeMo)、聚合物铁氧材料或其它合适的磁性材料。填充镍锌(NiZn)和锰锌(MnZn)的聚酰亚胺也可以用于形成磁性膜1390。尽管在图104中只绘示出了一个磁性膜1390，但根据预定或期望的电感，可以形成多个磁性膜1320在介电层1380上。
参照图105，形成第二重分布层(RDL)1410在磁性膜1390和介电层1380上，并且在形成第二重分布层1410之后，磁性膜1390位于第二重分布层1390中。模料1370位于第一重分布层1330和第二重分布层1410之间。第二重分布层1390包括介电结构1412和位于介电结构1412中的布线结构1414。布线结构1334连接到导电柱1366，整合扇出导电通孔1350和整合扇出导电通孔1350a。布线结构1334还可以将导电柱1366和整合扇出导电通孔1350与整合扇出导电通孔1350a相互连接。在一些实施方式当中，介电层1380为一个毯覆式覆盖层，图案化毯覆式介电质覆盖层1380以暴露一些导电柱1366，整合扇出导电通孔1350与整合扇出导电通孔1350a的一些部分，而形成第二重分布层1410，其中一些部分布线结构1414穿透介电层1380以连接到暴露的导电柱1366，整合扇出导电通孔1350与整合扇出导电通孔1350a的暴露部分。作为示例，使用光微影和蚀刻处理来图案化毯覆式介电质覆盖层1380。
布线结构1414包括多个导电特征1414a和多个导电特征1416a。导电特征1414a垂直延伸穿过介电结构1412和介电层1380以连接到相对应下层的整合扇出导电通孔1350a，导电特征1414a和磁性膜1390由介电结构1412间隔开。导电特征1416a在第二重分布层1410的表面上横向延伸并且连接到导电特征1414a。第二重分布层1410的导电结构1416a和1414a，整合扇出导电通孔1350a，穿透介电层1310的导电特征1342a，以及第一重分布层1330的导电特征1334a的组合结构可以被称为电感器I11，特别是螺旋管式电感器I11，如图106所示。第一重分布层1330的导电特征1334a，上层的导电特征1342a，上层的整合扇出导电通孔1350a以及第二重分布层1410中上层的导电特征1414a的一部分可以用作螺旋管式电感器I11的垂直部分。沿方向D5延伸的导电特征1334a的部分可以作为底部水平连接，其连接螺旋管式电感器I11的两个垂直部分的底部。第二重分布层1410的导电特征1416a在不平行于方向D5的方向D6上延伸，并且它们可以用作顶部水平连接，其连接螺旋管式电感器I11的两个垂直部分的顶部。换句话说，电感器I11包括第一整合扇出导电通孔1350a1、第二整合扇出导电通孔1350a2和第三整合扇出导电通孔1350a3。第一整合扇出导电通孔1350a1、第二整合扇出导电通孔1350a2和第三整合扇出导电通孔1350a3穿透模料1370。位于第一重分布层1330中的第一导电特征1334a1连接第一整合扇出导电通孔1350a1和第二整合扇出导电通孔1350a2的底部。位于第二重分布层1410中的第二导电特征1416a1连接第二整合扇出导电通孔1350a2和第三整合扇出导电通孔1350a3的顶部。通过使用这种布置，电感器I11可以形成为螺旋管式电感器。
如图105和图106所示，因为电感器I11的一部分和半导体元件1360一起封在模料1370中，所以这种配置可有益于缩小其中结合有电感器I11的封装结构。此外，电感器I11具有贯穿孔H11，并且部分的第一重分布层1330和第二重分布层1410位于贯穿孔H11中。磁性膜1320和磁性膜1390也位于贯穿孔H11中。磁性膜1320和磁性膜1390与电感器I11电绝缘。换句话说，电感器I11缠绕磁性膜1320和磁性膜1390，并且不电性连接到磁性膜1320和磁性膜1390，使得磁性膜1320和磁性膜1390可以作为电感器I11的磁芯，以增加磁场，从而提高电感器的电感。
在一些实施方式中，布线结构1414的一层的形成包括：形成毯覆式铜种子层，形成并图案化一遮罩层于毯覆式铜种子层之上，进行电镀以形成布线结构1414，移除遮罩层以及进行快速蚀刻以移除未被布线结构1414覆盖的铜种子层的部分。在其他实施方式中，第二重分布层1410是通过沉积金属层，图案化金属层，以及用介电结构1412填充布线结构1414的分离部分之间的间隙而形成。布线结构1414可以包括金属或合金，例如铝、铜、钨及/或上述的合金。在这些实施方式中的介电结构1412可以包括聚合物例如聚酰亚胺、苯并环丁烯(BCB)、聚苯并恶唑(PBO)等。或者，介电结构1412可包括非有机介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅等。介电结构1412和布线结构1414的层的量可以取决于相应封装的布线设计。
参照图107。外部连接器1420形成在第二重分布层1410的接触垫1418上。外部连接器1420可以包括例如无铅合金(例如金、锡/银/铜合金或其它无铅合金)、含铅合金(例如铅/锡合金)、铜、铝、铝铜、导电聚合物、其他凸块金属材料(other bump metal materials)或上述的任意组合。在一些其他实施方式中，外部连接器1420可以是导电球例如焊球。这些焊球可以排列成行和列的网格图案。外部连接器1420因此可以形成球栅阵列(BGA)。因此在相应的外部连接器1420下面的第二重分布层1410的接触垫1418可以被称为凸块下金属结构。通过使用第二重分布层1410，半导体元件1360的导电柱1366的间距可以扩展到外部连接器1420的间距。之后封装结构可以从载体C11脱离，并且在缓冲层1335和载体C11之间的粘着剂层(未图示)也从封装结构被清洁，然后封装结构可以被切成多个封装结构。所得结构的上视图如图108所示。
如图108所示，螺旋管式电感器I11通过第二重分布层1410的布线结构1414电性连接到半导体元件1360。此外磁性膜1390位于螺旋管式电感器I11的贯穿孔H11中，以便增加磁场从而提高螺旋管式电感器I11的电感。在图108所示的实施方式中，电压调节芯片1362和中央处理芯片一起放入半导体元件1360中。在一些其它实施方式中，中央处理芯片和电压调节芯片可分别安置于半导体元件中。
图109至图121绘示根据本发明一实施方式的形成封装结构的方法。参照图109，缓冲层1510是形成于载体C12上。缓冲层1510是介电层，可为聚合物层。聚合物层可包含例如聚酰亚胺、聚苯恶唑、苯并环丁烯、环氧树脂模、防焊模等。缓冲层1510是具有实质上厚度均匀的平面层，其厚度可大于约2微米，可在约2微米至约40微米厚度范围。在部分实施方式中，缓冲层1510的顶部和底部表面也是实质上平面。载体C12可为毛坯式的玻璃载体、毛坯式的陶瓷载体等。在部分实施方式中，粘结层(未图示)可形成在载体C12上，且缓冲层1510可形成在粘结层上。粘着剂层可以由粘着剂制成，例如紫外线胶、光热转化胶等，亦可使用其它类型的粘着剂。
之后，第一整合扇出导电通孔1520形成在缓冲层1510上，并且在上视图中形成为有一贯穿孔H12的平面螺旋式图案，如图110所示。第一整合扇出导电通孔1520的形成可以示例性地包括：在缓冲层1510上形成毯覆式种子层，在种子层上涂布光阻，并且图案化光阻以形成具有平面螺旋式图案的开口，通过电镀在开口中形成导电特征，移除光阻以暴露部分的种子层，以及使用非等向性蚀刻去除种子层所的暴露部分。种子层的剩余部分和上面的导电特征可以统称为第一整合扇出导电通孔1520。所得到的结构在图109和图110所示。
图111绘示一半导体元件1530在缓冲层1510上的放置。半导体元件1530可通过粘着剂(未图示)粘着在缓冲层1510上。在一些实施方式当中，半导体元件1530含有一个未封装的半导体元件，即元件芯片。举例来说，半导体元件1530可以是一个含有晶体管的逻辑元件芯片。在一些示例性实施方式当中，半导体元件1530可以是一有电压调节芯片1532的中央处理芯片。在一些其它实施方式中，中央处理芯片和电压调节芯片可以设置在单独的半导体元件中。半导体元件1530包含一粘着在缓冲层1510上的半导体基材1534(例如硅基材)，其中半导体基材1534的背表面与缓冲层1510上的粘着剂接触。
在一些示例性实施方式当中，导电柱1536(如铜柱)形成为半导体元件1530的部分顶部，且电性连接半导体元件1530里的元件如晶体管(未图示)。在一些实施方式当中，一介电层1538形成在半导体元件1530的顶部表面，其中导电柱1536至少具有较少的部分于介电层1538中。在一些实施方式当中，导电柱1536的顶部实质上和介电层1538的顶部表面等高。或者，不形成介电层，而导电柱1536突出于半导体元件1530的顶部介电层(未图示)。
参照图112，模料1540封住半导体元件1530和第一整合扇出导电通孔1520。接着，进行研磨使模料1540变薄，直到导电柱1536和第一整合扇出导电通孔1520暴露出来，其所得结构如图112所示。模料1540填入半导体元件1530和第一整合扇出导电通孔1520之间的空隙，且可连接着缓冲层1510。此外当导电柱1536为突出的金属柱(此布置未图示)，模料1540填入导电柱1536之间的空隙。模料1540的顶部表面高于导电柱1536和第一整合扇出导电通孔1520的顶部。在一些实施方式当中，模料1540含有聚合物基的材料。文中聚合物可为热固性聚合物，热塑性聚合物，或上述的任意混合物。聚合物基可包含，例如：塑料材料、环氧树酯、聚酰亚胺、聚对苯二甲酸乙二酯、聚氯乙烯、聚酸甲酯、聚合物其中掺有填料如纤维、粘土、陶瓷、无机颗粒或其任何组合。
由于研磨，第一整合扇出导电通孔1520穿透模料1540。此外，由于研磨，第一整合扇出导电通孔1520的顶部与导电柱1536的顶部实质上等高(共面)，并且与第一模料1540的顶表面实质上等高(共面)。换句话说，由第一整合扇出导电通孔1520的顶部与第一模料1540的顶部实质上等高。由于研磨，产生例如金属颗粒的导电残余物，并且留在顶部表面结构如图112所示。因此在研磨之后，可以例如通过湿蚀刻进行清洁，使得导电残留物被去除。
接下来，参照图113，第一重分布层(RDL)1550形成在第一模料1540上。第一重分布层1550包括介电结构1552和位于介电结构1552中的布线结构1554。布线结构1554连接到导电柱1536和第一整合扇出导电通孔1520，且还可以相互连接导电柱1536和第一整合扇出导电通孔1520。第一重分布层1550还包括导电柱1556。导电柱1556穿透介电结构1552，并且存在第一整合扇出导电通孔1520上，所以导电柱1556可以电性连接第一整合扇出导电通孔1520。
在一些实施方式中，布线结构1554的一层的形成包括：形成毯覆式铜种子层，形成并图案化一遮罩层于毯覆式铜种子层之上，进行电镀以形成布线结构1554，移除遮罩层以及进行快速蚀刻以移除未被布线结构1554覆盖的铜种子层的部分。在其他实施方式中，第一重分布层1550是通过沉积金属层，图案化金属层，以及用介电结构1552填充布线结构1554的分离部分之间的间隙而形成。布线结构1554可以包括金属或合金，例如铝、铜、钨及/或上述的合金。在这些实施方式中的介电结构1552可以包括聚合物例如聚酰亚胺、苯并环丁烯(BCB)、聚苯并恶唑(PBO)等。或者，介电结构1552可包括非有机介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅等。介电结构1552和布线结构1554的层的量可以取决于相应封装的布线设计。导电柱1556可由布线结构1554的多层所形成。
参照图114，第二整合扇出导电通孔1560形成在第一重分布层1550上，且形成为在上视图中有一贯穿孔H3的平面式螺旋图案，如图115所示。第二整合扇出导电通孔1560的形成可以示例性地包括：在第一重分布层1550上形成毯覆式种子层，在种子层上涂布光阻，并且图案化光阻以形成具有平面螺旋式图案的开口，通过电镀在开口中形成导电特征，移除光阻以暴露部分的种子层，以及使用非等向性蚀刻去除种子层所的暴露部分。种子层的剩余部分和上面的导电特征可以统称为第二整合扇出导电通孔1560。所得到的结构在图114和图115所示。
第二整合扇出导电通孔1560和下面的第一整合扇出导电通孔1520通过第一重分布层1550的导电柱1556电性连接。第一整合扇出导电通孔1520，第二整合扇出导电通孔1560和导电柱1556可以统称为电感器I12，特别是螺旋电感器I12。第二整合扇出导电通孔1560的贯穿孔H13可以位于第一整合扇出导电通孔1520的贯穿孔H12上方，使得贯穿孔H12和贯穿孔H13可以共同用作电感器I12的一贯穿孔。换句话说，贯穿孔H12和贯穿孔H13垂直重叠以形成电感器I12的贯穿孔。在该配置中，电感器I12穿透第一模塑材料1540和第一重分布层1550。
图116绘示一第二半导体元件1570在第一重分布层1550上的放置。第二半导体元件1570可通过粘着剂(未图示)粘着在第一重分布层1550上。在一些实施方式当中，第二半导体元件1570含有一个未封装的半导体元件，即元件芯片。举例来说，第二半导体元件1570可以是一个含有晶体管的逻辑元件芯片。第二半导体元件1570包含一粘着在第一重分布层1550上的半导体基材1574(例如硅基材)，其中半导体基材1574的粘接到第一重分布层1550。
在一些示例性实施方式当中，导电柱1576(如铜柱)形成为半导体元件1570的部分顶部，且电性连接第二半导体元件1570里的元件如晶体管(未图示)。在一些实施方式当中，一介电层1578形成在第二半导体元件1570的顶部表面，其中导电柱1576至少具有较少的部分于介电层1578中。在一些实施方式当中，导电柱1576的顶部实质上和介电层1578的顶部表面等高。或者，不形成介电层，而导电柱1576突出于第二半导体元件1570的顶部介电层(未图示)。
参照图117，模料1580封住第二半导体元件1570和整合扇出导电通孔1560。接着，进行研磨使模料1580变薄，直到导电柱1576和整合扇出导电通孔1560暴露出来，其所得结构如图117所示。模料1580填入第二半导体元件1570和整合扇出导电通孔1560之间的空隙，且可连接着第一重分布层1550。此外当导电柱1576为突出的金属柱(此布置未图示)，模料1580填入导电柱1576之间的空隙。模料1580的顶部表面高于导电柱1576和整合扇出导电通孔1560的顶部。在一些实施方式当中，模料1580含有聚合物基的材料。文中聚合物可为热固性聚合物，热塑性聚合物，或上述的任意混合物。聚合物基可包含，例如：塑料材料、环氧树酯、聚酰亚胺、聚对苯二甲酸乙二酯、聚氯乙烯、聚酸甲酯、聚合物其中掺有填料如纤维、粘土、陶瓷、无机颗粒或其任何组合。
由于研磨，电感器I12穿透模料1580。在此布置下，电感器I12穿过第一模料1540、第二模料1580和第一重分布层1550。此外，由于研磨，整合扇出导电通孔1560的顶部与导电柱1576的顶部实质上等高(共面)，并且与第二模料1580的顶表面实质上等高(共面)。换句话说，电感器I12的顶部与第二模料1580的顶部实质上等高。由于研磨，产生例如金属颗粒的导电残余物，并且留在顶部表面结构如图117所示。因此在研磨之后，可以例如通过湿蚀刻进行清洁，使得导电残留物被去除。
接下来，参照图118，第二重分布层(重分布层)1590形成在第二模料1580上。重分布层1590包括介电结构1592和位于介电结构1592中的布线结构1594。布线结构1594连接到导电柱1576和第二整合扇出导电通孔1560。布线结构1594还可以在第二模料1580中相互连接导电柱1576与部分整合扇出导电通孔(未图示)，其中导电柱1576与部分整合扇出导电通孔不作为电感器I12。在部分实施方式中，导电柱1576与电感器I12没有通过布线结构1594电性连接。在其他实施方式中，导电柱1576与电感器I12通过布线结构1594电性连接。第二重分布层1590还包括一接触垫1596，其接触垫1596位于第二重分布层中相对第二模料1580的一面。接触垫1596与第二半导体元件1570通过布线结构1594电性连接。
在一些实施方式中，布线结构1594的一层的形成包括：形成毯覆式铜种子层，形成并图案化一遮罩层于毯覆式铜种子层之上，进行电镀以形成布线结构1594，移除遮罩层以及进行快速蚀刻以移除未被布线结构1594覆盖的铜种子层的部分。在其他实施方式中，第二重分布层1590是通过沉积金属层，图案化金属层，以及用介电结构1592填充布线结构1594的分离部分之间的间隙而形成。布线结构1594可以包括金属或合金，例如铝、铜、钨及/或上述的合金。接触垫1596与布线结构1594为实质上相同的材料。例如，接触垫1596也可包括金属或合金，例如铝、铜、钨及/或上述的合金。在这些实施方式中的介电结构1592可以包括聚合物例如聚酰亚胺、苯并环丁烯(BCB)、聚苯并恶唑(PBO)等。或者，介电结构1592可包括非有机介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅等。介电结构1592和布线结构1594的层的量可以取决于相应封装的布线设计。
参照图119，外部连接器1600形成在第二重分布层1590上的接触垫1596。外部连接器1600可包含，例如无铅合金(例如金、锡/银/铜合金或其它无铅合金)、含铅合金(例如铅/锡合金)、铜、铝、铝铜，导电聚合物、其它凸块金属材料或其任何组合。在一些其它实施方式中，在接触垫1596的外部连接器1600可以是导电球例如焊球。这些焊球可以被排列成网格的行和列。外部连接器1600可因此形成球栅阵列。因此在相应的外部连接器1600下面的第二重分布层1500的接触垫1596可以被称为凸块下金属结构。之后封装结构可以从载体C12脱离，并且在缓冲层1510和载体C12之间的粘着剂层(未图示)也从封装结构被清洁，然后封装结构可以被切成多个封装结构。所得结构的上视图如图120所示。图121绘示所得结构的上视图，其中没有绘示出缓冲层1510、第一整合扇出导电通孔1520、第一半导体元件1530和第一模料1540。
如图119至图121所示，电感器112包括垂直分布的第一整合扇出导电通孔1520和第二整合扇出导电通孔1560，且分别穿透第一模料1540和第二模料1580。第一整合扇出导电通孔1520的贯穿孔H12由第一模料1540填充，第二整合扇出导电通孔1560的贯穿孔H13由第二模料1580填充。电感器I12电性连接到第一半导体元件1530。例如，电感器I12和第一半导体元件1530的导电柱1536可以通过第一重分布层1550的布线结构1554电性连接。第一整合扇出导电通孔1520和第一半导体元件1530一起封住在第一模料1540中，并且第二整合扇出导电通孔1560封住在第二模料1580中，有利于缩小并入电感器I12的封装结构，其电感器I12至少由第一整合扇出导电通孔1520和第二整合扇出导电通孔1560形成的。在所描绘的实施方式中，第一半导体元件1530是具有电压调节芯片1532的中央处理芯片。在一些其他实施方式中，第二半导体元件1570可以是具有电压调节芯片的中央处理芯片，并且电感器I12通过第二重分布层1590的布线结构1594电性连接到第二半导体元件1570。
在一些实施方式中，电感器包括整合扇出导电通孔，且其整合扇出导电通孔穿透通过封住半导体元件的模料，因此，该电感器有利于缩小并入整合扇出导电通孔的封装结构。在一些实施方式中，电感器连接到暴露在重分布层上或比重分布层突出的导电特征，因此有利于减小电感器和半导体元件之间的电流路径的电阻。因此可以提高电感器的Q因子，并且因此也可以提高电压调节的功率转换效率。
依据本揭露的一些实施方式，一种封装结构一第一重分布层、一第一模料、一半导体元件以及一电感器。第一模料位于第一重分布层上。半导体元件嵌入在第一模料中。电感器穿透通过第一模料且电性连接半导体元件。
依据本揭露的一些实施方式，第一重分布层包含一第一接触垫及一第二接触垫，第一接触垫电性连接电感器，且第一接触垫的面积大于第二接触垫的面积。
依据本揭露的一些实施方式，封装结构还包含一第一导电特征以及一第二导电特征。第一导电特征位于第一接触垫上。第二导电特征位于第二接触垫上，且第二导电特征比第一导电特征厚。
依据本揭露的一些实施方式，第一重分布层包含一介电结构以及介电结构中的一布线结构。且封装结构还包含一导电特征，相对介电结构所突出，其中导电特征和电感器是由布线结构所电性连接的。
依据本揭露的一些实施方式，封装结构还包含一导电球，导电球相对介电结构所突出，且导电球比导电特征更厚。
依据本揭露的一些实施方式，第一重分布层包含一导电特征，导电特征暴露在第一重分布层的相对于第一模料的一侧，且导电特征电性连接电感器。
依据本揭露的一些实施方式，电感器具有一贯穿孔于其中，且封装结构还包含一磁性薄膜，磁性薄膜位于贯穿孔上且在第一重分布层中。
依据本揭露的一些实施方式，电感器具有一贯穿孔于其中，且封装结构还包含一磁性薄膜，磁性薄膜位于贯穿孔中且在第一重分布层中。
依据本揭露的一些实施方式，电感器包含一顶部，此顶部和第一模料的顶部实质上等高。
依据本揭露的一些实施方式，电感器为一平面螺旋式电感器，平面螺旋式电感器穿透通过第一模料。
依据本揭露的一些实施方式，封装结构还包含一第二重分布层，第一模料位于第一重分布层和第二重分布层之间，其中电感器为一螺旋管式电感器，其包含一第一、一第二、一第三导电通孔、一第一导电特征、一第二导电特征。第一、第二及第三导电通孔穿透通过第一模料。第一导电特征位于第一重分布层中且连接第一和第二导电通孔的顶部。第二导电特征位于第二重分布层中且连接第二和第三导电通孔的底部。
依据本揭露的一些实施方式，封装结构还包含一第二模料，第一重分布层位于第一模料和第二模料之间，且电感器穿透通过第二模料。
依据本揭露的一些实施方式，一种封装结构包含一第一重分布层、一半导体元件、一模料、一电感器。半导体元件位于第一重分布层上。模料封住半导体元件。电感器包含多个导电通孔以及一导电特征，其中导电通孔穿透通过模料，且导电特征在第一重分布层的表面上侧向延伸以连接导电通孔。
依据本揭露的一些实施方式，导电特征穿透通过模料，且电感器为一平面螺旋式电感器。
依据本揭露的一些实施方式，第一重分布层包含一介电结构及在介电结构中的一布线结构，且封装结构还包含一导电特征，导电特征透过布线结构电性连接电感器，其中导电特征至少部分地在介电结构外。
依据本揭露的一些实施方式，封装结构还包含一导电球，导电球位于介电结构外且比导电特征厚。
依据本揭露的一些实施方式，封装结构还包含：一第二重分布层，模料位于第一重分布层和第二重分布层之间，其中电感器的导电特征是位于第一重分布层、第二重分布层或者其组合中，且此电感器是一螺旋管式电感器。
依据本揭露的一些实施方式，一种形成一封装结构的方法包含：形成一电感器在一载体上，电感器包含至少一导电通孔；放置一半导体元件在载体上；将半导体元件和导电通孔封在一模料中；以及形成一第一重分布层于模料中，其中电感器与半导体元件是通过第一重分布层电性连接的。
依据本揭露的一些实施方式，形成第一重分布层包含：形成第一和第二接触垫，其中第一接触垫电性连接电感器，且第一接触垫的面积大于第二接触垫的面积；以及将多个导电球分别在第一和第二接触垫上。
依据本揭露的一些实施方式，形成一封装结构的方法包含还包含：在形成导电通孔之前，形成一第二重分布层于载体上，其中导电通孔是形成以电性连接第二重分布层。
上文概述若干实施方式的特征，使得熟习此项技术者可更好地理解本揭露的态样。熟悉此项技术者应了解，可轻易使用本揭露作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施方式的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭露的精神及范畴，且可在不脱离本揭露的精神及范畴的情况下产生本文的各种变化、替代及更改。
Claims (1)
1.一种封装结构，其特征在于，包含：
一第一重分布层；
一第一模料，位于该第一重分布层上；
一半导体元件，嵌入在该第一模料中；以及
一电感器，穿透通过该第一模料且电性连接该半导体元件。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/355,008 US10763164B2 (en) | 2016-11-17 | 2016-11-17 | Package structure with inductor and method of forming thereof |
| US15/355,008 | 2016-11-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN108074882A true CN108074882A (zh) | 2018-05-25 |
Family
ID=62108694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710353218.9A Pending CN108074882A (zh) | 2016-11-17 | 2017-05-18 | 封装结构 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US10763164B2 (zh) |
| CN (1) | CN108074882A (zh) |
| TW (1) | TW201830652A (zh) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106810809B (zh) * | 2016-12-26 | 2019-03-29 | 上海锦湖日丽塑料有限公司 | 超低光泽、超耐低温asa树脂组合物及其制备方法 |
| US10923417B2 (en) * | 2017-04-26 | 2021-02-16 | Taiwan Semiconductor Manufacturing Company Limited | Integrated fan-out package with 3D magnetic core inductor |
| US10475718B2 (en) * | 2017-05-18 | 2019-11-12 | Advanced Semiconductor Engineering, Inc. | Semiconductor device package comprising a dielectric layer with built-in inductor |
| US11031342B2 (en) * | 2017-11-15 | 2021-06-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package and method |
| US11270959B2 (en) * | 2018-03-23 | 2022-03-08 | Intel Corporation | Enabling magnetic films in inductors integrated into semiconductor packages |
| US10658287B2 (en) * | 2018-05-30 | 2020-05-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device having a tapered protruding pillar portion |
| US10886231B2 (en) | 2018-06-29 | 2021-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming RDLS and structure formed thereof |
| TWI671873B (zh) * | 2018-10-30 | 2019-09-11 | 力成科技股份有限公司 | 半導體封裝結構 |
| US11121699B2 (en) | 2019-02-19 | 2021-09-14 | Qualcomm Incorporated | Wideband filter with resonators and inductors |
| US11088079B2 (en) * | 2019-06-27 | 2021-08-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package structure having line connected via portions |
| US11863081B2 (en) * | 2019-10-31 | 2024-01-02 | Dialog Semiconductor (Uk) Limited | Integrated voltage regulator with integrated air-core inductor |
| US11450628B2 (en) * | 2019-12-15 | 2022-09-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package structure including a solenoid inductor laterally aside a die and method of fabricating the same |
| US12002770B2 (en) * | 2020-02-11 | 2024-06-04 | Taiwan Semiconductor Manufacturing Company Ltd. | Power management semiconductor package and manufacturing method thereof |
| US11101228B1 (en) * | 2020-02-13 | 2021-08-24 | Qualcomm Incorporated | Integrated circuit package with a magnetic core |
| US11705420B2 (en) * | 2020-10-29 | 2023-07-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Multi-bump connection to interconnect structure and manufacturing method thereof |
| US20220285079A1 (en) * | 2021-03-04 | 2022-09-08 | Intel Corporation | Coreless electronic substrates having embedded inductors |
| US20230170131A1 (en) | 2021-11-30 | 2023-06-01 | Dialog Semiconductor (Uk) Limited | 3D MIS-FO Hybrid for Embedded Inductor Package Structure |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6815220B2 (en) * | 1999-11-23 | 2004-11-09 | Intel Corporation | Magnetic layer processing |
| US6994650B2 (en) | 2003-11-12 | 2006-02-07 | Ford Global Technologies, Llc | Park brake mechanism for integrated transmission and transfer case |
| DE102005058821A1 (de) | 2005-12-09 | 2007-06-14 | Daimlerchrysler Ag | Parksperre |
| US8836146B2 (en) * | 2006-03-02 | 2014-09-16 | Qualcomm Incorporated | Chip package and method for fabricating the same |
| TWI293604B (en) | 2006-07-12 | 2008-02-21 | Ind Tech Res Inst | Parking shift mechanism of vehicles |
| US20080246126A1 (en) * | 2007-04-04 | 2008-10-09 | Freescale Semiconductor, Inc. | Stacked and shielded die packages with interconnects |
| US7843303B2 (en) * | 2008-12-08 | 2010-11-30 | Alpha And Omega Semiconductor Incorporated | Multilayer inductor |
| CN101905690B (zh) | 2009-12-21 | 2012-09-05 | 浙江吉利汽车研究院有限公司 | 一种驻车制动装置 |
| US8581418B2 (en) * | 2010-07-21 | 2013-11-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-die stacking using bumps with different sizes |
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| US9255640B1 (en) | 2014-09-03 | 2016-02-09 | E-Aam Driveline Systems Ab | Park lock mechanism |
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| TWM525408U (zh) | 2016-02-05 | 2016-07-11 | Motion Technology Electric & Machinery Co Ltd | 離合機構 |
| US11088079B2 (en) * | 2019-06-27 | 2021-08-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package structure having line connected via portions |
-
2016
- 2016-11-17 US US15/355,008 patent/US10763164B2/en active Active
-
2017
- 2017-04-21 TW TW106113511A patent/TW201830652A/zh unknown
- 2017-05-18 CN CN201710353218.9A patent/CN108074882A/zh active Pending
-
2020
- 2020-08-29 US US17/006,804 patent/US11562926B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US11562926B2 (en) | 2023-01-24 |
| US20200402847A1 (en) | 2020-12-24 |
| US10763164B2 (en) | 2020-09-01 |
| US20180138126A1 (en) | 2018-05-17 |
| TW201830652A (zh) | 2018-08-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20180525 |
|
| WD01 | Invention patent application deemed withdrawn after publication |