CN108028253A - 低薄层电阻meol电阻器的方法与设计 - Google Patents

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Abstract

集成电路结构(100)包括：半导体衬底(102)；在半导体衬底(102)中的浅沟槽隔离(STI)区域(106)；形成在所述半导体衬底(102)上的一个或多个有源器件；以及电阻器阵列(138)，其具有设置在所述STI区域(106)上方的多个电阻器；其中所述电阻器阵列(138)包括用于互连到所述一个或多个有源器件的一个或多个互连接触层(126,136)的一部分。

Description

低薄层电阻MEOL电阻器的方法与设计
技术领域
本申请主要涉及电阻器，具体而言，涉及在半导体集成电路中使用的电阻器及其制造方法。
背景技术
电阻器是可用于电子电路的无源电子元件。电阻器被用于为各种电路应用限制电流、调整信号电平、偏置有源元件或终止传输线。随着半导体技术的发展，电阻器已在集成电路中得到应用。集成电路的制造可以包括三个阶段：前段制程(front-end-of-line，FEOL)阶段、中段制程(middle-end-of-line，MEOL)阶段和后段制程(back-end-of-line，BEOL)阶段。FEOL阶段包括在半导体衬底上形成晶体管的源极区域和漏极区域。MEOL阶段可以包括形成晶体管的栅极区域和靠近半导体衬底的局部互连层(local interconnectlayer)，以连接晶体管。BEOL阶段可以包括形成金属互连层，以连接集成电路的晶体管和其他器件。
发明内容
一种集成电路结构包括：半导体衬底；在半导体衬底中的浅沟槽隔离(STI)区域；在半导体衬底上形成的一个或多个有源器件；以及电阻器阵列，其具有设置在所述STI区域上方的多个电阻器；所述电阻器阵列包括用于互连到一个或多个有源器件的一个或多个互连接触层的一部分。
可选地，所述一个或多个互连接触层用于实施用于一个或多个有源器件的栅极区域。
可选地，所述的集成电路结构还包括两个伪区域，所述STI区域位于所述两个伪区域之间。
可选地，所述电阻器阵列具有约100ohm/sq或更小的薄层电阻。
可选地，所述电阻器阵列由钨或钽制成。
可选地，所述电阻器阵列中的至少一个电阻器的长度是在0.1μm至3μm之间的任意数值，以及宽度是在0.01μm至0.1μm之间的任意数值。
可选地，所述电阻器阵列具有至少五个电阻器。
可选地，所述一个或多个互连接触层包括第一互连接触层和在所述第一互连接触层之上的第二互连接触层，所述第一互连接触层用于实施所述一个或多个有源器件的栅极区域；并且所述电阻器阵列中的至少一个电阻器包括所述第一互连接触层的至少一部分和/或所述第二互连接触层的至少一部分。
可选地，所述集成电路结构还包括连接至所述电阻器阵列中的电阻器的第一端的第一通孔接触以及连接至所述电阻器阵列中的电阻器的第二端的第二通孔接触。
可选地，所述多个电阻器包括彼此并联的第一电阻器和第二电阻器。
可选地，所述电阻器中至少有两个电阻器具有相同的长度。
可选地，所述电阻器中的至少一个电阻器具有长型构造。
可选地，所述电阻器包括第一电阻器和第二电阻器，所述第一电阻器具有纵向轴线，所述第一电阻器和所述第二电阻器在沿着所述第一电阻器的纵向轴线的方向上相对于彼此偏移。
可选地，所述的集成电路结构还包括额外的STI区域以及位于所述额外STI区域上方的额外电阻器阵列。
可选地，所述的集成电路结构，其特征在于，所述电阻器阵列和所述附加电阻器阵列具有相同的构造。
用于制造电阻器阵列的方法包括：提供半导体衬底；以及在半导体衬底中的浅沟槽隔离(STI)区域上方形成具有多个电阻器的电阻器阵列；其中所述电阻器阵列中的电阻器中的至少一个电阻器至少部分地由互连接触层的一部分形成，所述互连接触层在中段制程工艺期间制造以与有源器件局部互连。
可选地，所述互连接触层用于实施一个或多个有源器件的栅极区域。
可选地，所述互连接触层位于用于实施一个或多个有源器件的栅极区域的另一个互连接触层的上方。
可选地，所述电阻器中的至少一个电阻器还至少部分地由所述互连接触层上方的附加互连接触层的一部分形成。
可选地，所述电阻器阵列具有约100ohm/sq或更小的薄层电阻。
在具体实施方式中将对其它特征、实施例和优点进行描述。
附图说明
附图展示了一些特征的设计和效用，在这些特征中，相似的元素由相同的参考标记指代。这些附图不必须是按比例绘制的。为了更好地理解如何获得上述和其它的优点和目标，会给出更为具体的描述，这些描述会被展示在附图当中。这些附图不应被认为限定了权利要求书的范围。
图1示出了具有高薄层电阻电阻器的集成电路结构的俯视图。
图2-1示出了图1的集成电路结构的沿着图1的A-A’线方向的横截面图。
图2-2示出了图1的集成电路结构的沿着图1的B-B’线方向的横截面图。
图3示出了具有低薄层电阻电阻器的集成电路结构的俯视图。
图4-1示出了图3的集成电路结构的沿着图3的A-A’线方向的横截面图。
图4-2示出了图3的集成电路结构的沿着图3的B-B’线方向的横截面图。
图4-3示出了图3的集成电路结构的沿着图3的C-C’线方向的横截面图。
图5示出了具有低薄层电阻电阻器的集成电路结构的俯视图。
图6-1至6-14是沿着A-A’线截取的一系列横截面示意图，其示出制造图3的集成电路的步骤。
图7-1至7-14是沿着C-C’线截取的一系列横截面示意图，其示出制造图3的集成电路的步骤。
图8是示出制造在集成电路中的电阻器的过程的流程图。
具体实施方式
以下通过参考附图描述了各种特征。应当注意，附图并非按比例绘制，并且贯穿所有附图，结构或功能相似的元素由相似的参考标记表示。应当理解，附图仅意图便于描述。其并非意图作为所请求保护发明的详尽描述，或者作为对所请求保护发明的范围的限制。此外，示出的项目不需要具有本申请展示的所有方面或优点。结合具体的项目进行描述的一个方面或优点不必然限定于该项目之上，即使没有进行展示，其也可以被实施在任何其他的项目中。
本发明公开的实施方式提供了使用中段制程(middle-end-of-line，MEOL)互连接触层(interconnect contact layer)形成的电阻器及其制造方法。根据本说明书所描述的实施方式的电阻器的图示尺寸具有约100ohm/sq(例如，100±10ohm/sq)或更小的低薄层电阻，并且与传统电阻器相比，使用更少的空间且具有更好的电迁移耐力(electromigrationimmunity)。另外，根据本说明书描述的实施方式的用于形成电阻器的方法可以容易地结合到当前的半导体制造工艺中，而无需额外的掩模(mask)和处理步骤。
图1示出了集成电路结构1000，其具有在金属互连层面(metal interconnectlevel)上形成的电阻器。图2-1和图2-2示出了集成电路结构1000分别沿着图1的A-A’线和B-B’线的横截面图。集成电路结构1000包括具有有源区域(未示出)的衬底1020、伪区域(dummy region)1080以及浅沟槽隔离(shallow trench isolation，STI)区域1060。STI区域可以设置于两个相邻的有源区域之间。该STI区域可被提供以防止各个有源区域中的有源器件之间的电流泄漏。在STI区域1060上方的是位于介电层1320中的电阻器层1380。电阻器层1380位于另一介电层1220的上方，在该介电层1220中形成了栅极导电区域1120和第一互连接触层1260。电阻器层1380可以包括金属材料(例如，氮化钛(TiN))。电阻器层1380可以通过诸如蒸镀或喷镀(evaporation or sputtering)等沉积工艺形成。然后第二互连接触层1360形成于电阻器层1380的(例如，在相反两端的)端子(terminal)上。通孔接触层(via contact layer)1460形成在第二互连接触层1360之上，以提供电阻层1380与第一层金属化部(first level of metallization)1560之间的垂直连接。
如图1、2-1和2-2所示，电阻器层1380的端子连接到第二互连接触层1360以形成电阻器。如上所述形成的电阻器可能具有高薄层电阻(high sheet resistance，Hi-R)(例如，600-1000ohm/sq)。在其他实施例中，薄层电阻可以具有其他值。并且，在一些情况下，电阻器可以具有0.3μm的长度和0.36μm的宽度。电阻器的这种尺寸允许电阻器具有高薄层电阻(如上所述的例子)。
但是，在某些应用中，可能需要电阻器具有低电阻。例如，在传输线末端使用的阻止传输线反射的终端电阻器可能处于低电阻值(例如，50ohm)。为了使用图1的Hi-R电阻器以形成终端电阻器，通过并联多个Hi-R电阻可能需要大面积。因此，可能需要开发一种用于集成电路的具有低薄层电阻的电阻器及其制造方法，而无需额外的掩模和额外的处理步骤。而且，某些高速应用可能需要通过终端电阻的高电流驱动。因此，尽管在面积上有代价，为了传递电迁移，可能需要大而宽的Hi-R电阻器。因此，可能还需要可提供高电迁移耐力的较小的电阻器。
本公开的实施方式提供了使用中段制程(MEOL)互连接触层形成的电阻器及其制造方法。根据本说明书描述的实施例的电阻器在图示的尺寸上具有约100ohm/sq(例如，100±10ohm/sq)或更小的的低薄层电阻，并且与传统电阻器相比，使用更小的空间且具有更好的电迁移耐力。另外，根据本说明书描述的实施例的用于形成电阻器的方法可以容易地结合到当前的半导体制造工艺中，而无需额外的掩模和处理步骤。
图3示出了集成电路结构100的俯视图，其具有在电阻器阵列138中的多个电阻器。图4-1至4-3分别示出了沿着图3中的线A-A’、B-B’和C-C’的集成电路结构100的横截面图。结构100具有衬底102，衬底102包括在一个或多个有源区域中的一个或多个有源器件(未示出)、浅沟槽隔离(STI)区域106以及与STI区域106相邻的伪区域108。伪区域108被提供以使得在用于化学机械抛光(CMP)工艺时使金属密度更均匀，从而得到更均匀的抛光后的层形貌(layer topography)。
如图所示，集成电路结构100包括两对栅极区域112，在所述两对栅极区域112的每一对中的两个栅极区域112之间的互连接触层136、126，以及伪区域108。栅极区域112和互连接触层126、136是伪区域108的一部分，以用于提供更均匀的密度。互连接触层136、126形成在有源区域(未示出)上方。互连接触层包括第一互连接触层126和第二互连接触层136。如图4-1和4-2所示，第二互连接触层136形成在第一互连接触层126上方。互连接触层126、136包括接触，接触提供与集成电路结构100中的有源器件的源极区和漏极区的局部互连。第一互连接触层126和第二互连接触层136是在制造集成电路结构100期间在MEOL阶段期间形成的层。
参照图4-1和4-2，集成电路结构100还包括设置在STI区域106上方的具有多个电阻器的电阻器阵列138。电阻器阵列138由第二互连接触层136的至少一部分形成，从而使得电阻器阵列138处于与第二互连接触层136相同的层面上。在电阻器阵列138中的电阻器的第一端的端子上形成第一通孔接触(first via contact)146a。而且，在电阻器阵列138中的电阻器的第二端(与第一端相对)的端子上形成第二通孔接触146b。第一和第二通孔接触146a、146b可以形成在相同的通孔接触层(via contact layer)中。如图4-3所示，在每个通孔接触146a、146b的上方提供第一层金属化部156，以形成用于集成电路结构100中的有源器件之间的连接的端口，以及经由通孔接触146a、146b连接到电阻器阵列138。
如图3所示，第一通孔接触146a延伸穿过电阻器阵列138中的各个电阻器的第一端，并且第二通孔接触146b延伸穿过电阻器阵列138中的各个电阻器的第二端。因此，电阻器阵列138中的电阻器并联连接。
尽管图4-1至4-3示出了电阻器阵列138由第二互连接触层136的至少一部分构成，但电阻器阵列138可以使用MEOL互连接触层中的任何一个或多个来形成。在一些实施例中，电阻器阵列138可以由第一互连接触层126的至少一部分构成(即，电阻器阵列138可以由与第一互连接触层126相同的层制成)，而不是由第二互连接触层136制成。而且，在一些实施例中，电阻器阵列138可以由第一接触层126和第二接触层136一起形成，以实现期望的电阻值。
图5示出具有电阻器阵列538的集成电路结构500的俯视图。相同的附图标记用于指代与图3中所示相同的层。集成电路结构500与集成电路100类似，除了电阻器阵列538中的至少两个电阻器没有对齐。如图所示，电阻器阵列538中每隔一个电阻器相对于其相邻的电阻器纵向偏移，以形成电阻器阵列538的交替图案。在所示实施例中，集成电路结构500还包括在电阻器阵列538的每个相对端的多个金属化部156。特别地，第一金属化部156连接电阻器阵列538中的处于相同纵向位置的电阻器的端部。因此，第一金属化部156连接到电阻器阵列538中的每隔一个电阻器的一端。类似地，第二金属化部156连接到电阻器阵列538中的每隔一个电阻器的一端。如图所示，用于连接到电阻器阵列538中的电阻器端部的通孔接触146占据比图3中所示的结构更少的空间。具体而言，图5中的通孔接触146的宽度比图3中的通孔接触146a的宽度小。
图6-1至6-14和图7-1至7-14是沿着线A-A’和线C-C’截取的一系列横截面示意图，这些示意图示出了制造图3的集成电路的步骤。制造过程从衬底102和设置在衬底102上的钝化层104开始。衬底102可以是半导体材料。可以用于衬底102的材料的示例包括硅(Si)、锗(Ge)、锗化硅(SiGe)、碳化硅(SiC)、诸如Si/SiGe的分层半导体等。钝化层104可以包括诸如氧化物、氮化物、氮氧化物或其任何组合的绝缘材料。可以利用任何传统的沉积工艺在衬底102上形成钝化层104，包括化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、化学溶液沉积、蒸镀、原子层沉积(ALD)或任何其他的任何沉积工艺。
图6-1和图7-1示出了在衬底102上提供用来限定有源区域(未示出)的有图案的光刻胶层(patterned photoresist layer)109、浅沟槽隔离(STI)区域106以及与STI区域106相邻的伪区域。具体地，该工艺可以包括在钝化层104和/或衬底102的表面上方施加光刻胶层109，将光刻胶层109暴露于辐射图案，并使用传统的光刻胶显影剂(resist developer)将该图案显影到光刻胶层109。
随后进行蚀刻工艺以蚀刻钝化层104的暴露部分。可以使用任何蚀刻工艺，包括但不限于干法蚀刻技术(dry etching technique)(例如等离子体蚀刻)或湿法蚀刻技术(wetetching technique)(例如化学蚀刻)。另一蚀刻工艺被实施以去除衬底102中如图6-2和7-2所示的将形成STI区域106的暴露部分。
如图6-3和图7-3所示，在衬底102上沉积沟槽电介质材料，然后进行回蚀刻工艺(etch back process)以去除衬底102表面上的过量材料以形成STI区域106。用于STI区域106的沟槽电介质材料的实施例包括但不限于正硅酸乙酯(tetraethylorthosilicate，TEOS)、高密度等离子体氧化物(high density plasma oxide，HDPO)等。然后去除钝化层104。
接下来，如图6-4和7-4所示，栅极电介质和栅极导电材料(显示为层111)沉积在衬底102上。栅极电介质材料可以包括任何绝缘材料，例如氧化物、氮化物、氮氧化物或其组合。栅极介电层的实施例包括二氧化硅(SiO2)、二氧化钛(TiO 2)、氧化铝(Al2O3)等。栅极导电材料可以包括任何导电材料，例如，掺杂多晶硅、金属、金属硅化物、金属氮化物或其任何组合。有图案的光刻胶层119设置于层111之上，以限定如图6-4和7-4所示的层111中的栅极区域。
如图6-5和7-5所示，然后在层111上实施蚀刻工艺，以蚀刻掉未被用于限定栅极区域的导电材料。随后进行栅极形成工艺，以在衬底102的有源区域(未示出)和伪区域上形成栅极区域112。
接下来，如图6-6和7-6所示，介电层122和钝化层124被沉积在栅极区域112上方。介电层122可包括高介电材料。介电层122的实施例包括SiO 2和TEOS。介电层122的厚度可以是80-100nm之间的任何数值。在其他实施例中，介电层122的厚度可以小于80nm或大于100nm。钝化层124可以包括诸如氧化物、氮化物、氮氧化物或其任何组合的绝缘材料。在一个实施例中，钝化层124包括氮化物(N)。介电层122可通过使用传统的沉积工艺(例如CVD、PECVD、蒸发、ALD或化学溶液沉积等)形成，其与用于形成钝化层104/124的沉积工艺可相同或不同。
如图6-6和7-6所示，接下来在钝化层124上方提供有图案的光刻胶层129，以限定在介电层122里形成的位于有源区域与伪区域上方的第一互连接触层126(如图6-7所示)。钝化层124和介电层122被形成图案并蚀刻，以去除在有源区域与伪区域之上要形成第一互连接触层126的暴露部分。在衬底102上沉积导电材料，随后进行CMP工艺以将导电材料抛光回到钝化层124。因此，第一互连接触层126如图6-7和7-7所示的被形成。适用于第一互连接触层126的导电材料的实施例包括但不限于钨(W)、钽(Ta)或任何其他金属或合金。第一互连接触层126包括有源接触，其提供与有源器件的源极区域和漏极区域的局部互连。第一互连接触层126形成在与栅极区域112相同的层中。
接下来，如图6-8和7-8所示，在衬底102上沉积另一介电层132和钝化层134。介电层132可以包括高介电材料。介电层132的实施例包括SiO2(例如掺碳的SiO2)和TEOS。介电层132的厚度可以是从20nm至70nm的任何数值。在其他实施例中，介电层132的厚度可以小于20nm或大于70nm。钝化层134可以包括诸如氧化物、氮化物、氮氧化物或其任何组合的绝缘材料。在一个实施例中，钝化层134包括氮化物(N)。
如图6-9和7-9所示，接下来在钝化层134上提供有图案的光刻胶层139，以限定在介电层132里形成的位于有源区域和伪区域上方的第二互连接触层136(如图6-10所示)。有图案的光刻胶层139还限定电阻器阵列138中的多个电阻器，所述电阻器阵列138将与STI区106上方的第二互连接触层136一起形成，如图6-10和7-10所示。电阻器阵列138中的每个电阻器可以具有沿着电阻器的纵轴测量的长度，该长度是从0.1到3μm(更优选地，从0.2到2μm)的任何数值，并且宽度可以是从0.01到0.1μm(更优选的，0.02-0.05μm)的任何数值。在其他实施例中，长度可以大于3μm。在一些实施例中，STI区域上的电阻器阵列138包括六个电阻器。在其他实施例中，电阻器阵列138可以具有多于六个电阻器，或者少于六个电阻器。可以实施蚀刻工艺以去除钝化层134和介电层132的暴露部分，在该暴露部分中，第一互连接触层126上方的第二互连接触层136中的部分，以及形成电阻器阵列138的第二互连接触层136的其他部分，将形成在有源区域、伪区域和STI区域之上。用于第二互连接触层136的导电材料沉积在衬底102上，接着进行CMP工艺以将导电材料抛光回到钝化层134。于是形成了如图6-10和7-10所示的第二互连接触层136其包括形成电阻器阵列138的部分。适用于第二互连接触层136和电阻器阵列138的导电材料的实施例包括但不限于钨(W)、钽(Ta)或任何其他金属或合金。
在一些实施方式中，第二互连接触层136由与第一互连接触层126相同的材料制成。在一些实施方式中，第二互连接触层136由与第一互连接触层126不同的材料制成。形成在第一互连接触层126上的第二互连接触层136包括为第一互连接触层126和有源器件提供局部互连的有源接触。第二互连接触层136也用于在STI区域106上形成电阻器阵列138中的多个电阻器。
接下来，如图6-11和7-11所示，在衬底102上沉积介电层142和钝化层144。介电层142可以包括氧化物、氮化物、氮氧化物或其任何组合。介电层142的厚度可以在约10nm(例如，10nm±2nm)范围内。在其他实施例中，介电层142的厚度可以大于10nm或小于10nm。钝化层144可以包括诸如氧化物、氮化物、氮氧化物或其任何组合的绝缘材料。在一个实施例中，钝化层144包括氮化物(N)。然后在钝化层144上提供有图案的光刻胶层149，以限定将在有源区域(未示出)中的第二互连接触层136上方的介电层142中形成的的通孔接触(例如，图3中所示的通孔接触146a/146b)。具体而言，有图案的光刻胶层149限定将在STI区域106上方的电阻器阵列138的相对端的两个相应端子上形成的通孔接触146a和通孔接触146b，如图3所示(将在图7-12中示出)。
接下来，如图6-12和7-12所示，介电层142和钝化层144被形成图案并被蚀刻，以暴露第二互连接触层136和电阻器阵列138的端子。然后将导电材料沉积在衬底102上，随后进行CMP工艺以形成通孔接触146a和通孔接触146b。用于通孔触件146a、146b的导电材料的实施例可以是包括钨或铜(Cu)的化合物。
接下来，可以通过后段制程(BEOL)工艺形成第一层金属化部。具体地说，如图6-13和图7-13所示，层间介电(inter-level dielectric，ILD)层152和钝化层154通过沉积形成于衬底102上。ILD层152可包括在任何互连结构中使用的任何传统有机(例如，聚酰亚胺、聚酰胺、含硅聚合物)或无机介电材料(例如，硼磷掺杂硅酸盐玻璃(BPSG)或SiO2)。可以通过使用任何已知的沉积工艺来形成ILD层152，包括但不限于CVD、PECVD、化学溶液沉积、旋涂(spin-on coating)、蒸镀等等。钝化层154可以包括诸如氧化物、氮化物、氮氧化物或其任何组合的绝缘材料。在一个实施例中，钝化层154包括氮化物(N)。在钝化层154上提供有图案的光刻胶层159，以限定用于第一层金属化部156的接触开口(contact opening)。
接下来，如图6-14和7-14所示，可执行蚀刻工艺以移除钝化层154和介电层152的暴露部分，第一层金属化部156的接触开口将形成于该暴露部分之中。如图6-14和7-14所示，在衬底102上沉积导电材料，随后通过CMP填充接触开口并形成第一层金属化部156。可以通过诸如喷镀、电镀、CVD、PECVD、蒸镀等沉积工艺来形成导电材料。适合于第一层金属化部156的导电材料可以包括可以在任何互连结构中使用的任何导电布线材料。用于第一层金属化部156的导电材料的实施例包括但不限于：铜(Cu)、铝(Al)、钽(Ta)、氮化钽(TaN)、钨(W)或其合金和硅化物。第一层金属化部156设置在通孔接触146a上方(并且类似地在通孔接触146b件上方，未示出)，以形成端口以连接在集成电路结构100中的有源器件以及经由通孔接触146a、146b连接电阻器阵列138。
在上述实施方式中，电阻器阵列138被描述为由第二互连接触层136形成。在其他实施例方式中，STI区106上的电阻器阵列138可以由第一互连接触层126形成。在这样的实施方式中，第一接触层126被用于在STI区域106上方形成电阻器阵列138中的多个电阻器。在这样的实施例中，图6-6和图7-6的有图案的光刻胶层129可以限定由在STI区域106上方的第一互连接触层126形成的电阻器阵列138。一旦被限定，用于第一互连接触层126的导电材料被沉积以用第一互连接触层126形成电阻器阵列138中的电阻器。在进一步的实施例中，电阻器阵列138中的多个电阻器可以由第一互连接触层126以及第二互连接触层136形成。
图8是示出用于制造集成电路结构中的电阻器阵列的过程600的流程图。该过程开始于框602处，其中形成在衬底中的STI区域。STI区域可通过以下工艺形成：光刻工艺以限定有源区域和STI区域，蚀刻工艺以去除衬底中将形成STI区域的部分，沉积工艺以沉积沟槽电介质材料(trench dielectric material)，随后是回蚀刻工艺。
接下来，形成位于集成电路结构的有源区域和伪区域之上的栅极区域(框604)。可以使用标准栅极形成工艺来在衬底102的STI区域旁边的有源区域和伪区域之上形成栅极区域112。
接下来，形成在有源区域和伪区域上的第一互连接触层(框606)。第一互连接触层可以通过以下工艺形成：光刻工艺以限定第一互连接触层，蚀刻工艺以去除将在其中形成第一互连接触层的部分，沉积工艺以沉积导电材料，然后进行CMP工艺。在一些实施方式中，第一互连接触层与栅极区域在相同的介电层中形成。
接下来，形成第二互连接触层(框608)，该第二互连接触层具有位于栅极导电区域之上的部分和形成位于STI区域之上的电阻器阵列中的电阻器的另一部分。第二互连接触层可以通过以下工艺形成：光刻工艺以限定栅极导电区域上方的部分以及用于电阻器阵列的部分，蚀刻工艺以去除这些部分，以及沉积工艺以将导电材料沉积到去除的部分，然后进行CMP工艺。
接下来，在电阻器阵列的两个相对端(端子)处形成第二互连接触层上方的通孔接触(框610)。通孔接触和电阻器阵列可以通过以下工艺形成：光刻工艺以限定通孔接触，蚀刻工艺以去除将形成通孔接触的部分，沉积工艺以沉积导电材料以形成在电阻器阵列的相对两端的通孔接触，然后进行CMP工艺。
接下来，在电阻器阵列的相对端处的通孔接触上方形成第一层金属化部(框612)。可以通过后段制程(BEOL)工艺形成第一层金属化部。
在其他实施方式中，在框606处由第一互连接触层形成电阻器阵列，而不是在框608处由第二互连接触层形成。在进一步的实施例中，电阻器阵列可以在框606处由第一互连接触层形成，并且在框608处由第二互连接触层形成。
本发明公开的实施方式提供了在MEOL工艺中由一个或多个互连接触层制成的电阻器阵列138中的多个电阻器。通过利用互连接触层来形成电阻器阵列138，可以实现若干优点。首先，互连接触层可能已经是具有或不具有电阻器阵列138的电路设计的一部分。因此，使用互连接触层来实施该电阻器阵列不需要添加另一层。而且，可以使用标准半导体技术来制造电阻器阵列138而无需额外的掩模或处理步骤。此外，由互连接触层(例如，钨)制成的电阻器阵列138可以具有比图1的Hi-R电阻器的电阻值(可能约为650ohm/sq)更低的薄层电阻(例如，大约100ohm/sq或更小)。在一些情况下，由第一互连层126制成的电阻器阵列138的电阻值大约为17.6ohm/sq，并且由第二互连层136制成的电阻器阵列138的电阻值大约为55ohm/sq。由第一互连层126和第二互连层136制成的电阻器阵列138的电阻值可以是大约14ohm/sq。因此，电阻器阵列138中的多个并联电阻器可以提供较低的薄层电阻(例如，高速I/O终端电阻器)，并且与图1的Hi-R电阻器相比可以占用更少的空间。例如，由第二互连接触层136制成的电阻器阵列138中的6个并联电阻器的电阻可以是大约118ohm，并且由第一互连接触层126制成的电阻器阵列138中的6个并联电阻器的电阻可能是大约38ohm。在其他实施例中，6个并联电阻器的电阻可以不同于上述实施方式的数值。
在一些情况下，由一个或多个MEOL互连接触层制成的电阻器阵列138可以提供比图1的Hi-R电阻器高至少5倍至30倍的电磁容差(electromagnetic tolerance)。此外，根据本发明公开的实施方式的电阻器阵列138提供对集成电路结构中的其余部件的非常高的抗噪声性。就电阻器容差(resistor tolerance)而言，由一个或多个MEOL互连接触层制成的电阻器阵列138约为30％。然而，通过集成电路结构中的多个电阻器阵列138的统一布局可以降低该百分比。
在上述实施例中，电阻器阵列138中的电阻器被描述为是并联的。在其他实施例中，电阻器阵列138中的电阻器可以不是并联的。
而且，在上述实施例中，集成电路结构100/500被描述为具有一个电阻器阵列138。在其他实施方式中，集成电路结构100/500可以具有多个电阻器阵列138，每个电阻器阵列138具有如图3或图5所示的结构。
虽然本申请显示并描述了具体的特征，但是应当理解，它们并非意图限制所请求保护的发明，并且对于本领域技术人员将显而易见的是，在不偏离所请求保护发明的精神和范围的情况下，可以对其作出变化和修改。因此，说明书和附图被认为是有说明性的功能而非限制性的功能。所请求保护的发明意图覆盖所有可选、修改或等同方案。

Claims (15)

1.一种集成电路结构，其特征在于，包括：
半导体衬底；
在所述半导体衬底中的浅沟槽隔离“STI”区域；
在所述半导体衬底上形成的一个或多个有源器件；以及
电阻器阵列，其具有设置在所述STI区域上方的多个电阻器；
其中所述电阻器阵列包括用于互连到所述一个或多个有源器件的一个或多个互连接触层的一部分。
2.根据权利要求1所述的集成电路结构，其特征在于，所述一个或多个互连接触层用于实施用于所述一个或多个有源器件的栅极区域。
3.根据权利要求1所述的集成电路结构，其特征在于，还包括两个伪区域，所述STI区域位于所述两个伪区域之间。
4.根据权利要求1所述的集成电路结构，其特征在于，所述电阻器阵列具有约100ohm/sq或更小的薄层电阻。
5.根据权利要求1所述的集成电路结构，其特征在于，所述电阻器阵列由钨或钽制成。
6.根据权利要求1所述的集成电路结构，其特征在于，所述电阻器阵列中的至少一个电阻器的长度是在0.1μm至3μm之间的任意数值，以及宽度是在0.01μm至0.1μm之间的任意数值。
7.根据权利要求1所述的集成电路结构，其特征在于，所述电阻器阵列具有至少五个电阻器。
8.根据权利要求1所述的集成电路结构，其特征在于，所述一个或多个互连接触层包括第一互连接触层和在所述第一互连接触层之上的第二互连接触层，所述第一互连接触层用于实施所述一个或多个有源器件的栅极区域；并且
所述电阻器阵列中的至少一个电阻器包括所述第一互连接触层的至少一部分和/或所述第二互连接触层的至少一部分。
9.根据权利要求1所述的集成电路结构，其特征在于，还包括连接至所述电阻器阵列中的电阻器的第一端的第一通孔接触，以及连接至所述电阻器阵列中的电阻器的第二端的第二通孔接触。
10.根据权利要求1所述的集成电路结构，其特征在于，所述多个电阻器包括彼此并联的第一电阻器和第二电阻器。
11.根据权利要求1所述的集成电路结构，其特征在于，所述电阻器中至少有两个电阻器具有相同的长度。
12.根据权利要求1所述的集成电路结构，其特征在于，所述电阻器中的至少一个电阻器具有长型构造。
13.根据权利要求1所述的集成电路结构，其特征在于，所述电阻器包括第一电阻器和第二电阻器，所述第一电阻器具有纵向轴线，所述第一电阻器和所述第二电阻器在沿着所述第一电阻器的纵向轴线的方向上相对于彼此偏移。
14.根据权利要求1所述的集成电路结构，其特征在于，还包括额外的STI区域以及位于所述额外STI区域上方的额外电阻器阵列。
15.根据权利要求14所述的集成电路结构，其特征在于，所述电阻器阵列和所述额外电阻器阵列具有相同的构造。
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