CN107992144B - 带隙基准源的启动电路 - Google Patents

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    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/561—Voltage to current converters

Abstract

本发明公开了一种带隙基准源的启动电路，由第二NMOS晶体管～第四NMOS晶体管、一第七电阻、第一反相器～第三反相器、一传输门组成。本发明能够加速启动，减小启动时间。

Description

带隙基准源的启动电路
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种带隙基准源的启动电路。
背景技术
带隙基准源在集成电路中被广泛应用。现有的带隙基准源电路如图1所示，其包括启动电路和带隙基准主体电路两部分。
所述启动电路由NMOS晶体管NM2～NM4和电阻RST组成。电阻RST的一端与电源电压端VDD相连接，NMOS晶体管NM2的漏极与电源电压端VDD相连接，NMOS晶体管NM3的漏极和栅极、NMOS晶体管NM2的栅极与电阻RST的另一端相连接，NMOS晶体管NM3的源极与NMOS晶体管NM4的漏极相连接，NMOS晶体管NM4的源极接地，NMOS晶体管NM4的栅极与带隙基准源电路的输出端VOUT相连接，NMOS晶体管NM2的源极与带隙基准主体电路相连接。
所述带隙基准主体电路由PMOS晶体管PM0～PM2、NMOS晶体管NM0、NM1，PNP三极管Q0、Q1，电阻R0～R5以及一个运算放大器VF组成。
上述带隙基准源电路存在的缺点是：当涉及到低功耗或超低功耗设计时，启动时间较长。
发明内容
本发明要解决的技术问题是提供一种带隙基准源的启动电路，能够加速启动，减小启动时间。
为解决上述技术问题，本发明的带隙基准源的启动电路，由第二NMOS晶体管～第四NMOS晶体管、一第七电阻、第一反相器～第三反相器、一传输门组成；
第二NMOS晶体管的漏极和第七电阻的一端与电源电压端VDD相连接，第七电阻的另一端与第三NMOS晶体管的漏极和栅极、第二NMOS晶体管的栅极相连接，第四NMOS晶体管的漏极与第三NMOS晶体管的源极相连接，其连接的节点记为VSTP，第四NMOS晶体管的源极接地；第二NMOS晶体管的源极与带隙基准主体电路相连接；
其中，所述传输门的输入端与电源电压端VDD相连接，传输门的输出端与带隙基准主体电路相连接；
第一反相器～第三反相器依次串联连接，第一反相器的输入端与所述节点VSTP端相连接，第三反相器的输出端与所述传输门的负向控制端相连接，第二反相器的输出端与第三反相器的输入端和所述传输门的正向控制端相连接。
在带隙基准电路中，采用本发明的带隙基准源的启动电路，能够加速电路的启动，减小启动时间。
经过仿真，传统的带隙基准源电路，其启动时间为183.4μS，而采用本发明的带隙基准源的启动电路，其启动时间为71.23μS，使得启动时间大大缩短。带隙基准电路在集成电路中被广泛应用，在芯片系统设计中，一般系统要工作首先要带隙基准电路启动建立好，启动时间长需要系统设计时相应的增加等待时间，增加了系统设计的复杂度；同时如果启动时间短，因为不需要很长的等待时间，对面积、功耗都会有节省。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是现有的带隙基准源电路原理图；
图2是改进后的能加速启动的带隙基准源电路一实施例原理图。
具体实施方式
结合图2所示，改进后的能加速启动的带隙基准源电路在下面的实施例中，由启动电路和带隙基准主体电路组成。
所述启动电路由一电阻RST、NMOS晶体管NM2～NM4，反相器INV0～INV2，一传输门TG0组成。
NMOS晶体管NM2的漏极与电源电压端VDD相连接，电阻RST的一端与电源电压端VDD相连接，传输门TG0输入端与电源电压端VDD相连接。
电阻RST的另一端与NMOS晶体管NM3的漏极和栅极、NMOS晶体管NM2的栅极相连接。
NMOS晶体管NM4的漏极与NMOS晶体管NM3的源极相连接，其连接的节点记为VSTP，NMOS晶体管NM4的源极接地。
反相器INV0～INV2依次串联连接，反相器INV0的输入端与所述节点VSTP端相连接，反相器INV2的输出端与所述传输门TG0的负向控制端SPB相连接，反相器INV1的输出端与反相器INV2的输入端和所述传输门TG0的正向控制端SPN相连接。
所述NMOS晶体管NM2、NM3为本征晶体管。
比较图1和图2可知，上述启动电路与图1中所示的启动电路相比，其区别主要在于，在图1所示启动电路结构的基础上，增加了反相器INV0～INV2和传输门TG0。
所述带隙基准主体电路与图1相同，也是由PMOS晶体管PM0～PM2、NMOS晶体管NM0、NM1，PNP三极管Q0、Q1，电阻R0～R5以及一个运算放大器VF组成。
电阻R4的一端与电源电压端VDD相连接，电阻R4的另一端与传输门TG0的输出端和电阻R5的一端相连接。电阻R5的另一端与NMOS晶体管NM0的漏极和栅极、NMOS晶体管NM1的栅极相连接。NMOS晶体管NM0的源极接地。
PMOS晶体管PM0～PM2的源极与电源电压端VDD相连接，PMOS晶体管PM0的漏极与电阻R1的一端、三极管Q0的发射极相连接，其连接的节点记为VN。所述NMOS晶体管NM2的源极与所述VN端相连接。电阻R1的另一端、三极管Q0的基极和集电极接地。
PMOS晶体管PM1的漏极与电阻R0、R2的一端相连接，其连接的节点记为VP。电阻R0的另一端与三极管Q1的发射极相连接，电阻R2的另一端、三极管Q1的基极和集电极接地。
NMOS晶体管NM1的漏极与运算放大器VF偏置尾电流输入端相连接(NMOS晶体管NM1的镜像电流作为运放VF的偏置电流)。NMOS晶体管NM1的源极接地。
运算放大器VF的反向输入端与所述VN端相连接，其正向输入端与所述VP端相连接，其输出端与PMOS晶体管PM0～PM2的栅极相连接。
PMOS晶体管PM2的漏极与电阻R3的一端相连接，其连接的节点记为VOUT，即作为带隙基准源电路的输出端。电阻R3的另一端接地。
NMOS晶体管NM4的栅极与所述VOUT端相连接。
电源上电后，VOUT端起始输出为低电平，NMOS晶体管NM4被关断，节点VSTP为高电平，NMOS晶体管NM3和NM2导通，节点VN被充到高电平，由于运放VF的作用使节点VP等于VN的电平，带隙基准主体电路启动，VOUT端输出变为高电平，启动电路关断。但在低功耗设计中，运放VF的偏置电流会很小，从而限制了环路的带宽，使带隙基准源电路启动较慢。在图2所示的电路中，带隙基准源电路未启动时VSTP端为高电平，通过反相器则节点SPN为高电平、节点SPB为低电平，传输门TG0导通，电阻R4被短路，运放VF的偏置电流增大，环路带宽增大，加速启动；带隙基准源电路启动后节点SPN变为低电平、节点SPB变为高电平，传输门TG0关断，加速启动电路关断，不额外增加电路功耗。
图1、2中“1”和“N”代表PNP晶体管的个数比例，通常取1：8或1：24；I0为产生的电流，I1为PMOS晶体管PM2镜像的PMOS晶体管PM1的电流，I 1＝KI0，其中K为整数的比例系数。
以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (4)

1.一种带隙基准源的启动电路，其特征在于，由第二NMOS晶体管～第四NMOS晶体管、一第七电阻、第一反相器～第三反相器、一传输门组成；
第二NMOS晶体管的漏极和第七电阻的一端与电源电压端VDD相连接，第七电阻的另一端与第三NMOS晶体管的漏极和栅极、第二NMOS晶体管的栅极相连接，第四NMOS晶体管的漏极与第三NMOS晶体管的源极相连接，其连接的节点记为VSTP，第四NMOS晶体管的源极接地；第二NMOS晶体管的源极与带隙基准主体电路相连接；
其中，所述传输门的输入端与电源电压端VDD相连接，传输门的输出端与带隙基准主体电路相连接；
第一反相器～第三反相器依次串联连接，第一反相器的输入端与所述节点VSTP端相连接，第三反相器的输出端与所述传输门的负向控制端相连接，第二反相器的输出端与第三反相器的输入端和所述传输门的正向控制端相连接；
所述带隙基准主体电路由第一PMOS晶体管～第三PMOS晶体管、第一NMOS晶体管、第五NMOS晶体管，第一PNP三极管、第二PNP三极管，第一电阻～第六电阻以及一个运算放大器组成；
第四电阻的一端与电源电压端VDD相连接，第四电阻的另一端与所述传输门的输出端和第五电阻的一端相连接；第五电阻的另一端与第五NMOS晶体管的漏极和栅极、第一NMOS晶体管的栅极相连接，第五NMOS晶体管的源极接地；
第一PMOS晶体管～第三PMOS晶体管的源极与电源电压端VDD相连接，第三PMOS晶体管的漏极与第一电阻的一端、第二PNP三极管的发射极相连接，其连接的节点记为VN；所述第二NMOS晶体管的源极与所述VN端相连接；第一电阻的另一端、第二PNP三极管的基极和集电极接地；
第一PMOS晶体管的漏极与第六电阻的一端、第二电阻的一端相连接，其连接的节点记为VP；第六电阻的另一端与第一PNP三极管的发射极相连接，第二电阻的另一端、第一PNP三极管的基极和集电极接地；
第一NMOS晶体管的漏极与运算放大器偏置尾电流输入端相连接，第一NMOS晶体管的源极接地；
运算放大器的反向输入端与所述VN端相连接，其正向输入端与所述VP端相连接，其输出端与第一PMOS晶体管～第三PMOS晶体管的栅极相连接；
第二PMOS晶体管的漏极与第三电阻的一端相连接，其连接的节点记为VOUT，即作为带隙基准源电路的输出端，第三电阻的另一端接地；
第四NMOS晶体管的栅极与所述VOUT端相连接。
2.如权利要求1所述的启动电路，其特征在于：电源上电后，VOUT端起始输出为低电平，第四NMOS晶体管被关断，节点VSTP为高电平，第二NMOS晶体管和第三NMOS晶体管导通，节点VN被充到高电平，由于运算放大器的作用使节点VP等于VN的电平，带隙基准主体电路启动，VOUT端输出变为高电平，启动电路关断。
3.如权利要求1或2所述的启动电路，其特征在于：带隙基准电路未启动时VSTP端为高电平，通过反相器则节点SPN为高电平、节点SPB为低电平，传输门导通，第四电阻被短路，运算放大器的偏置电流增大，环路带宽增大，加速启动；带隙基准电路启动后节点SPN变为低电平、节点SPB变为高电平，传输门关断，加速启动电路关断，不额外增加电路功耗。
4.如权利要求1所述的启动电路，其特征在于：所述第二NMOS晶体管和第三NMOS晶体管为本征晶体管。
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