CN107978609A - 一种阵列基板及显示装置 - Google Patents
一种阵列基板及显示装置 Download PDFInfo
- Publication number
- CN107978609A CN107978609A CN201711178526.9A CN201711178526A CN107978609A CN 107978609 A CN107978609 A CN 107978609A CN 201711178526 A CN201711178526 A CN 201711178526A CN 107978609 A CN107978609 A CN 107978609A
- Authority
- CN
- China
- Prior art keywords
- layer
- layers
- photodiode
- base palte
- array base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000004044 response Effects 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims description 189
- 239000004065 semiconductor Substances 0.000 claims description 104
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 102
- 229910052751 metal Inorganic materials 0.000 claims description 102
- 239000002184 metal Substances 0.000 claims description 102
- 230000004888 barrier function Effects 0.000 claims description 54
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 38
- 238000009413 insulation Methods 0.000 claims description 38
- 229910052710 silicon Inorganic materials 0.000 claims description 38
- 239000010703 silicon Substances 0.000 claims description 38
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 33
- 229920005591 polysilicon Polymers 0.000 claims description 33
- 230000005622 photoelectricity Effects 0.000 claims description 16
- 230000000903 blocking effect Effects 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 4
- 241001062009 Indigofera Species 0.000 claims 1
- 230000035945 sensitivity Effects 0.000 abstract description 18
- 230000002452 interceptive effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 686
- 238000004519 manufacturing process Methods 0.000 description 28
- 238000010586 diagram Methods 0.000 description 19
- 239000000463 material Substances 0.000 description 19
- 239000012528 membrane Substances 0.000 description 17
- 238000005516 engineering process Methods 0.000 description 15
- 239000010408 film Substances 0.000 description 15
- 238000005530 etching Methods 0.000 description 14
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical group [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 10
- 229910052750 molybdenum Inorganic materials 0.000 description 10
- 239000011733 molybdenum Substances 0.000 description 10
- 238000000034 method Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000003384 imaging method Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 239000003086 colorant Substances 0.000 description 6
- 230000003287 optical effect Effects 0.000 description 6
- 229910000838 Al alloy Inorganic materials 0.000 description 5
- 238000009826 distribution Methods 0.000 description 5
- 229910000881 Cu alloy Inorganic materials 0.000 description 4
- 229910001182 Mo alloy Inorganic materials 0.000 description 4
- ZXTFQUMXDQLMBY-UHFFFAOYSA-N alumane;molybdenum Chemical compound [AlH3].[Mo] ZXTFQUMXDQLMBY-UHFFFAOYSA-N 0.000 description 4
- 239000002346 layers by function Substances 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- 230000011218 segmentation Effects 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000005286 illumination Methods 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 229920003023 plastic Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 230000003595 spectral effect Effects 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 239000013039 cover film Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000032554 response to blue light Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
- G06V40/00—Recognition of biometric, human-related or animal-related patterns in image or video data
- G06V40/10—Human or animal bodies, e.g. vehicle occupants or pedestrians; Body parts, e.g. hands
- G06V40/12—Fingerprints or palmprints
- G06V40/13—Sensors therefor
- G06V40/1318—Sensors therefor using electro-optical elements or layers, e.g. electroluminescent sensing
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Human Computer Interaction (AREA)
- Multimedia (AREA)
- Theoretical Computer Science (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Liquid Crystal (AREA)
Abstract
本发明公开了一种阵列基板及显示装置，阵列基板包括：由子像素组成的子像素阵列，子像素包括有彩色子像素，有彩色子像素包括红色子像素、绿色子像素和蓝色子像素；至少一个有彩色子像素对应区域分别设置有至少一个光电二极管，光电二极管的本征I层的厚度为仅响应其所对应有彩色子像素的颜色的厚度。由上述内容可知，本发明提供的技术方案，将光电二极管设置于有彩色子像素对应区域，并且，光电二极管的本征I层厚度为仅响应其所对应有彩色子像素的颜色的厚度，通过光电二极管的本征I层厚度和对应有彩色子像素的颜色相匹配设置，避免其他颜色光对光电二极管造成干扰，提高光电二极管的采集灵敏度，进而提高显示装置的灵敏度。
Description
技术领域
本发明涉及显示技术领域，更为具体的说，涉及一种阵列基板及显示装置。
背景技术
随着电子科学技术的发展，很多智能手机、平板电脑等显示装置开始具有指纹识别功能。在指纹识别技术中采集的主要实现方式有光学式、电容式等。其中采用光学式进行指纹采集的指纹识别技术的识别范围相对较大，且成本相对较低。现有的采用光学式进行指纹采集的显示装置，一般在显示装置中集成光电二极管进行信息的采集，但是，现有的显示装置进行指纹采集时灵敏度较差。
发明内容
有鉴于此，本发明提供了一种阵列基板及显示装置，将光电二极管设置于有彩色子像素对应区域，并且，光电二极管的本征I层厚度为仅响应其所对应有彩色子像素的颜色的厚度，通过光电二极管的本征I层厚度和对应有彩色子像素的颜色相匹配设置，避免其他颜色光对光电二极管造成干扰，提高光电二极管的采集灵敏度，进而提高显示装置的灵敏度。
为实现上述目的，本发明提供的技术方案如下：
一种阵列基板，所述阵列基板包括：由子像素组成的子像素阵列，所述子像素包括有彩色子像素，所述有彩色子像素包括红色子像素、绿色子像素和蓝色子像素；
至少一个所述有彩色子像素对应区域分别设置有至少一个光电二极管，所述光电二极管的本征I层的厚度为仅响应其所对应有彩色子像素的颜色的厚度，其中，所述红色子像素对应的所述光电二极管的本征I层的厚度，大于所述绿色子像素对应的所述光电二极管的本征I层的厚度，且所述绿色子像素对应的所述光电二极管的本征I层的厚度，大于所述蓝色子像素对应的所述光电二极管的本征I层的厚度。
相应的，本发明还提供了一种显示装置，所述显示装置包括上述的阵列基板
相较于现有技术，本发明提供的技术方案至少具有以下优点：
本发明提供了一种阵列基板及显示装置，所述阵列基板包括：由子像素组成的子像素阵列，所述子像素包括有彩色子像素，所述有彩色子像素包括红色子像素、绿色子像素和蓝色子像素；至少一个所述有彩色子像素对应区域分别设置有至少一个光电二极管，所述光电二极管的本征I层的厚度为仅响应其所对应有彩色子像素的颜色的厚度，其中，所述红色子像素对应的所述光电二极管的本征I层的厚度，大于所述绿色子像素对应的所述光电二极管的本征I层的厚度，且所述绿色子像素对应的所述光电二极管的本征I层的厚度，大于所述蓝色子像素对应的所述光电二极管的本征I层的厚度。
由上述内容可知，本发明提供的技术方案，将光电二极管设置于有彩色子像素对应区域，并且，光电二极管的本征I层厚度为仅响应其所对应有彩色子像素的颜色的厚度，通过光电二极管的本征I层厚度和对应有彩色子像素的颜色相匹配设置，避免其他颜色光对光电二极管造成干扰，如红色子像素对应的光电二极管的本征I层厚度为仅响应红光的厚度，进而可以避免蓝光、绿光等对该光电二极管造成干扰，进而提高光电二极管的采集灵敏度，进而提高显示装置的灵敏度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1a为本申请实施例提供的一种阵列基板的结构示意图；
图1b为本申请实施例提供的光电二极管的本征I层厚度与光谱响应峰值对应示意图；
图1c为本申请实施例提供的另一种阵列基板的结构示意图；
图1d为本申请实施例提供的另一种阵列基板的结构示意图；
图2a为本申请实施例提供的又一种阵列基板的结构示意图；
图2b-图2g为一种两次成膜曝光显影刻蚀工艺对应的结构流程图；
图3为本申请实施例提供的又一种阵列基板的结构示意图；
图4为本申请实施例提供的又一种阵列基板的结构示意图；
图5为本申请实施例提供的又一种阵列基板的结构示意图；
图6为本申请实施例提供的又一种阵列基板的结构示意图；
图7为本申请实施例提供的一种显示装置的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
正如背景技术所述，随着电子科学技术的发展，很多智能手机、平板电脑等显示装置开始具有指纹识别功能。在指纹识别技术中采集的主要实现方式有光学式、电容式等。其中采用光学式进行指纹采集的指纹识别技术的识别范围相对较大，且成本相对较低。现有的采用光学式进行指纹采集的显示装置，一般在显示装置中集成光电二极管进行信息的采集，但是，现有的显示装置进行指纹采集时灵敏度较差。
有鉴于此，本申请实施例提供了一种阵列基板及显示装置，将光电二极管设置于有彩色子像素对应区域，并且，光电二极管的本征I层厚度为仅响应其所对应有彩色子像素的颜色的厚度，通过光电二极管的本征I层厚度和对应有彩色子像素的颜色相匹配设置，避免其他颜色光对光电二极管造成干扰，提高光电二极管的采集灵敏度，进而提高显示装置的灵敏度。为实现上述目的，本申请实施例提供的技术方案如下，具体结合图1a至图5对本申请实施例提供的技术方案进行详细的描述。
参考图1a所示，为本申请实施例提供的一种阵列基板的结构示意图，其中，所述阵列基板包括：
由子像素1组成的子像素阵列，所述子像素1包括有彩色子像素，所述有彩色子像素包括红色子像素R、绿色子像素G和蓝色子像素B；
至少一个所述有彩色子像素对应区域分别设置有至少一个光电二极管PIN，所述光电二极管PIN的本征I层的厚度为仅响应其所对应有彩色子像素的颜色的厚度，其中，所述红色子像素R对应的所述光电二极管PIN的本征I层的厚度，大于所述绿色子像素G对应的所述光电二极管PIN的本征I层的厚度，且所述绿色子像素G对应的所述光电二极管PIN的本征I层的厚度，大于所述蓝色子像素B对应的所述光电二极管PIN的本征I层的厚度。
参考图1a所示，阵列基板包括有多条栅极线G和多条数据线D，其中，多条栅极线G和多条数据线D交叉限定子像素1。子像素1对应区域包括有至少一个发光二极管PIN，以及在液晶显示装置中子像素1还包括有用于驱动像素电极Pi的晶体管TFT，对此与现有技术相同，故不作多余赘述。需要说明的是，在图1a中红色子像素R、绿色子像素G、蓝色子像素B和白色子像素W均通过像素电极Pi的不同填充进行表示，而并非表示像素电极Pi的颜色，实际应用中像素电极Pi为透明导电电极。
需要说明的是，本申请实施例提供的子像素为彩色子像素，其中，彩色子像素包括有彩色子像素和无彩色子像素，有彩色即为具有光谱上某种或某些色相，统称为彩调，如本申请实施例提供的有彩色子像素包括的红色子像素、蓝色子像素和绿色子像素；而无彩色即没有彩调，如本申请实施例提供的白色子像素。
由上述内容可知，本申请实施例提供的技术方案，将光电二极管设置于有彩色子像素对应区域，并且，光电二极管的本征I层厚度为仅响应其所对应有彩色子像素的颜色的厚度，通过光电二极管的本征I层厚度和对应有彩色子像素的颜色相匹配设置，避免其他颜色光对光电二极管造成干扰，如红色子像素对应的光电二极管的本征I层厚度为仅响应红光的厚度，进而可以避免蓝光、绿光等对该光电二极管造成干扰，进而提高光电二极管的采集灵敏度，进而提高显示装置的灵敏度。
具体参考图1b所示，为本申请实施例提供的光电二极管的本征I层厚度与光谱响应峰值对应示意图，随着光谱响应峰值波长的增长，本征I层的厚度也随之增长，故而，本申请实施例提供的阵列基板，其有彩色子像素包括红色子像素、绿色子像素和蓝色子像素时，且红色子像素、绿色子像素和蓝色子像素对应区域均包括有一光电二极管时，红色子像素对应的光电二极管的本征I层的厚度大于绿色子像素对应的光电二极管的本征I层的厚度，以及，绿色子像素对应的光电二极管的本征I层的厚度大于蓝色子像素对应的光电二极管的厚度。
也就是说，结合图1c所示的本申请实施例提供的另一种阵列基板的结构示意图，其中，阵列基板的任意一红色子像素R、绿色子像素G和蓝色子像素B对应区域都设置有一光电二极管，其中，红色子像素R对应的光电二极管的本征I层的厚度大于绿色子像素G对应的光电二极管的本征I层的厚度，以及，绿色子像素G对应的光电二极管的本征I层的厚度大于蓝色子像素B对应的光电二极管的厚度。一般的，光电二极管所响应的光线均来自显示装置的盖板外侧手指等触控媒介反射的光线(如反射背光源的发射光线)，其中，由于红色子像素R区域对应的光电二极管的本征I层的厚度仅响应红光，故而，当绿光和蓝光照射至红色子像素R区域对应的光电二极管时，光电二极管并不受到干扰；另外，绿色子像素G区域对应的光电二极管的本征I层的厚度仅响应绿光，故而，当红光和蓝光照射至绿色子像素G区域对应的光电二极管时，光电二极管同样不受到干扰；以及，蓝色子像素B区域对应的光电二极管的本征I层的厚度仅响应蓝光，故而，当红光和绿光照射至蓝色子像素B区域对应的光电二极管时，光电二极管同样不受到干扰，提高了不同有彩色子像素对应区域的光电二极管的采集灵敏度，进而提高显示装置的灵敏度。
为了提高显示装置的显示效果，子像素不仅仅可以包括有彩色子像素，子像素还可以包括有白色子像素；并且，为了进一步提高显示装置采集信息的灵敏度，白色子像素对应区域同样可以设置光电二极管。即如图1a所示，在本申请一实施例中，所述子像素还包括白色子像素W，所述白色子像素W对应区域设置有至少一个所述光电二极管PIN；
其中，任意一所述白色子像素W对应的光电二极管PIN的本征I层的厚度，与所述有彩色子像素中任意一子像素对应的所述光电二极管PIN的本征I层的厚度相同。
在有彩色子像素包括有红色子像素R、绿色子像素G和蓝色子像素B时，且在红色子像素R对应区域、绿色子像素G对应区域和蓝色子像素B对应区域中至少一种颜色子像素设置有光电二极管时，白色子像素W对应区域的光电二极管，其本征I层的厚度可以为有彩色子像素中任意一子像素对应的光电二极管的本征I层的厚度。如，一定数量的红色子像素R对应区域和一定数量的绿色子像素G对应区域均设置有光电二极管时，白色子像素W对应区域的光电二极管的本征I层的厚度可以均为红色子像素R对应的光电二极管的本征I层的厚度，或者均为绿色子像素G对应的光电二极管的本征I层的厚度，或者部分为红色子像素R对应的光电二极管的本征I层的厚度、且部分为绿色子像素G对应的光电二极管的本征I层的厚度，对此本申请不做具体限制。
进一步的，所述白色子像素W对应的光电二极管PIN的本征I层的厚度，与所述有彩色子像素中同一种颜色的子像素对应的所述光电二极管PIN的本征I层的厚度相同。
在对白色子像素W的光电二极管的本征I层的厚度进行设计选取时，可以优先考虑在有彩色子像素中设置光电二极管的总量较少的同一种颜色的子像素。即，参考图1d所示本申请实施例提供的又一种阵列基板的结构示意图，如有彩色子像素中所有红色子像素R对应区域设置的光电二极管的总量较少，对此可以将白色子像素W对应的光电二极管的本征I层的厚度，可以全部设置为与红色子像素R对应的光电二极管的本征I层的厚度相同；也就是说，白色子像素W对应区域设置的光电二极管，其本征I层的厚度仅响应红光，而对绿光和蓝光不做出响应，进而能够提高阵列基板响应红光的灵敏度，以提高显示装置采集信息的灵敏度。
需要说明的是，本申请实施例提供的子像素对应区在包括有光电二极管时，光电二极管可以优先设置于阵列基板对应黑矩阵的区域，避免光电二极管对子像素的开口率造成影响。此外，在子像素对应区在包括有多个光电二极管时，多个光电二极管可以对称分别设置于子像素的两侧，还可以均设置于子像素的同一侧，或者无规则设置子像素的四周，对此位置关系和每一子像素对应区域所包括的光电二极管的数量本申请均不做具体限制。
在本申请一实施例中，本申请提供的光电二极管的本征I层可以与晶体管的硅岛层同时制作，即，本申请实施例提供的所述阵列基板包括多个晶体管及半导体层，其中，所述半导体层包括所述晶体管的硅岛层和所述光电二极管的本征I层。其中，采用阵列基板的半导体层制作晶体管的硅岛层和光电二极管的本征I层，能够简化制作阵列基板的流程，降低成本。
另外，本申请实施例对于阵列基板的类型不做具体限制，如阵列基板可以为采用a-Si技术制作而成的阵列基板，还可以为采用LTPS技术制作而成的阵列基板，对此需要根据实际需要进行具体选取；其中，阵列基板类型的不同，采用半导体层制作的晶体管的硅岛层和光电二极管的本征I层也不同。即，本申请实施例提供的所述半导体层包括依次叠加设置的低速a-Si层、高速a-Si层和N型a-Si层，其中，所述低速a-Si层靠近所述栅金属层一侧；其中，所述依次叠加设置的低速a-Si层、高速a-Si层和N型a-Si层包括所述晶体管的硅岛层，且所述低速a-Si层包括所述光电二极管的本征I层；
或者，所述半导体层为多晶硅层；其中，所述多晶硅层包括所述晶体管的硅岛层和所述光电二极管的本征I层。
此外，本申请实施例对于阵列基板的晶体管可以底栅型晶体管，还可以为顶栅型晶体管，对此不做具体限制。如，所述阵列基板包括：承载基板；
位于所述承载基板一侧的栅金属层；
位于所述栅金属层背离所述承载基板一侧的栅绝缘层；
位于所述栅绝缘层背离所述承载基板一侧的所述半导体层，所述半导体层包括所述晶体管的硅岛层和所述光电二极管的本征I层；
位于所述半导体层背离所述承载基板一侧的源漏金属层；
位于所述源漏金属层背离所述承载基板一侧的平坦化层；
以及，位于所述平坦化层背离所述承载基板一侧的透明导电层；
或者，所述阵列基板包括：承载基板；
位于所述承载基板一侧的半导体层，所述半导体层包括所述晶体管的硅岛层和所述光电二极管的本征I层；
位于所述半导体层背离所述承载基板一侧的第一绝缘层；
位于所述第一绝缘层背离所述承载基板一侧的栅金属层；
位于所述栅金属层背离所述承载基板一侧的栅绝缘层；
位于所述栅绝缘层背离所述承载基板一侧的源漏金属层；
位于所述源漏金属层背离所述承载基板一侧的平坦化层；
以及，位于所述平坦化层背离所述承载基板一侧的透明导电层。
其中，在本申请实施例提供的阵列基板的晶体管为顶栅型晶体管时，由于其硅岛层位于栅极朝向承载基板一侧，对此在背光源出光时能够直接照射硅岛层，而对晶体管的性能造成影响，故而，在本申请一实施例中，在所述半导体层位于所述栅金属层朝向所述承载基板一侧时，所述阵列基板还包括：
位于所述承载基板与所述半导体层之间的遮光层，且所述遮光层覆盖范围包括所述晶体管的硅岛层对应区域其中，遮光层的材质可以为钼铝合金、铬金属、钼金属或是其他具有遮光功能性质的材质即可。
进一步的，为了避免基板中有害物质对半导体层造成影响，本申请实施例提供的所述阵列基板还包括：
位于所述遮光层与所述半导体层之间的缓冲层，缓冲层覆盖区域包括承载基板朝向半导体层一侧的表面区域。
结合上述具有底栅型晶体管的阵列基板，其制作方法可以包括：
S1、提供一承载基板，其中，承载基板的材质可以为玻璃材质或者无色透明的塑料材质，其透过率可以在90％以上，其厚度范围可以为0.01mm-0.7mm，包括端点值。其中，由于需要在阵列基板中制作光电二极管，而在制作光电二极管的P层时涉及离子注入和退火工艺，故而，本申请实施例提供的承载基板为耐高温基板，如可以承受450摄氏度上下的高温。
S2、在承载基板上制作栅金属层。栅金属层最终被图案化为栅极线、晶体管的栅极等结构。栅金属层的材质可以为钼铝合金、钼铝钼合金或铜合金等，其厚度范围可以为150nm-400nm，包括端点值。
S3、而后在栅金属层背离承载基板一侧形成栅绝缘层。栅绝缘层的材质可以为氮化硅材质，其厚度范围可以为200nm-500nm，包括端点值。
S4、在栅绝缘层背离承载基板一侧形成半导体层。半导体层最终被图案化为晶体管的硅岛层和光电二极管的本征I层。
S5、在半导体层背离承载基板一侧形成源漏金属层。源漏金属层最终被图案化为数据线、晶体管的源极和漏极等结构。源漏金属层的材质可以为钼铝合金、钼铝钼合金或铜合金等，其厚度范围可以为150nm-500nm，包括端点值。
S6、在源漏金属层背离承载基板一侧形成平坦化层。平坦化层的材质可以为氮化硅材质。以及，平坦化层的厚度范围可以为100nm-500nm，包括端点值。
S7、而后在平坦化层背离承载基板一侧形成透明导电层。透明导电层可以被图案化为像素电极。以及，透明导电层的厚度范围可以为20nm-200nm，包括端点值。
以及，结合上述具有顶栅型晶体管的阵列基板，其制作方法可以包括：
S1、提供一承载基板，其中，承载基板的材质可以为玻璃材质或者无色透明的塑料材质，其透过率可以在90％以上，其厚度范围可以为0.01mm-0.7mm，包括端点值。其中，由于需要在阵列基板中制作光电二极管，而在制作光电二极管的P层时涉及离子注入和退火工艺，故而，本申请实施例提供的承载基板为耐高温基板，如可以承受450摄氏度上下的高温。
S2、在承载基板上制作半导体层。半导体层最终被图案化为晶体管的硅岛层和光电二极管的本征I层。此外，在制作半导体层之前，还可以制作遮光层和缓冲层。
S3、在半导体层背离承载基板一侧制作第一绝缘层。
S4、在第一绝缘层背离承载基板一侧制作栅金属层。栅金属层最终被图案化为栅极线、晶体管的栅极等结构。栅金属层的材质可以为钼铝合金、钼铝钼合金或铜合金等，其厚度范围可以为150nm-400nm，包括端点值。
S5、在栅金属层背离承载基板一侧制作栅绝缘层。栅绝缘层的材质可以为氮化硅材质，其厚度范围可以为200nm-500nm，包括端点值。
S6、在栅绝缘层背离承载基板一侧制作源漏金属层。源漏金属层最终被图案化为数据线、晶体管的源极和漏极等结构。源漏金属层的材质可以为钼铝合金、钼铝钼合金或铜合金等，其厚度范围可以为150nm-500nm，包括端点值。
S7、在源漏金属层背离承载基板一侧形成平坦化层。平坦化层的材质可以为氮化硅材质。以及，平坦化层的厚度范围可以为100nm-500nm，包括端点值。
S8、而后在平坦化层背离承载基板一侧形成透明导电层。透明导电层可以被图案化为像素电极。以及，透明导电层的厚度范围可以为20nm-200nm，包括端点值。
需要说明的是，在制作阵列基板的过程中，需要制作光电二极管的P层、N层和相应N层和P层的电极，其中，P层和其相应电极可以选择在制作本征I层之前制作，而N层和其相应电极在制作本征I层之后制作；或者，P层和其相应电极可以选择在制作本征I层之后制作，而N层和其相应电极在制作本征I层之前制作；或者，P层和N层同时制作后制作相应电极，对此本申请不做具体限制，需要根据实际应用进行具体设计。此外，本申请实施例提供的P层和N层还可以复用阵列基板原有结构层进行制作，及，相应电极也可以复用阵列基板原有结构层，对此如下文具体描述。
以及，在半导体层为a-Si技术制作的半导体层时，无论晶体管为底栅型晶体管，还是顶栅型晶体管，半导体层的低速a-Si层均为靠近栅极一侧。此外，本申请实施例提供的晶体管对应低速a-Si层的厚度范围可以为30nm-100nm，包括端点值，晶体管对应高速a-Si层的厚度范围可以为50nm-200nm，包括端点值，及，晶体管对应N型a-Si层的厚度范围可以为20nm-100nm，包括端点值。
结合上述内容可知，本申请实施例提供的阵列基板，其可以为a-Si技术制作的阵列基板，还可以为LTPS技术制作的阵列基板；阵列基板的晶体管可以为底栅型晶体管，还可以为顶栅型晶体管。
此外，本申请实施例提供的阵列基板为液晶显示装置的阵列基板时，阵列基板可以设置于彩膜基板的上方(即阵列基板位于远离背光源模组一侧)，阵列基板还可以设置于彩膜基板的下方(即阵列基板位于靠近背光源模组一侧)，对此本申请均不做具体限制。本申请实施例提供的光电二极管可以为竖直方向设置的光电二极管，即光电二极管的P层、本征I层和N层的排列方向为阵列基板至彩膜基板的方向，对于阵列基板和彩膜基板的位置关系，可以根据P层和N层的位置关系进行判断。其中，由于光电二极管感应的光线为显示装置的盖板外侧手指等触控媒介所反射的光线，故而，在P层位于N层背离承载基板一侧时，阵列基板位于彩膜基板的下方；及，在P层位于N层朝向承载基板一侧时，阵列基板位于彩膜基板的上方。
为了更好的对本申请实施例提供的技术方案进行描述，下面以a-Si技术制作的阵列基板为例，且结合附图，对本申请实施例提供的技术方案进行更详细的描述。
在本申请一实施例中，阵列基板的晶体管为底栅型晶体管，且阵列基板位于彩膜基板的下方，即阵列基板的晶体管为底栅型晶体管、且光电二极管的P层位于N层背离承载基板一侧。具体参考图2a所示，为本申请实施例提供的另一种阵列基板的结构示意图，其中，阵列基板包括：
承载基板100；
位于承载基板100一侧的栅金属层，其中，栅金属层包括有晶体管的栅极210、栅极线220等结构；
位于所述栅金属层背离所述承载基板100一侧的栅绝缘层300；
位于所述栅绝缘层300背离所述承载基板100一侧的所述半导体层，所述半导体层包括所述晶体管的硅岛层410和所述光电二极管的本征I层420。其中，半导体层包括依次叠加设置的低速a-Si层、高速a-Si层和N型a-Si层。其中，所述依次叠加设置的低速a-Si层、高速a-Si层和N型a-Si层包括所述晶体管的硅岛层410，且所述低速a-Si层包括所述光电二极管的本征I层420。
位于所述半导体层背离所述承载基板100一侧的源漏金属层，源漏金属层包括有晶体管的源极510和漏极520，及数据线等结构；
位于所述源漏金属层背离所述承载基板100一侧的平坦化层600；
以及，位于所述平坦化层600背离所述承载基板100一侧的透明导电层700。
如图2a所示，本申请实施例提供的所述光电二极管的N层位于所述本征I层420朝向所述承载基板100一侧，且所述光电二极管的P层位于所述本征I层420背离所述承载基板100一侧。
在阵列基板的晶体管为底栅型晶体管，且阵列基板位于彩膜基板的下方时，即阵列基板为图2a所示类型结构时，可选的，本申请实施例提供的光电二极管的P层同样可以采用半导体层制作而成。其中，半导体层为采用a-Si技术制作而成时，所述低速a-Si层还包括所述光电二极管的P层；
以及，半导体层为LTPS技术制作而成时，所述多晶硅层还包括所述光电二极管的P层。即，在制作栅绝缘层完毕后，在栅绝缘层上形成低速a-Si层或多晶硅层(在此之前形成光电二极管的N层)，而后对低速a-Si层或多晶硅层上进行P型离子注入，形成光电二极管的P层，而未被离子注入的区域即为光电二极管的本征I层。
在光电二极管的P层同样采用半导体层制作而成时，由于低速a-Si层或多晶硅层对应光电二极管处的区域的厚度相当于光电二极管的本征I层和P层的厚度之和(本申请实施例提供的本征I层厚度范围可以为50nm-1000nm，包括端点值、且对应不同颜色子像素的厚度不同；P层的厚度范围为50nm-700nm，包括端点值)，故而，低速a-Si层或多晶硅层对应光电二极管处的区域的厚度与对应晶体管处的区域的厚度有差异，且不同颜色子像素对应区域的光电二极管的本征I层厚度也不相同，对此，可以采用多次成膜曝光显影刻蚀工艺，以制备该具有特殊厚度分布的低速a-Si层或多晶硅层。
下面以两次成膜曝光显影刻蚀工艺为了进行说明，具体结合图2b至图2g所示对两次成膜曝光显影刻蚀工艺，制备不同厚度分布的低速a-Si层或多晶硅层(下面以功能层进行描述)进行描述。
参考图2b所示，获取一衬底基板1000。
参考图2c所示，在承载基板1000上形成一定厚度的第一子功能层2001，并形成具有第一预设图案的第一光刻胶掩膜层3001；
参考图2d所示，刻蚀第一子功能层2001对应第一光刻胶掩膜层3001的镂空区域的部分，并去除第一光刻胶掩膜层3001；
参考图2e所示，形成与第一子功能层2001材料一致的第二子功能层2002，第二子功能层2002覆盖第一子功能层2001的表面，且覆盖第一子功能层2001在上一步骤中形成的镂空区域；
参考图2f所示，在第二子功能层2002的表面形成具有第二预设图案第二光刻胶掩膜层3002。其中，第二光刻胶掩膜层3002覆盖区域为功能层的厚度较大的区域。
参考图2g所示，刻蚀第二子功能层2002对应第二光刻胶掩膜层3002的镂空区域的部分，并去除第二光刻胶掩膜层3002，得到具有特殊厚度分布的功能层2000。
另外，在阵列基板的晶体管为底栅型晶体管，且阵列基板位于彩膜基板的下方时，即阵列基板为图2a所示类型结构时，可选的，在所述半导体层位于所述栅金属层背离所述承载基板一侧时，所述栅金属层包括所述光电二极管的N型电极，且所述N型电极与所述N层电连接。通过将栅极金属层分割刻蚀形成N型电极，以与N层电连接，进而避免形成多余金属层制备该N型电极，简化制作流程，降低制作成本。
此外，在阵列基板的晶体管为底栅型晶体管，且阵列基板位于彩膜基板的下方时，即阵列基板为图2a所示类型结构时，可选的，所述透明导电层700包括所述光电二极管的P型电极，且所述P型电极与所述P层电连接。通过将透明导电层700分割刻蚀形成P型电极，以与P层电连接(由于透明导电层与P层之前具有平坦化层，故而采用过孔实现电连接)，进而避免形成多余导电层制备该P型电极，简化制作流程，降低制作成本。
结合图2a所示结构，本申请实施例提供的阵列基板的制作方法可以包括：
S1、提供一承载基板100。
S2、在承载基板上制作栅金属层。栅金属层最终被图案化为栅极线220、晶体管的栅极210等结构。还可以进一步制备出光电二极管的N型电极。
S3、而后在栅金属层背离承载基板100一侧形成栅绝缘层300。
S4、在栅绝缘层背离承载基板一侧形成半导体层。半导体层最终被图案化为晶体管的硅岛层410和光电二极管的本征I层420。即，低速a-Si层图案化为光电二极管的本征I层420和晶体管的硅岛层410的区域。进一步的，低速a-Si层还可以制备光电二极管的P层。
S5、在半导体层背离承载基板100一侧形成源漏金属层。源漏金属层最终被图案化为数据线、晶体管的源极510和漏极520等结构。
S6、在源漏金属层背离承载基板100一侧形成平坦化层600。
S7、而后在平坦化层600背离承载基板一侧形成透明导电层700。透明导电层700可以被图案化为像素电极。以及，透明导电层700还可以被图案化为光电二极管的P型电极，且P型电极通过形成在平坦化层600内的过孔与P型接触连接。
在本申请一实施例中，阵列基板的晶体管为顶栅型晶体管，且阵列基板位于彩膜基板的下方，即阵列基板的晶体管为顶栅型晶体管、且光电二极管的P层位于N层背离承载基板一侧。具体参考图3所示，为本申请实施例提供的又一种阵列基板的结构示意图，其中，阵列基板包括：
承载基板100；
位于所述承载基板100一侧的半导体层，所述半导体层包括所述晶体管的硅岛层410和所述光电二极管的本征I层420；其中，半导体层包括依次叠加设置的低速a-Si层、高速a-Si层和N型a-Si层。其中，所述依次叠加设置的低速a-Si层、高速a-Si层和N型a-Si层包括所述晶体管的硅岛层410，且所述低速a-Si层包括所述光电二极管的本征I层420。
位于所述半导体层背离所述承载基板100一侧的第一绝缘层800；
位于所述第一绝缘层800背离所述承载基板100一侧的栅金属层，其中，栅金属层包括有晶体管的栅极210、栅极线220等结构；
位于所述栅金属层背离所述承载基板100一侧的栅绝缘层300；
位于所述栅绝缘层300背离所述承载基板100一侧的源漏金属层，源漏金属层包括有晶体管的源极510和漏极520，及数据线等结构；
位于所述源漏金属层背离所述承载基板100一侧的平坦化层600；
以及，位于所述平坦化层600背离所述承载基板100一侧的透明导电层700。
如图3所示，本申请实施例提供的所述光电二极管的N层位于所述本征I层朝向所述承载基板100一侧，且所述光电二极管的P层位于所述本征I层420背离所述承载基板100一侧。
在阵列基板的晶体管为底栅型晶体管，且阵列基板位于彩膜基板的下方时，即阵列基板为图3所示类型结构时，可选的，本申请实施例提供的光电二极管的P层同样可以采用半导体层制作而成。其中，半导体层为采用a-Si技术制作而成时，所述低速a-Si层还包括所述光电二极管的P层；
以及，半导体层为LTPS技术制作而成时，所述多晶硅层还包括所述光电二极管的P层。即，在高速a-Si层上形成低速a-Si层或在承载基板上形成多晶硅层后，而后对低速a-Si层或多晶硅层上进行P型离子注入，形成光电二极管的P层，而未被离子注入的区域即为光电二极管的本征I层。
在光电二极管的P层同样采用半导体层制作而成时，由于低速a-Si层或多晶硅层对应光电二极管处的区域的厚度相当于光电二极管的本征I层和P层的厚度之和(本申请实施例提供的本征I层厚度范围可以为50nm-1000nm，包括端点值、且对应不同颜色子像素的厚度不同；P层的厚度范围为50nm-700nm，包括端点值)，故而，低速a-Si层或多晶硅层对应光电二极管处的区域的厚度与对应晶体管处的区域的厚度有差异，且不同颜色子像素对应区域的光电二极管的本征I层厚度也不相同，对此，可以采用多次成膜曝光显影刻蚀工艺，以制备该具有特殊厚度分布的低速a-Si层或多晶硅层。
另外，在阵列基板的晶体管为顶栅型晶体管，且阵列基板位于彩膜基板的下方时，即阵列基板为图3所示类型结构时，可选的，所述透明导电层700包括所述光电二极管的P型电极，且所述P型电极与所述P层电连接。通过将透明导电层700分割刻蚀形成P型电极，以与P层电连接(由于透明导电层与P层之前具有平坦化层和栅绝缘层，故而采用过孔实现电连接)，进而避免形成多余导电层制备该P型电极，简化制作流程，降低制作成本。
此外，在阵列基板的晶体管为顶栅型晶体管，且阵列基板位于彩膜基板的下方时，即阵列基板为图3所示类型结构时，可选的，在所述半导体层位于所述栅金属层朝向所述承载基板一侧时，所述N型a-Si层还包括所述光电二极管的N层。首先形成N型电极，而后将形成的N型a-Si层分割形成光电二极管的N层，进而避免形成多余的膜层，简化制作流程，降低制作成本。其中，本申请实施例提供的N层厚度范围可以为20nm-100nm，包括端点值。
结合图3所示结构，本申请实施例提供的阵列基板的制作方法可以包括：
S1、提供一承载基板100。
S2、在承载基板100上制作半导体层。半导体层最终被图案化为晶体管的硅岛层和光电二极管的本征I层。此外，在制作半导体层之前，还可以制作遮光层和缓冲层。半导体层最终被图案化为晶体管的硅岛层410和光电二极管的本征I层420。即，低速a-Si层图案化为光电二极管的本征I层420和晶体管的硅岛层410的区域。进一步的，低速a-Si层还可以制备光电二极管的P层。此外，在制作半导体层前，可以先在承载基板上形成光电二极管的N型电极，而后在N型电极背离承载基板100一侧形成光电二极管的N层，而后再制作半导体层。
S3、在半导体层背离承载基板100一侧制作第一绝缘层800。
S4、在第一绝缘层800背离承载基板100一侧制作栅金属层。栅金属层最终被图案化为栅极线220、晶体管的栅极210等结构。
S5、在栅金属层背离承载基板100一侧制作栅绝缘层300。
S6、在栅绝缘层300背离承载基板100一侧制作源漏金属层。源漏金属层最终被图案化为数据线、晶体管的源极510和漏极520等结构。
S7、在源漏金属层背离承载基板100一侧形成平坦化层600。
S8、而后在平坦化层600背离承载基板100一侧形成透明导电层700。透明导电层700可以被图案化为像素电极。以及，透明导电层700还可以被图案化为光电二极管的P型电极，且P型电极通过形成在平坦化层600内的过孔与P型接触连接。
在本申请一实施例中，阵列基板的晶体管为底栅型晶体管，且阵列基板位于彩膜基板的上方，即阵列基板的晶体管为底栅型晶体管、且光电二极管的N层位于P层背离承载基板一侧。具体参考图4所示，为本申请实施例提供的另一种阵列基板的结构示意图，其中，阵列基板包括：
承载基板100；
位于承载基板100一侧的栅金属层，其中，栅金属层包括有晶体管的栅极210、栅极线220等结构；
位于所述栅金属层背离所述承载基板100一侧的栅绝缘层300；
位于所述栅绝缘层300背离所述承载基板100一侧的所述半导体层，所述半导体层包括所述晶体管的硅岛层410和所述光电二极管的本征I层420。其中，半导体层包括依次叠加设置的低速a-Si层、高速a-Si层和N型a-Si层。其中，所述依次叠加设置的低速a-Si层、高速a-Si层和N型a-Si层包括所述晶体管的硅岛层410，且所述低速a-Si层包括所述光电二极管的本征I层420。
位于所述半导体层背离所述承载基板100一侧的源漏金属层，源漏金属层包括有晶体管的源极510和漏极520，及数据线等结构；
位于所述源漏金属层背离所述承载基板100一侧的平坦化层600；
以及，位于所述平坦化层600背离所述承载基板100一侧的透明导电层700。
如图4所示，本申请实施例提供的所述光电二极管的P层位于所述本征I层420朝向所述承载基板100一侧，且所述光电二极管的N层位于所述本征I层420背离所述承载基板100一侧。
在阵列基板的晶体管为底栅型晶体管，且阵列基板位于彩膜基板的上方时，即阵列基板为图4所示类型结构时，可选的，本申请实施例提供的光电二极管的N层同样可以采用半导体层制作而成。其中，半导体层为采用a-Si技术制作而成时，所述低速a-Si层还包括所述光电二极管的N层；
以及，半导体层为LTPS技术制作而成时，所述多晶硅层还包括所述光电二极管的N层。即，在制作栅绝缘层完毕后，在栅绝缘层上形成低速a-Si层或多晶硅层(在此之前形成光电二极管的透明的P型电极和P层)，而后对低速a-Si层或多晶硅层上进行N型离子注入，形成光电二极管的N层，而未被离子注入的区域即为光电二极管的本征I层。
在光电二极管的N层同样采用半导体层制作而成时，由于低速a-Si层或多晶硅层对应光电二极管处的区域的厚度相当于光电二极管的本征I层和N层的厚度之和，故而，低速a-Si层或多晶硅层对应光电二极管处的区域的厚度与对应晶体管处的区域的厚度有差异，且不同颜色子像素对应区域的光电二极管的本征I层厚度也不相同，对此，可以采用多次成膜曝光显影刻蚀工艺，以制备该具有特殊厚度分布的低速a-Si层或多晶硅层。
另外，在阵列基板的晶体管为底栅型晶体管，且阵列基板位于彩膜基板的上方时，即阵列基板为图4所示类型结构时，可选的，在所述半导体层位于所述栅金属层背离所述承载基板100一侧时，所述N型a-Si层还包括所述光电二极管的N层。即，光电二极管的N层采用N型a-Si层制作，将形成的N型a-Si层分割形成光电二极管的N层，进而避免形成多余的膜层，简化制作流程，降低制作成本。
此外，在阵列基板的晶体管为底栅型晶体管，且阵列基板位于彩膜基板的上方时，即阵列基板为图4所示类型结构时，可选的，所述透明导电层700包括所述光电二极管的N型电极，且所述N型电极与所述N层电连接，且所述N型电极背离所述承载基板一侧设置有一挡光层，所述挡光层覆盖范围包括所述本征I层对应区域。通过将透明导电层700分割刻蚀形成N型电极，以与N层电连接(由于透明导电层与N层之前具有平坦化层，故而采用过孔实现电连接)，进而避免形成多余导电层制备该N型电极，简化制作流程，降低制作成本。
结合图4所示结构，本申请实施例提供的阵列基板的制作方法可以包括：
S1、提供一承载基板100。
S2、在承载基板上制作栅金属层。栅金属层最终被图案化为栅极线220、晶体管的栅极210等结构。
S3、而后在栅金属层背离承载基板100一侧形成栅绝缘层300。
S4、在栅绝缘层背离承载基板一侧形成半导体层。半导体层最终被图案化为晶体管的硅岛层410和光电二极管的本征I层420。即，低速a-Si层图案化为光电二极管的本征I层420和晶体管的硅岛层410的区域。另外，半导体层的低速a-Si层可以制作本征I层420的同时，还可以制作为光电二极管的N层，或者，光电二极管的N层由N型a-Si层图案化分割而成。此外，在制备栅绝缘层300完毕、且在制备半导体层前，可以在栅绝缘层300上形成透明导电的P型电极，而后在P型电极上形成光电二极管的P层，而后再次制备半导体层。
S5、在半导体层背离承载基板100一侧形成源漏金属层。源漏金属层最终被图案化为数据线、晶体管的源极510和漏极520等结构。进一步的，所述源漏金属层还包括所述光电二极管的N型电极，即将源漏金属层分割形成源极、漏极和数据线等结构外，还分割形成N型电极。
S6、在源漏金属层背离承载基板100一侧形成平坦化层600。
S7、而后在平坦化层600背离承载基板一侧形成透明导电层700。透明导电层700可以被图案化为像素电极。以及，除了可以通过源漏金属层制备N型电极外，还可以通过透明导电层700还可以被图案化为光电二极管的N型电极，且N型电极通过形成在平坦化层600内的过孔与N型接触连接，而后在N型电极背离承载基板100一侧形成挡光层。
在本申请一实施例中，阵列基板的晶体管为顶栅型晶体管，且阵列基板位于彩膜基板的上方，即阵列基板的晶体管为顶栅型晶体管、且光电二极管的N层位于P层背离承载基板一侧。具体参考图5所示，为本申请实施例提供的又一种阵列基板的结构示意图，其中，阵列基板包括：
承载基板100；
位于所述承载基板100一侧的半导体层，所述半导体层包括所述晶体管的硅岛层410和所述光电二极管的本征I层420；其中，半导体层包括依次叠加设置的低速a-Si层、高速a-Si层和N型a-Si层。其中，所述依次叠加设置的低速a-Si层、高速a-Si层和N型a-Si层包括所述晶体管的硅岛层410，且所述低速a-Si层包括所述光电二极管的本征I层420。
位于所述半导体层背离所述承载基板100一侧的第一绝缘层800；
位于所述第一绝缘层800背离所述承载基板100一侧的栅金属层，其中，栅金属层包括有晶体管的栅极210、栅极线220等结构；
位于所述栅金属层背离所述承载基板100一侧的栅绝缘层300；
位于所述栅绝缘层300背离所述承载基板100一侧的源漏金属层，源漏金属层包括有晶体管的源极510和漏极520，及数据线等结构；
位于所述源漏金属层背离所述承载基板100一侧的平坦化层600；
以及，位于所述平坦化层600背离所述承载基板100一侧的透明导电层700。
如图5所示，本申请实施例提供的所述光电二极管的P层位于所述本征I层420朝向所述承载基板100一侧，且所述光电二极管的N层位于所述本征I层420背离所述承载基板100一侧。
在阵列基板的晶体管为底栅型晶体管，且阵列基板位于彩膜基板的上方时，即阵列基板为图5所示类型结构时，可选的，本申请实施例提供的光电二极管的N层同样可以采用半导体层制作而成。其中，半导体层为采用a-Si技术制作而成时，所述低速a-Si层还包括所述光电二极管的N层；
以及，半导体层为LTPS技术制作而成时，所述多晶硅层还包括所述光电二极管的N层。即，在高速a-Si层上形成低速a-Si层或在承载基板上形成多晶硅层后，而后对低速a-Si层或多晶硅层上进行N型离子注入，形成光电二极管的N层，而未被离子注入的区域即为光电二极管的本征I层。
在光电二极管的N层同样采用半导体层制作而成时，由于低速a-Si层或多晶硅层对应光电二极管处的区域的厚度相当于光电二极管的本征I层和N层的厚度之和，故而，低速a-Si层或多晶硅层对应光电二极管处的区域的厚度与对应晶体管处的区域的厚度有差异，且不同颜色子像素对应区域的光电二极管的本征I层厚度也不相同，对此，可以采用多次成膜曝光显影刻蚀工艺，以制备该具有特殊厚度分布的低速a-Si层或多晶硅层。
此外，在阵列基板的晶体管为底栅型晶体管，且阵列基板位于彩膜基板的上方时，即阵列基板为图5所示类型结构时，可选的，所述透明导电层700包括所述光电二极管的N型电极，且所述N型电极与所述N层电连接，且所述N型电极背离所述承载基板100一侧设置有一挡光层，所述挡光层覆盖范围包括所述本征I层对应区域。通过将透明导电层分割刻蚀形成N型电极，以与N层电连接(由于透明导电层与N层之前具有平坦化层和栅绝缘层，故而采用过孔实现电连接)，进而避免形成多余导电层制备该N型电极，简化制作流程，降低制作成本。
结合图5所示结构，本申请实施例提供的阵列基板的制作方法可以包括：
S1、提供一承载基板100。
S2、在承载基板100上制作半导体层。半导体层最终被图案化为晶体管的硅岛层和光电二极管的本征I层。此外，在制作半导体层之前，还可以制作遮光层和缓冲层。半导体层最终被图案化为晶体管的硅岛层410和光电二极管的本征I层420。即，低速a-Si层图案化为光电二极管的本征I层420和晶体管的硅岛层410的区域。进一步的，低速a-Si层还可以制备光电二极管的N层，即，半导体层的低速a-Si层可以制作本征I层420的同时，还可以制作为光电二极管的N层。此外，在制作半导体层前，可以先在承载基板上形成光电二极管的透明导电的P型电极，而后在P型电极背离承载基板100一侧形成光电二极管的P层，而后再制作半导体层。
S3、在半导体层背离承载基板100一侧制作第一绝缘层800。
S4、在第一绝缘层800背离承载基板100一侧制作栅金属层。栅金属层最终被图案化为栅极线220、晶体管的栅极210等结构。栅金属层还可以进一步图案化分割制备出光电二极管的N型电极。
S5、在栅金属层背离承载基板100一侧制作栅绝缘层300。
S6、在栅绝缘层300背离承载基板100一侧制作源漏金属层。源漏金属层最终被图案化为数据线、晶体管的源极510和漏极520等结构。进一步的，源漏金属层还可以被图案化分割为N型电极。
S7、在源漏金属层背离承载基板100一侧形成平坦化层600。
S8、而后在平坦化层600背离承载基板100一侧形成透明导电层700。透明导电层700可以被图案化为像素电极。除了可以通过源漏金属层或栅金属层制备N型电极外，透明导电层700还可以被图案化为光电二极管的N型电极，且N型电极通过形成在平坦化层600内的过孔与N型接触连接，而后在N型电极背离承载基板100一侧形成挡光层。
除上述实施例所示的，光电二极管的P层和N层分别位于本征I层的不同侧外，在本申请一实施例中，本申请实施例提供的所述光电二极管的N层和P层还可以均位于所述本征I层的同侧。参考图6所示，为本申请实施例提供的又一种阵列基板的结构示意图，其中，晶体管的硅岛层410和光电二极管的本征I层420均由半导体层形成。而后形成光电二极管的N层和P层，及各自相应的电极。其中，在光电二极管的N层和P层位于本征I层的同侧时(即N层和P层均位于本征I层背离承载基板一侧或N层和P层均位于本征I层朝向承载基板一侧时)，N层和P层可以采用各自单独形成的膜层制备而成，或者，N层和P层可以采用同一单独形成的膜层制备而成。
又或者，在所述光电二极管的N层和P层均位于所述本征I层背离所述承载基板一侧时，N层和P层可以在阵列基板为采用a-Si技术制作而成的阵列基板时，所述低速a-Si层还包括所述N层和所述P层，其中，所述N层和所述P层相互隔离；
以及，所述多晶硅层还包括所述N层和所述P层，其中，所述N层和所述P层相互隔离。
此外，在所述光电二极管的N层和P层均位于所述本征I层背离所述承载基板一侧时，N层和P层不仅可以采用半导体层制作而成，N型电极和P型电极也均可以采用透明导电层分割而成，对此本申请不做具体限制。
相应的，本申请实施例还提供了一种显示装置，所述显示装置包括上述任意一实施例提供的阵列基板。
参考图7所示，为本申请实施例提供的一种显示装置的结构示意图，其中，显示装置为液晶显示装置，显示装置包括：
显示面板1100，显示面板1100包括上述任意一实施例提供的阵列基板；
以及，为显示面板1100提供背光源(如箭头所示光线)的背光源模组1200。
在本申请实施例提供的显示装置中，其可以为液晶显示装置，还可以为有机电致发光显示装置，对此类型本申请不做具体限制。
本申请实施例提供了一种阵列基板及显示装置，所述阵列基板包括：由子像素组成的子像素阵列，所述子像素包括有彩色子像素，所述有彩色子像素包括红色子像素、绿色子像素和蓝色子像素；至少一个所述有彩色子像素对应区域分别设置有至少一个光电二极管，所述光电二极管的本征I层的厚度为仅响应其所对应有彩色子像素的颜色的厚度，其中，所述红色子像素对应的所述光电二极管的本征I层的厚度，大于所述绿色子像素对应的所述光电二极管的本征I层的厚度，且所述绿色子像素对应的所述光电二极管的本征I层的厚度，大于所述蓝色子像素对应的所述光电二极管的本征I层的厚度。
由上述内容可知，本申请实施例提供的技术方案，将光电二极管设置于有彩色子像素对应区域，并且，光电二极管的本征I层厚度为仅响应其所对应有彩色子像素的颜色的厚度，通过光电二极管的本征I层厚度和对应有彩色子像素的颜色相匹配设置，避免其他颜色光对光电二极管造成干扰，如红色子像素对应的光电二极管的本征I层厚度为仅响应红光的厚度，进而可以避免蓝光、绿光等对该光电二极管造成干扰，进而提高光电二极管的采集灵敏度，进而提高显示装置的灵敏度。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (21)
1.一种阵列基板，其特征在于，所述阵列基板包括：由子像素组成的子像素阵列，所述子像素包括有彩色子像素，所述有彩色子像素包括红色子像素、绿色子像素和蓝色子像素；
至少一个所述有彩色子像素对应区域分别设置有至少一个光电二极管，所述光电二极管的本征I层的厚度为仅响应其所对应有彩色子像素的颜色的厚度，其中，所述红色子像素对应的所述光电二极管的本征I层的厚度，大于所述绿色子像素对应的所述光电二极管的本征I层的厚度，且所述绿色子像素对应的所述光电二极管的本征I层的厚度，大于所述蓝色子像素对应的所述光电二极管的本征I层的厚度。
2.根据权利要求1所述的阵列基板，其特征在于，所述子像素还包括白色子像素，所述白色子像素对应区域设置有至少一个所述光电二极管；
其中，任意一所述白色子像素对应的光电二极管的本征I层的厚度，与所述有彩色子像素中任意一子像素对应的所述光电二极管的本征I层的厚度相同。
3.根据权利要求2所述的阵列基板，其特征在于，所述白色子像素对应的光电二极管的本征I层的厚度，与所述有彩色子像素中同一种颜色的子像素对应的所述光电二极管的本征I层的厚度相同。
4.根据权利要求1～3任意一项所述的阵列基板，其特征在于，所述阵列基板包括多个晶体管及半导体层，其中，所述半导体层包括所述晶体管的硅岛层和所述光电二极管的本征I层。
5.根据权利要求4所述的阵列基板，其特征在于，所述半导体层包括依次叠加设置的低速a-Si层、高速a-Si层和N型a-Si层，其中，所述低速a-Si层靠近所述栅金属层一侧；其中，所述依次叠加设置的低速a-Si层、高速a-Si层和N型a-Si层包括所述晶体管的硅岛层，且所述低速a-Si层包括所述光电二极管的本征I层；
或者，所述半导体层为多晶硅层；其中，所述多晶硅层包括所述晶体管的硅岛层和所述光电二极管的本征I层。
6.根据权利要求5所述的阵列基板，其特征在于，所述阵列基板包括：承载基板；
位于所述承载基板一侧的栅金属层；
位于所述栅金属层背离所述承载基板一侧的栅绝缘层；
位于所述栅绝缘层背离所述承载基板一侧的所述半导体层，所述半导体层包括所述晶体管的硅岛层和所述光电二极管的本征I层；
位于所述半导体层背离所述承载基板一侧的源漏金属层；
位于所述源漏金属层背离所述承载基板一侧的平坦化层；
以及，位于所述平坦化层背离所述承载基板一侧的透明导电层；
或者，所述阵列基板包括：承载基板；
位于所述承载基板一侧的半导体层，所述半导体层包括所述晶体管的硅岛层和所述光电二极管的本征I层；
位于所述半导体层背离所述承载基板一侧的第一绝缘层；
位于所述第一绝缘层背离所述承载基板一侧的栅金属层；
位于所述栅金属层背离所述承载基板一侧的栅绝缘层；
位于所述栅绝缘层背离所述承载基板一侧的源漏金属层；
位于所述源漏金属层背离所述承载基板一侧的平坦化层；
以及，位于所述平坦化层背离所述承载基板一侧的透明导电层。
7.根据权利要求6所述的阵列基板，其特征在于，在所述半导体层位于所述栅金属层朝向所述承载基板一侧时，所述阵列基板还包括：
位于所述承载基板与所述半导体层之间的遮光层，且所述遮光层覆盖范围包括所述晶体管的硅岛层对应区域。
8.根据权利要求7所述的阵列基板，其特征在于，所述阵列基板还包括：
位于所述遮光层与所述半导体层之间的缓冲层。
9.根据权利要求6所述的阵列基板，其特征在于，所述光电二极管的N层位于所述本征I层朝向所述承载基板一侧，且所述光电二极管的P层位于所述本征I层背离所述承载基板一侧。
10.根据权利要求9所述的阵列基板，其特征在于，所述低速a-Si层还包括所述光电二极管的P层；
以及，所述多晶硅层还包括所述光电二极管的P层。
11.根据权利要求9所述的阵列基板，其特征在于，在所述半导体层位于所述栅金属层朝向所述承载基板一侧时，所述N型a-Si层还包括所述光电二极管的N层。
12.根据权利要求9所述的阵列基板，其特征在于，在所述半导体层位于所述栅金属层背离所述承载基板一侧时，所述栅金属层包括所述光电二极管的N型电极，且所述N型电极与所述N层电连接。
13.根据权利要求9所述的阵列基板，其特征在于，所述透明导电层包括所述光电二极管的P型电极，且所述P型电极与所述P层电连接。
14.根据权利要求6所述的阵列基板，其特征在于，所述光电二极管的P层位于所述本征I层朝向所述承载基板一侧，且所述光电二极管的N层位于所述本征I层背离所述承载基板一侧。
15.根据权利要求14所述的阵列基板，其特征在于，所述低速a-Si层还包括所述光电二极管的N层；
以及，所述多晶硅层还包括所述光电二极管的N层。
16.根据权利要求14所述的阵列基板，其特征在于，在所述半导体层位于所述栅金属层背离所述承载基板一侧时，所述N型a-Si层还包括所述光电二极管的N层。
17.根据权利要求14所述的阵列基板，其特征在于，所述透明导电层包括所述光电二极管的N型电极，且所述N型电极与所述N层电连接，且所述N型电极背离所述承载基板一侧设置有一挡光层，所述挡光层覆盖范围包括所述本征I层对应区域。
18.根据权利要求14所述的阵列基板，其特征在于，所述源漏金属层还包括所述光电二极管的N型电极。
19.根据权利要求6所述的阵列基板，其特征在于，所述光电二极管的N层和P层均位于所述本征I层的同侧。
20.根据权利要求19所述的阵列基板，其特征在于，在所述光电二极管的N层和P层均位于所述本征I层背离所述承载基板一侧时，所述低速a-Si层还包括所述N层和所述P层，其中，所述N层和所述P层相互隔离；
以及，所述多晶硅层还包括所述N层和所述P层，其中，所述N层和所述P层相互隔离。
21.一种显示装置，其特征在于，所述显示装置包括权利要求1～20任意一项所述的阵列基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711178526.9A CN107978609B (zh) | 2017-11-23 | 2017-11-23 | 一种阵列基板及显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711178526.9A CN107978609B (zh) | 2017-11-23 | 2017-11-23 | 一种阵列基板及显示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107978609A true CN107978609A (zh) | 2018-05-01 |
| CN107978609B CN107978609B (zh) | 2020-11-13 |
Family
ID=62011112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711178526.9A Active CN107978609B (zh) | 2017-11-23 | 2017-11-23 | 一种阵列基板及显示装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107978609B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108807556A (zh) * | 2018-06-11 | 2018-11-13 | 京东方科技集团股份有限公司 | 一种光学传感器件及其制作方法、显示器件、显示设备 |
| CN112596294A (zh) * | 2020-12-23 | 2021-04-02 | 京东方科技集团股份有限公司 | 显示装置、显示面板及其制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060030084A1 (en) * | 2002-08-24 | 2006-02-09 | Koninklijke Philips Electronics, N.V. | Manufacture of electronic devices comprising thin-film circuit elements |
| CN102473792A (zh) * | 2009-08-19 | 2012-05-23 | 夏普株式会社 | 光传感器、半导体器件和液晶面板 |
| US20130120760A1 (en) * | 2011-11-11 | 2013-05-16 | Daniel H. Raguin | Ambient light rejection for non-imaging contact sensors |
| CN107093617A (zh) * | 2017-05-02 | 2017-08-25 | 京东方科技集团股份有限公司 | 阵列基板、图像采集方法及显示装置 |
-
2017
- 2017-11-23 CN CN201711178526.9A patent/CN107978609B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060030084A1 (en) * | 2002-08-24 | 2006-02-09 | Koninklijke Philips Electronics, N.V. | Manufacture of electronic devices comprising thin-film circuit elements |
| CN102473792A (zh) * | 2009-08-19 | 2012-05-23 | 夏普株式会社 | 光传感器、半导体器件和液晶面板 |
| US20130120760A1 (en) * | 2011-11-11 | 2013-05-16 | Daniel H. Raguin | Ambient light rejection for non-imaging contact sensors |
| CN107093617A (zh) * | 2017-05-02 | 2017-08-25 | 京东方科技集团股份有限公司 | 阵列基板、图像采集方法及显示装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108807556A (zh) * | 2018-06-11 | 2018-11-13 | 京东方科技集团股份有限公司 | 一种光学传感器件及其制作方法、显示器件、显示设备 |
| WO2019238026A1 (zh) * | 2018-06-11 | 2019-12-19 | 京东方科技集团股份有限公司 | 光学传感器件及其制作方法、显示器件 |
| CN108807556B (zh) * | 2018-06-11 | 2021-01-29 | 京东方科技集团股份有限公司 | 一种光学传感器件及其制作方法、显示器件、显示设备 |
| US11489020B2 (en) | 2018-06-11 | 2022-11-01 | Beijing Boe Technology Development Co., Ltd. | Optical sensor device, method for fabricating the same, display device |
| CN112596294A (zh) * | 2020-12-23 | 2021-04-02 | 京东方科技集团股份有限公司 | 显示装置、显示面板及其制造方法 |
| US11662635B2 (en) | 2020-12-23 | 2023-05-30 | Boe Technology Group Co., Ltd. | Display device, display panel and method for manufacturing same |
| CN112596294B (zh) * | 2020-12-23 | 2023-10-24 | 京东方科技集团股份有限公司 | 显示装置、显示面板及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107978609B (zh) | 2020-11-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4856810B2 (ja) | Ｏｌｅｄディスプレイの画素素子構造とその製造方法 | |
| CN100385328C (zh) | 液晶显示装置及其制造方法 | |
| CN104460147B (zh) | 薄膜晶体管阵列基板、制造方法及显示装置 | |
| CN110504275A (zh) | 阵列基板及其制作方法、显示面板和显示装置 | |
| CN108022948A (zh) | 有机发光显示装置及其制造方法 | |
| CN103985734B (zh) | 一种透明显示装置及其制作方法 | |
| CN108022957A (zh) | 有机发光显示装置及其制造方法 | |
| CN105304682B (zh) | 一种硅基oled图像收发装置及其制作方法 | |
| CN106067466A (zh) | 薄膜晶体管基板及其制造方法 | |
| CN106531763A (zh) | 显示装置 | |
| US8045081B2 (en) | Liquid crystal display device with photosensor and method of fabricating the same | |
| CN104730759A (zh) | 显示面板及其制作方法 | |
| CN108319087A (zh) | 液晶显示器 | |
| CN101907807A (zh) | 具有氧化物薄膜晶体管的显示器及其制造方法 | |
| CN101409263B (zh) | 像素结构、显示面板以及光电装置的制造方法 | |
| CN102751298A (zh) | 集成电路装置 | |
| CN107836041A (zh) | 大面积oled微型显示器及其制造方法 | |
| CN111399292A (zh) | 阵列基板及其制备方法和触控液晶显示装置 | |
| CN106918966A (zh) | 显示装置 | |
| CN103033997B (zh) | 显示装置及其制造方法 | |
| CN112510015B (zh) | 显示面板以及电子设备 | |
| CN103474573B (zh) | 薄膜晶体管及其制备方法、阵列基板和显示面板 | |
| CN105137645B (zh) | 一种彩膜阵列基板及其制造方法、显示装置 | |
| CN107978609A (zh) | 一种阵列基板及显示装置 | |
| CN106887439A (zh) | 阵列基板及其制作方法、显示面板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |