CN107924704B - 3d nand存储器的自适应操作 - Google Patents

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Abstract

在一种包括可单独选择的NAND串的集合的非易失性存储器块中，位线电流感测单元配置为感测块的可单独选择的NAND串的集合的位线电流。位线电压调节单元配置为将第一位线电压和第二位线电压分别施加到具有大于和小于最小电流的位线电流的可单独选择的NAND串的集合，该第二位线电压大于该第一位线电压。

Description

3D NAND存储器的自适应操作
技术领域
本申请涉及可重新编程的非易失性存储器(例如半导体闪存存储器)的操作。
背景技术
能够对电荷进行非易失性存储的固态存储器(特别是以封装为小形状因数卡的EEPROM和闪存EEPROM的形式)已经成为各种移动和手持设备(尤其是信息电器和消费电子产品)中的存储的选择。与同样为固态存储器的RAM(随机存取存储器)不同，闪存存储器是非易失性的，并且即使在电源被关断之后也保留其存储的数据。另外，与ROM(只读存储器)不同，闪存存储器类似于磁盘存储装置是可重写的。
闪存EEPROM类似于EEPROM(电可擦除且可编程只读存储器)，在于它是可以被擦除并且将新数据写入或“编程”到它们的存储器单元中的非易失性存储器。两者都利用在场效应晶体管结构中的、设置在半导体基板中的沟道区域之上的、在源极区域与漏极区域之间的浮置(未连接的)导电栅极。然后控制栅极设置在浮置栅极之上。晶体管的阈值电压特性由保留在浮置栅极上的电荷量控制。换言之，对于浮置栅极上的给定的电荷水平，存在要在晶体管被导“通”之前施加到控制栅极的对应的电压(阈值)，以允许其源极区域与漏极区域之间的传导。闪存存储器(例如闪存EEPROM)允许同时擦除存储器单元的整个块。
浮置栅极可以保持一定范围的电荷，并且因此可以被编程到阈值电压窗口内的任何阈值电压电平(threshold voltage level)。阈值电压窗口的大小由装置的最小和最大阈值电平界定，装置的最小和最大阈值电平进而对应于可以编程到浮置栅极上的电荷的范围。阈值窗口通常取决于存储器装置的特性、操作条件和历史。原则上，窗口内的每个不同的、可分辨的阈值电压电平范围可以用于指定单元的有限存储状态。
非易失性存储器装置还由具有用于存储电荷的电介质层的存储器单元制造。使用电介质层，而不是之前描述的导电浮置栅极元件。ONO电介质层跨越源极扩散(diffusion)与漏极扩散之间的沟道延伸。一个数据位的电荷被局域化在邻接漏极的电介质层中，并且另一数据位的电荷被局域化在邻接源极的电介质层中。通过单独地读取电介质内的空间分离的电荷存储区域的二进制状态来实现多状态数据存储。
许多非易失性存储器沿着基板(例如，硅基板)的表面形成为二维(2D)或平面存储器。其他非易失性存储器为三维(3-D)存储器，其单片形成在具有设置在基板上方的有源区的存储器单元的一个或多个物理级中。
发明内容
三维非易失性存储器中的块可以包括多个可单独选择的NAND串的集合，其中一些具有的特性可能超出NAND串的特性的正常范围，这可能使得它们在测试期间或操作期间在某个时刻失效。例如，因为在擦除校验期间流过可单独选择的NAND串的集合的电流由于与擦除的存储器单元串联的电阻而较低，所以可能会发生擦除失效。这样的电阻例如可能是由于NAND串与位线之间的、或NAND串与公共源极之间的不良连接，或者可能是由于一个或多个选择晶体管、或某些其他元件引起的。由于这样的电阻所引起的低电流可以通过施加更高的位线电压来克服。这可以在逐串的基础上、在逐列的基础上(其中列中包含多个位线)、或者对于整个可单独选择的NAND串的集合来完成。可以维护记录以指示要使用的位线电压。可以通过施加增加的选择线电压使由选择晶体管引起的低电流达到可接受的水平。存储在需要修改的参数(例如增加的位线或选择线电压)的块的部分中的数据可以用增加的冗余率来存储，以确保数据被安全地维护。
三维非易失性存储器系统的示例包括：包含多个可单独选择的NAND串的集合的块；位线电流感测单元，其配置为感测块的可单独选择的NAND串的集合的位线电流，并将位线电流与最小电流进行比较；以及与位线电流感测单元通信的位线电压调节单元，位线电压调节单元配置为将第一位线电压施加到具有大于最小电流的位线电流的可单独选择的NAND串的集合，并且配置为将第二位线电压施加到具有小于最小电流的位线电流的可单独选择的NAND串的集合，第二位线电压大于第一位线电压。
可以在块的编程、读取或擦除期间，施加第一位线电压和第二位线电压。位线电流感测单元可以配置为感测块的多个可单独选择的NAND串的集合中的每一个的位线电流，并将位线电流中的每一个与最小电流进行比较，并且位线电压调节单元可以配置为至少将第二位线电压施加到块中的多个可单独选择的NAND串的集合中的具有小于最小电流的位线电流的任一个。表可以记录至少接收第二位线电压的每个可单独选择的NAND串的集合的条目，条目指示要施加到对应的可单独选择的NAND串的集合的位线电压。选择线电压感测单元可以配置为感测选择线阈值电压，并将选择线阈值电压与最小阈值电压进行比较；并且选择线电压调节单元可以配置为调节具有小于最小阈值电压的选择线阈值电压的选择线的选择线电压。表可以记录具有小于最小阈值电压的选择线阈值电压的每个可单独选择的NAND串的集合的条目，表中的条目指示要施加到对应的可单独选择的NAND串的集合中的选择线的选择线电压。自适应数据编码单元可以在存储之前用可变冗余编码数据，自适应数据编码单元可以配置为将第一冗余方案应用于存储在具有大于最小电流的位线电流的可单独选择的NAND串的集合中的数据，并且配置为将第二冗余方案应用于存储在具有小于最小电流的位线电流的可单独选择的NAND串的集合中的数据。表可以记录具有小于最小电流的位线电流的每个可单独选择的NAND串的集合的条目，表中的条目指示要应用于存储在对应的可单独选择的NAND串的集合中的数据的冗余方案。
三维非易失性存储器的示例包括：块中的第一可单独选择的NAND串的集合，用第一级别的冗余编码第一可单独选择的NAND串的集合中的数据；以及块中的第二可单独选择的NAND串的集合，用第二级别的冗余编码第二可单独选择的NAND串的集合中的数据，第二级别的冗余比第一级别的冗余提供更高水平的纠错能力。
自适应编码器/解码器可以配置为根据在其中存储数据的可单独选择的NAND串的集合的特性，用可变级别的冗余来编码和解码数据。位线调节单元可以配置为将第一位线电压施加到第一可单独选择的NAND串的集合中的位线，并且配置为将第二位线电压施加到第二可单独选择的NAND串的集合中的位线。自适应编码器/解码器的配置、以及施加第一位线电压和第二位线电压的位线调节单元的配置可以响应于对第一可单独选择的NAND串的集合和第二可单独选择的NAND串的集合的测试。选择线调节单元可以配置为将第一选择电压施加到第一可单独选择的NAND串的集合中的第一选择线，并且配置为将第二选择电压施加到第二可单独选择的NAND串的集合中的第二选择线。可以根据第一可单独选择的NAND串的集合和第二可单独选择的NAND串的集合的特性来分别确定第一级别的冗余和第二级别的冗余。
操作在块中包括多个可单独选择的NAND串的集合的三维非易失性存储器的方法的示例包括：测量通过具有公共选择线的可单独选择的NAND串的集合的电流；将电流与预定标准进行比较；如果电流不满足预定标准，则计算一个或多个位线电压偏移；以及随后，通过一个或多个位线电压偏移来调节施加到连接到可单独选择的NAND串的集合的位线的位线电压，而施加到其他可单独选择的NAND串的集合的其他位线电压保持未调节。
可以为可单独选择的NAND串的集合记录一个或多个位线电压偏移。一个或多个位线电压偏移可以记录在表中，表含有具有不满足预定标准的测量的电流的每个可单独选择的NAND串的集合的计算的位线电压偏移。可以将增强的冗余方案应用于存储在不满足预定标准的串的集合中的数据，增强的冗余方案比常规的冗余方案提供更高程度的纠错能力，常规的冗余方案应用于存储在满足预定标准的串的集合中的数据。可以为可单独选择的NAND串的集合中的选择线感测选择栅极阈值电压；可以将选择栅极阈值电压与最小阈值电压进行比较；可以为具有小于最小阈值电压的选择线阈值电压的可单独选择的NAND串的集合计算选择线电压偏移；以及可以将选择线电压偏移施加到随后在存取可单独选择的NAND串的集合时施加到选择线的选择线电压。
可以为可单独选择的NAND串的集合记录选择线电压偏移，以及可以为其他可单独选择的NAND串的集合记录附加的选择线电压偏移。可以使用增强的编码方案来编码要存储在可单独选择的NAND串的集合中的数据。
各个方面、优点、特征和实施例包含在对其示例性示例的以下描述中，该描述应当结合附图进行。
附图说明
图1示意性地图示了存储器系统的主要硬件部件。
图2示意性地图示了非易失性存储器单元。
图3图示了浮置栅极可以存储的四种不同电荷Q1-Q4的源-漏电流ID与控制栅极电压VCG之间的关系。
图4A示意性地图示了组织成NAND串的存储器单元的串。
图4B图示了由例如图4A中示出的NAND串50构成的存储器单元的NAND阵列210的示例。
图5图示了以NAND配置组织的存储器单元的页，其被并行地感测或编程。
图6A至图6C图示了编程存储器单元的群的示例。
图7示出了3-D NAND串的物理结构的示例。
图8示出了了U形3-D NAND串的物理结构的示例。
图9示出了在y-z平面中具有U形NAND串的3-D NAND存储器阵列的截面的示例。
图10A至图10C图示了在块中具有多个可单独选择的串的集合的3-DNAND存储器的示例。
图11A至图11B图示了垂直NAND串。
图12图示了垂直NAND串与公共源极的连接。
图13示出了具有四个可单独选择的NAND串的集合的块的示例。
图14A至图14B示出了电流测量电路的示例。
图15示出了可单独选择的NAND串的集合的检查和维护方案的示例。
图16图示了存储器系统的示例。
具体实施方式
存储器系统
半导体存储器装置包括：易失性存储器装置，例如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)装置；非易失性存储器装置，例如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪存存储器(其也可以认为是EEPROM的子集)、铁电式随机存取存储器(“FRAM”)和磁阻式随机存取存储器(“MRAM”)；以及能够存储信息的其他半导体元件。每种类型的存储器装置可以具有不同的配置。例如，闪存存储器装置可以被配置为NAND或NOR配置。
存储器装置可以由无源和/或有源元件以任何组合形成。作为非限制性示例，无源半导体存储器元件包括ReRAM装置元件，其在一些实施例中包括电阻率切换存储元件(例如反熔丝、相变材料等)，以及可选地包括转向元件(例如二极管等)。此外作为非限制性示例，有源半导体存储元件包括EEPROM和闪存存储器装置元件，其在一些实施例中包括包含电荷存储区域的元件，该电荷存储区域是例如浮置栅极、导电纳米颗粒或电荷存储电介质材料。
多个存储器元件可以配置为使得它们串联连接，或者使得每个元件可独立存取。作为非限制性示例，NAND配置(NAND存储器)中的闪存存储器装置通常包含串联连接的存储器元件。NAND存储器阵列可以配置为使得阵列由多个存储器的串组成，其中串由共享单个位线的多个存储器元件组成并且作为组被存取。替代地，存储器元件可以配置为使得每个元件可独立存取，例如NOR存储器阵列。NAND和NOR存储器配置是示例性的，并且存储器元件可以以其他方式配置。
位于基板内和/或基板之上的半导体存储器元件可以以二维或三维布置，例如二维存储器结构或三维存储器结构。
在二维存储器结构中，半导体存储器元件布置在单个平面或单个存储器装置级中。典型地，在二维存储器结构中，存储器元件布置在基本上平行于支撑存储器元件的基板的主表面延伸的平面中(例如，在x-z方向的平面中)。基板可以是晶片，存储器元件的层形成在其之上或其中；或者它可以是载体基板，其在存储器元件形成之后附接到存储器元件。作为非限制性示例，基板可以包括半导体，例如硅。
存储器元件可以以有序阵列(例如以多个行和/或列)布置在单个存储器装置级中。然而，存储器元件可以排列为非规则或非正交配置。存储器元件可以各自具有两个或更多个电极或接触线，例如位线和字线。
三维存储器阵列布置为使得存储器元件占据多个平面或多个存储器装置层级，从而形成在三个维度中(即，在x、y和z方向中，其中y方向基本垂直于基板的主表面，并且x和z方向基本平行于基板的主表面)的结构。
作为非限制性示例，三维存储器结构可以垂直布置为多个二维存储器装置级的堆叠体。作为另一非限制性示例，三维存储器阵列可以布置为多个垂直的列(例如，基本垂直于基板的主表面(即在y方向上)延伸的列)，其中每个列在每个列中具有多个存储器元件。这些列可以布置为二维配置(例如在x-z平面中)，产生存储器元件的三维布置，其中元件在多个垂直堆叠的存储器平面上。存储器元件在三个维度中的其他配置也可以构成三维存储器阵列。
作为非限制性示例，在三维NAND存储器阵列中，存储器元件可以耦接在一起，以在单个水平(例如，x-z)存储器装置级内形成NAND串。替代地，存储器元件可以耦接在一起，以形成横跨多个水平存储器装置级的垂直NAND串。可以设想其他三维配置，其中一些NAND串包含单个存储器级中的存储器元件，而其他串包含跨越多个存储器级的存储器元件。三维存储器阵列也可以设计为NOR配置和ReRAM配置。
典型地，在单片三维存储器阵列中，一个或多个存储器装置级形成在单个基板的上方。可选地，单片三维存储器阵列还可以具有至少部分地在单个基板内的一个或多个存储器层。作为非限制性示例，基板可以包括半导体，例如硅。在单片三维阵列中，构成阵列的每个存储器装置级的层通常形成在阵列的下面的存储器装置级的层上。然而，单片三维存储器阵列的相邻的存储器装置级的层可以是共享的，或者在存储器装置级之间具有中间层。
而且，二维阵列可以单独形成并且然后封装在一起，以形成具有多层存储器的非单片存储器装置。例如，可以通过在分离的基板上形成存储器级并且然后将存储器级上下叠置来构造非单片堆叠存储器。在进行堆叠之前，将基板减薄或从存储器装置级移除基板，但是由于存储器装置级初始形成在分离的基板之上，所以所得到的存储器阵列不是单片三维存储器阵列。此外，多个二维存储器阵列或三维存储器阵列(单片或非单片)可以形成在分离的芯片上并且然后封装在一起，以形成堆叠芯片存储器装置。
存储器元件的操作和与存储器元件的通信通常需要相关联的电路。作为非限制性示例，存储器装置可以具有用于控制和驱动存储器元件以实现例如编程和读取的功能的电路。该相关联的电路可以与存储器元件在同一基板上和/或在分离的基板上。例如，用于存储器读写操作的控制器可以位于分离的控制器芯片上和/或与存储器元件位于同一基板上。
在其他实施例中，可以使用除了本文描述的二维和三维示例性结构之外的存储器类型。
图1示意性地图示了适合于实现本文描述的一些技术的存储器系统的主要硬件部件。存储器系统90通常通过主机接口与主机80一起操作。存储器系统可以是例如存储器卡的可移动存储器的形式，或者可以是嵌入式存储器系统的形式。存储器系统90包括存储器102，其操作由控制器100控制。存储器102包括分布在一个或多个集成电路芯片之上的非易失性存储器单元的一个或多个阵列。控制器100可以包括接口电路110、处理器120、ROM(只读存储器)122、RAM(随机存取存储器)130、可编程非易失性存储器124和附加的部件。控制器通常形成为ASIC(专用集成电路)，并且包含在这样的ASIC中的部件通常取决于特定的应用。存储器系统可以在各种不同的环境中与各种主机一起使用。例如，主机可以是移动装置，例如手机、膝上型电脑、音乐播放器(例如MP3播放器)、全球定位系统(GPS)装置、平板计算机等。这样的存储器系统可能长期是无源的(没有电源)，在此期间它们可能经受包括高温、振动、电磁场等各种条件。用于这样的主机的存储器系统(无论是可移动的还是嵌入式的)可以选择为低功耗、高数据保持能力、以及在宽范围的环境条件(例如，宽温度范围)下的可靠性。其他主机可以是固定的。例如，用于互联网应用的服务器可以使用非易失性存储器系统来存储通过互联网发送和接收的数据。这样的系统可以长期(例如，一年或更长时间)保持通电而不中断，并且可以在整个这段时期内频繁地被存取。个别的块可能会被频繁地写入和擦除，所以耐久力可能是关注的重点。
物理存储器结构
图2示意性地图示了非易失性存储器单元。存储器单元10可以通过具有电荷存储单元20的场效应晶体管来实现，例如浮置栅极或电荷俘获(电介质)层。存储器单元10还包括源极14、漏极16和控制栅极30。
实际上，当参考电压施加到控制栅极时，通常通过感测穿过单元的源极电极和漏极电极的传导电流来读取单元的存储器状态。因此，对于单元的浮置栅极上的每个给定的电荷，可以检测相对于固定的参考控制栅极电压的对应的传导电流。类似地，可编程到浮置栅极上的电荷的范围限定了对应的阈值电压窗口或对应的传导电流窗口。
替代地，可以在控制栅极处为测试下的给定的存储器状态设定阈值电压，并且检测传导电流是低于还是高于阈值电流(单元读取参考电流)，而不是检测分区的(partitioned)电流窗口中的传导电流。在一个实施方式中，通过检查传导电流通过位线的电容放电的速率来实现对传导电流相对于阈值电流的检测。
图3示图示了浮置栅极可以在任何一个时刻选择性地存储的四种不同电荷Q1-Q4的源-漏电流ID与控制栅极电压VCG之间的关系。在固定的漏极电压偏置的情况下，四条固态ID—VCG曲线表示可以在存储器单元的浮置栅极上编程的七个可能的电荷电平中的四个，其分别对应于四个可能的存储器状态。作为示例，单元的群的阈值电压窗口的范围可以从0.5V至3.5V。可以通过将阈值窗口分区成每个间隔为0.5V的区域来标定(demarcate)七个可能的编程的存储器状态“0”、“1”、“2”、“3”、“4”、“5”、“6”和擦除的状态(未示出)。例如，如果如图所示使用2μA的参考电流IREF，则用Q1编程的单元可以被认为处于存储器状态“1”，因为其曲线与IREF在由VCG＝0.5V和1.0V标定的阈值窗口的区域中相交。类似地，Q4处于存储器状态“5”。
如从上面的描述可以看到，使存储器单元存储的状态越多，则它的阈值电压窗口就被划分得越细。例如，存储器装置可以具有阈值电压窗口的范围为从-1.5V到5V的存储器单元。这提供了6.5V的最大宽度。如果存储器单元要存储16个状态，则每个状态可以在阈值窗口中占据从200mV至300mV。这将需要编程和读取操作的更高的精度，以便能够实现所需的分辨率。
NAND结构
图4A示意性地图示了组织成NAND串的存储器单元的串。NAND串50包括一系列的存储器晶体管M1、M2、...Mn(例如，n＝4、8、16或更高)，其由它们的源极和漏极菊花链连接(daisy-chained)。选择晶体管S1、S2的对分别控制存储器晶体管链的经由NAND串的源极端子54和漏极端子56到外部世界的连接。在存储器阵列中，当源极选择晶体管S1导通时，源极端子耦接到源极线(参见图4B)。类似地，当漏极选择晶体管S2导通时，NAND串的漏极端子耦接到存储器阵列的位线。链中的每个存储器晶体管10充当存储器单元。它具有电荷存储元件20以存储给定量的电荷，从而表示预期的存储器状态。每个存储器晶体管的控制栅极30允许控制读取和写入操作。如将在图4B中看到的，NAND串的行的对应的存储器晶体管的控制栅极30都连接到同一字线。类似地，选择晶体管S1、S2中的每一个的控制栅极32分别提供经由NAND串的源极端子54和漏极端子56对NAND串的控制存取。同样地，NAND串的行的对应的选择晶体管的控制栅极32都连接到同一选择线。
当NAND串内的寻址存储器晶体管10在编程期间被读取或被校验时，向其控制栅极30供给适当的电压。同时，NAND串50中的其余的非寻址存储器晶体管通过在它们的控制栅极上施加足够的电压而完全导通。以此方式，从独立的存储器晶体管的源极到NAND串的源极端子54有效地形成了导电路径，并且同样地从单独的存储器晶体管的漏极到单元的漏极端子56有效地形成了导电路径。
图4B图示了由例如图4A中示出的NAND串50构成的存储器单元的NAND阵列210的示例。沿着NAND串的每个列，位线(例如位线36)耦接到每个NAND串的漏极端子56。沿着NAND串的每个排(bank)，源极线(例如源极线34)耦接到每个NAND串的源极端子54。另外，沿着NAND串的排中的存储器单元的行的控制栅极连接到字线(例如字线42)。沿着NAND串的排中的选择晶体管的行的控制栅极连接到选择线(例如选择线44)。NAND串的排中的存储器单元的整个行可以通过NAND串的排的字线和选择线上的适当的电压来寻址。
图5图示了以NAND配置组织的存储器单元的页，其被并行地感测或编程。图5大致上示出了图4B的存储器阵列210中的NAND串50的排，其中每个NAND串的细节如图4A中明确地示出。物理页(例如页60)是能够被并行地感测或编程的存储器单元的组。这通过感测放大器212的对应的页来实现。感测到的结果锁存在锁存器214的对应的集合中。每个感测放大器可以经由位线耦接到NAND串。通过将页的单元的控制栅极共同连接到字线42以及由可经由位线36存取的感测放大器存取每个单元，来使能页。作为示例，当分别感测或编程单元的页60时，感测电压或编程电压分别与位线上的适当的电压一起施加到公共字线WL3。
存储器的物理组织
闪存存储器与其他类型的存储器之间的一个区别在于，闪存存储器单元通常从擦除的状态被编程。即浮置栅极通常首先被清空电荷。然后编程将期望的电荷量添加回到浮置栅极。闪存存储器通常不支持从浮置栅极移除一部分电荷，以从较多编程的状态达到较少编程的状态。这意味着更新后的数据不可以覆写现存的数据，而是被写入先前未被写入的位置。
此外，擦除是从浮置栅极清空所有的电荷，并且通常会花费相当可观的时间。因此，逐个单元或甚至逐页地擦除将会是麻烦的并且非常缓慢。在实践中，存储器单元的阵列被划分成大量的存储器单元的块。正如闪存EEPROM系统常见的那样，块是擦除的单元。换言之，每个块包含一起擦除的最小数量的存储器单元。虽然在块中聚合要并行地擦除的大量的单元将改善擦除性能，但大型块还需要处理大量的更新和过时数据。
每个块通常被划分为多个物理页。逻辑页是编程或读取的单元，其包含的位的数量等于物理页中的单元的数量。在每单元存储一位的存储器(单级单元或“SLC”存储器)中，一个物理页存储数据的一个逻辑页。在每单元存储两位的存储器中，物理页存储两个逻辑页。存储在物理页中的逻辑页的数量因此反映了每单元存储的位的数量。术语“多级单元(Multi Level Cell)”或“MLC”通常用于指每单元存储多于一位的存储器，包括每单元存储三位(TLC)、每单元存储四位、或每单元存储更多位的存储器。在一个实施例中，单独的页可以被划分成段，并且段可以包含在基本编程操作时一次写入的最少数量的单元。数据的一个或多个逻辑页通常存储在存储器单元的一个行中。页可以存储一个或多个扇区。扇区包括用户数据和开销数据。
MLC编程
图6A至图6C图示了编程4状态存储器单元的群的示例。图6A图示了可编程为分别表示存储器状态“E”、“A”、“B”和“C”的阈值电压的四个不同的分布的存储器单元的群。图6B图示了用于擦除的存储器的“擦除的”阈值电压的初始分布。图6C图示了在许多存储器单元已经被编程之后的存储器的示例。本质上，单元初始具有“擦除的”阈值电压，并且编程将它移动到更高的值，进入由校验电平vV1、vV2和vV3标定的三个区域中的一个。以此方式，每个存储器单元可以被编程为三个编程的状态“A”、“B”和“C”中的一个，或者保持未编程在“擦除的”状态。随着存储器获得更多的编程，如图6B所示的“擦除的”状态的初始分布将变得更窄并且擦除的状态由“0”状态表示。
具有较低位和较高位的2位码可以用于表示四个存储器状态中的每一个。例如，“E”、“A”、“B”和“C”状态分别由“11”、“01”、“00”和“10”表示。可以通过在“全序列”模式下感测来从存储器读取2位数据，在这种情况下，通过分别在三个子通过(sub-pass)中相对于读取标定阈值rV1、rV2和rV3进行感测来一起感测两个位。
3-D NAND结构
常规的二维(2-D)NAND阵列的替代布置是三维(3-D)阵列。与沿着半导体晶片的平面表面形成的2-D NAND阵列相比，3-D阵列从晶片表面向上延伸，并且通常包括向上延伸的存储器单元的堆叠体或列。各种3-D布置是可能的。在一种布置中，NAND串垂直地形成，一端(例如源极)在晶片表面处，而另一端(例如漏极)在顶部上。在另一布置中，NAND串形成为U形，使得NAND串的两端可在顶部上接近，从而便于这样的串之间的连接。
图7示出了在垂直于基板的x-y平面的垂直方向上延伸(即在z方向上延伸)的NAND串701的第一示例。存储器单元形成在垂直位线(局部位线)703穿过字线(例如WL0、WL1等)的位置。局部位线与字线之间的电荷俘获层存储电荷，其影响由字线(栅极)形成的晶体管的阈值电压，该字线(栅极)耦接到它围绕的垂直位线(沟道)。这样的存储器单元可以通过形成字线的堆叠体、并且然后蚀刻要在其中形成存储器单元的存储器孔来形成。然后存储器孔衬有电荷俘获层，并填充有合适的局部位线/沟道材料(具有合适的电介质层以用于隔离)。
如同平面NAND串，选择栅极705、707位于串的任一端处，以允许NAND串选择性地连接到外部元件709、711，或与外部元件709、711隔离。这样的外部元件通常是导电线，例如用于大量NAND串的公共源极线或位线。垂直NAND串可以以与平面NAND串类似的方式操作，并且单级单元(SLC)和多级单元(MLC)操作都是可能的。虽然图7示出了具有串联连接的32个单元(0-31)的NAND串的示例，但NAND串中的单元的数量可以是任何合适的数量。为清晰起见，没有示出所有的单元。应当理解，在字线3-29(未示出)与局部垂直位线相交的地方形成有附加的单元。
图8示出了在垂直方向(z方向)上延伸的NAND串815的第二示例。在这种情况下，NAND串815形成U形，与位于结构的顶部上的外部元件(源极线“SL”和位线“BL”)连接。在NAND串815的底部处是连接NAND串815的两个翼部816A、816B的可控制栅极(背栅极“BG”)。总共64个单元形成在字线WL0–WL63与垂直局部位线817相交的地方(尽管在其他示例中可以设置其他数量的单元)。选择栅极SGS、SGD位于NAND串815的任一端处，以控制NAND串815的连接/隔离。
垂直NAND串可以布置为以各种方式形成3-D NAND阵列。图9示出了块中的多个U形NAND串连接到位线的示例。在这种情况下，块中n个可单独选择的串的集合(串1–串n)连接到位线(“BL”)。“n”的值可以是任何合适的数量，例如8、12、16、32或更多。串在取向上交替，其中奇数编号的串的源极连接在左侧，偶数编号的串的源极在右侧。该布置很方便，但不是必需的，并且其他模式也是可能的。
公共源极线“SL”连接到每个NAND串的一端(与连接到位线的端部相对)。这可以视为NAND串的源极端，位线端视为NAND串的漏极端。公共源极线可以连接，使得块的所有源极线可以由外围电路一起控制。因此，块的NAND串在一端的位线与另一端的公共源极线之间并行地延伸。
图10A示出了沿着位线方向(沿着y方向)的截面中的存储器结构，其中直线的垂直NAND串从基板中或附近的公共源极连接延伸到在存储器单元的物理级之上延伸的全局位线(GBL0–GBL3)。块中的给定的物理级中的字线由导电材料的片材形成。存储器孔结构通过导电材料的这些片材向下延伸以形成存储器单元，该存储器单元通过垂直位线(BL0–BL3)垂直地(沿着z方向)串联连接以形成垂直NAND串。在给定的块内，存在连接到给定的全局位线的多个NAND串(例如，GBL0与多个BL0连接)。NAND串被分组成共享公共选择线的串的集合。因此，例如，被源极选择线SGS0和漏极选择线SGD0选择的NAND串可以被视为NAND串的集合，并且可以被指定为串0，而被源极选择线SGS1和漏极选择线SGD1选择的NAND串可以被视为另一NAND串的集合，并且可以被指定为串1，如图所示。块可以由任何合适数量的这样的可单独选择的串的集合组成。应当理解，图10A仅示出了GBL0–GBL3的部分，并且这些位线在y方向上进一步延伸，并且可以与块中的和其他块中的附加的NAND串连接。此外，附加的位线平行于GBL0–GBL3延伸(例如，在沿着x轴的不同位置处，在图10A的截面的位置之前或之后)。
图10B示意性图示了图10A的可单独选择的NAND串的集合。可以看到，全局位线(GBL0-GBL3)中的每一个连接到所示的块的部分中的多个可单独选择的NAND串的集合(例如，GBL0连接到串0的垂直位线BL0，并且还连接到串1的垂直位线BL0)。在一些情况下，块的所有串的字线是电连接的，例如，串0中的WL0可以连接到串1、串2等的WL0。这样的字线可以形成为通过块的所有的串的集合延伸的导电材料的连续的片材。源极线也可以对于块的所有的串是公共的。例如，可以对基板的一部分进行掺杂，以在块的下面形成连续导电区域，该导电区域与其他块的下面的类似的导电区域隔离，从而允许单独的偏置将块作为单元擦除。不同的串的集合不共享源极和漏极选择线，使得例如可以在不类似地偏置SGD1和SGS1的情况下偏置SGD0和SGS0以选择串0。因此，可以独立地选择串0(连接到全局位线和公共源极)，而串1(以及其他串的集合)保持与全局位线和公共源极隔离。在编程和读取操作期间存取块中的存储器单元通常包括，将选择电压施加到选择线的对(例如SGS0和SGD0)，同时向该块的所有其他选择线(例如SGS1和SGD1)施加非选择电压。然后，适当的电压施加到块的字线，使得可以存取所选择的串的集合中的特定的字线(例如，读取电压施加到特定的字线，而读取通过电压施加到其他字线)。擦除操作可以应用于整个块(块中的所有的串的集合)上，而不是块中特定的串的集合上。
图10C示出了在沿着X-Z平面的截面中的图10A至图10B的可单独选择的NAND串(串0)的集合。可以看到，每个全局位线(GBL0–GBLm)连接到串0中的一个垂直NAND串(垂直位线BL0–BLm)。可以通过将适当的电压施加到选择线SGD0和SGS0来选择串0。其他的串的集合在沿着Y方向的不同位置处类似地连接到全局位线(GBL0–GBLm)，并且当串0被选择时，可以与接收非选择电压的选择线不同的选择线连接。
坏块、坏列、坏行
在一些存储器系统中，坏块被检测并且被标记，使得它们随后不被用于存储用户数据。例如，可以在工厂测试期间执行坏块的检测和标记。坏块可以是不能满足以下标准集的块：例如与读取、写入和/或擦除(例如不能在时间限制内读取、写入或擦除)相关、具有过高的错误率或过量的坏单元，和/或其他标准。如果特定的裸芯具有超过阈值数量的坏块，那么可以丢弃该裸芯。在一些情况下，可以根据裸芯包含的坏块的数量来对它们进行分类。通常，具有较少的坏块的裸片是优选的，因为坏块的数量会减少存储器的数据存储容量。
在一些情况下，块可以具有一些不可操作的部件，而其他部件保持为可操作。例如，块中的一个或多个列可以被发现是不可操作的，并且可以由备用的列替换。类似地，在一些情况下，存储器单元的一个或多个行可以被替换。少量的坏单元可以是可接受的，如果由这样的坏单元产生的错误率足够低以允许通过纠错码(ECC)或某种其他形式的冗余进行纠正的话。
在示例中，进一步测试被识别为“坏”块的具有多个可单独选择的串的集合的块，以确定块中是否存在可操作的串的集合(例如，一些串的集合可以满足测试标准，即使块作为整体不满足该标准)。虽然一些故障模式可能会导致没有可操作的单元的坏块，但是其他故障模式可能影响块的特定部分，并且可能留下至少一些可操作的存储器单元。一些故障模式可能会影响块内的独立的可单独选择的NAND串的集合，而其他NAND串的集合保持为可操作。测试被识别为“坏”块的块可以识别包含可操作的部分和不可操作的部分的混合的块的数量。在一些情况下，这样的部分坏的块可以随后用于存储数据，从而增加存储器的容量。在一些情况下，可以重新配置块的不能满足测试标准的部分，使得它们满足测试标准。例如，当使用一些修改的操作参数时，在使用缺省操作参数时存储器的未能通过测试的部分可以通过。
当块或块的部分未能擦除时，可能会遇到一种故障模式。这样的擦除故障可以在测试期间或者在一些重要的使用之后(例如，在块被用于存储用户数据一段时间之后)被检测。通常，在块经历擦除步骤之后，使用擦除-校验步骤来确定存储器单元是否处于擦除的条件，或者是否需要进一步擦除。虽然擦除步骤可以将擦除条件应用于块的所有存储器单元，使得该块作为单元被擦除，但擦除-校验可以应用于该块的部分。例如，可以一次选择块中的一个可单独选择的NAND串的集合进行擦除-校验。通过将适当的选择和取消选择电压施加到块的选择线，可以选择特定的NAND串的集合，而取消选择其他NAND串的集合。可以将适当的擦除-校验电压施加到所有的字线，使得所有的单元导通，这将允许电流流过NAND串。可以测量该电流以确定存储器单元是否被擦除。如果选择的NAND串的集合中的未被充分擦除(例如，不具有大于最小电流的电流)的NAND串的数量大于最大可允许的数量，则可以执行另一擦除步骤，然后是另一擦除-校验步骤。通常，重复擦除和擦除-校验步骤，直到达到最大时间或最大周期数。当达到这样的最大值时，可以报告擦除失效，并且该NAND串的集合可以被视为是坏的(并且在一些情况下，该块可以被视为是坏块)。
在一些情况下，因为存储器单元即使在多个擦除周期之后也未能擦除(保持编程的)，擦除失效发生。在其他情况下，擦除失效可能因其他原因发生。即使存储器单元被充分擦除，NAND串也可能未能通过擦除-校验步骤。例如，因为除了存储器单元的某个部件对NAND串的电阻产生显著贡献，使得通过NAND串的电流保持低于最小电流，所以通过NAND串的电流可能保持低。例如，选择晶体管在一些情况下可能贡献显著的电阻。在一些情况下，NAND串的端部处的连接可能贡献显著的电阻。例如，在NAND串连接到公共源极或全局位线处可能存在不良连接，这可能提供相对较高的电阻，该相对较高的电阻减少流过NAND串的电流。
图11A图示了包括可单独选择的NAND串的集合的NAND串的3-D块的部分。金属触头(例如触头150)在漏极选择晶体管(选择栅极“SG”)与全局位线(“GBL”)之间延伸。在一些情况下，例如，因为过程相关的变化，这些触头可能具有比正常更高的电阻，这可能导致通过对应的NAND串的电流更低。
图11B图示了图11B的单独的NAND串，包括它到对应的全局位线(“GBL”)的连接，以及它通过下面的基板和通过垂直导体的、或者将基板中的源极线与存储器的源极端子连接的局部互连(“LI”)的源极连接。在沿着示出的电流路径的任何点处的电阻都可能导致通过NAND串的低电流。例如，在NAND串的顶部处的、在NAND串以触头150连接到全局位线(GBL)的位置处的电阻，在NAND串的底部处的、在NAND串连接到基板中的源极区域或者基板中的源极区域与垂直公共源极连接(LI)连接的位置处的电阻。有缺陷的选择晶体管(源极选择晶体管或漏极选择晶体管)或者有缺陷的虚设单元也可能产生电阻。增加的电阻可能特定于单独的NAND串，例如，由于NAND串与全局位线之间的不良连接产生的电阻。增加的电阻可能对多个NAND串是共同的，例如，由于基板中的源极区域与垂直公共源极连接之间的不良连接产生的电阻可能会影响整个可单独选择的NAND串的集合。
图12图示了连接到基板中的公共源极区域154的存储器孔(“MH”)的示例。电流流过形成在源极端子(“ST”)中的垂直局部互连(“LI”)，流过N+掺杂区域、公共源极区域154，并且流过形成在存储器孔中的垂直NAND串的沟道。流过给定的存储器孔的电流由选择晶体管(例如示出的源极选择晶体管156)控制。虚设字线(“DWL”)控制与存储用户数据的存储器单元串联连接的虚设存储器单元。
低位线电流
图13示意性地图示了块的四个可单独选择的NAND串的集合，串0至串3。回收这样的块的坏部分的操作的示例可以一次涉及一个NAND串的集合，并且可以对不同的NAND串的集合应用不同的解决方案。例如，当块未能擦除(例如擦除-校验指示具有不可接受的低电流的NAND串的数量超过最大数量)时，则可以通过独立测试NAND的串的集合来调查这样的低电流的原因。在这样的测试期间，通过施加适当的选择线电压来选择串的集合，而同一块中的其他选择线接收非选择电压。读取操作可以逐个字线的进行，以确定存储器单元是否处于擦除的状态。在流过NAND串的电流低，并且所有的或基本上所有的存储器单元被擦除的情况下，这通常指示低电流是由另一元件(例如另一部件的电阻)引起的。通过识别这样的电阻，可以识别和应用适当的解决方案，使得NAND串可以被回收并随后用于存储数据。
在一些情况下，可以通过施加更高的位线电压来克服通过NAND串的低电流。在缺省位线电压由于一些电阻而未能产生所需的电流的情况下，根据方程V＝I/R，增加的位线电压可能足以提供所需的电流。因此，一种解决方案可以包括将较高的位线电压施加到具有低电流的NAND串的全局位线。在可单独选择的NAND串的集合中有相对较小数量(例如小于阈值数量)的NAND串具有低电流的情况下，这可以在逐个位线的基础上完成。在一些存储器系统中，位线被分组成列，其中列可以包括例如8、16、32或更多个位线。可以在逐列的基础上施加较高的位线电压。在一些情况下，其中可单独选择的NAND串的集合中有相对较大数量(例如大于阈值数量)的NAND串具有低电流，则可以将增加的位线电压施加到NAND串的集合中的所有的NAND串。可以维护记录以指示当存取可单独选择的NAND串的集合时要施加的修改的位线电压。可以将单个增加的位线电压用于整个这样的集合，或者可以将不同的增加的位线电压用于不同的列或用于单独的NAND串，例如，可以获得不同的位线电压偏移的集合来调节不同的位线电压，以提供足够的电流。记录可以具有针对可单独选择的NAND串的集合的单个条目，或者可以具有针对列(其可以包含多个位线)的条目，或者可以具有针对需要增加的电压的位线的单独的条目。条目可以是指示增加的位线电压的一位条目，或者可以是指示增加的位线电压的大小的较大的条目。
图14A-14B示出了用于测试NAND串的电路的示例。当可单独选择的NAND串的集合中的存储器单元被读取并确认为被擦除时，该电路可以用于测量电流，并用于识别可以提供通过NAND串的足够的电流的增加的位线电压。该电路图中示出的电阻401是被测试的部件，并且可以包括一个或多个NAND串(在存储器单元导通的情况下)连同与NAND串串联连接的部件。数模转换器(DAC)控制连接到固定电压(在本示例中为2伏)的晶体管的栅极，以控制通过NAND串的电流。比较器405将输入节点403处的电压与预定的电压(在图14A的示例中为0.5*VCCQ或1伏特)进行比较。如果输入节点的电压超过1伏，那么通过NAND串的电流低于通过/失效边界。通过修改通过晶体管施加到输入节点403的电压，可以找到提供通过NAND串的足够的电流的适当的电压。可以通过在施加固定的电流时找到输入节点的电压来获得NAND串的电阻，使得可以施加适当的电压以产生所需的电流。例如，NAND串可能具有五百至一千千欧姆(500kΩ至1MΩ)的电阻。较高电阻的NAND串可以接收增加的位线电压以补偿增加的电阻(即，对于给定的R值，根据I＝V/R，某个值的V可以产生足够的电流)。
可以在不同条件下执行测试，并且可以在不同的条件下将测试结果与包括电流的各种标准进行比较。例如，如图14B所示，低功率测试可以施加相对较低的电流，使得输入节点处的预期的电压相应地较小，并且比较器电压降低(在本示例中，降低到0.25VCCQ或0.5伏)。测试不同的条件可以允许更精确地使用位线电压偏移。例如，位线电压偏移可以用于某些操作，但不可用于其他操作。例如，位线电压偏移可用于擦除(相对较高的电流)，但不可用于读取(相对较低的电流)。可以根据存取存储器时使用的电流(即在擦除、读取和写入操作中使用的电流)来应用适当的测试方案。
在一些情况下，选择晶体管可能会引起NAND串电阻的增加。通常，因为选择线由可单独选择的NAND串的集合中的所有的NAND串共享，所以选择线问题可能影响可单独选择的NAND串的集合的大部分或所有的NAND串。在示例中，示出了高数量的具有低电流(高电阻)的NAND串的NAND串的集合被测试，以查看较高的选择线电压是否可以克服问题。可以测试增加的选择线电压，以查看高电阻NAND串的数量是否可以减少到可接受的数量。如果增加的选择线电压充分地减少高电阻NAND串的数量，那么这指示了选择晶体管是电阻的重要原因。随后，对NAND串的集合的存取可以针对至少一个选择线使用增加的选择线电压。可以维护记录以指示该可单独选择的NAND串的集合需要增加的选择线电压，并且随后的存取操作可以相应地使用增加的选择线电压。在一些情况下，单个增加的选择线电压可以用于可以以该方式进行解决的任何可单独选择的NAND串的集合。在其他情况下，可以根据测试的结果来使选择线电压增加不同的量。在可能的情况下使用较低的选择线电压可能是优选的，使得可以根据在不同的可单独选择的NAND串的集合中遇到的问题的严重程度来施加一系列的选择线电压。
在一些情况下，可以通过组合的方法(例如，通过施加增加的选择线电压和增加的位线电压)来回收块的一部分。应当理解，这些方法不是排他性的，并且可以以任何有效的方式(包括通过与其他方法结合)应用。
在一些示例中，在块的一部分被怀疑为在某些方面有缺陷的情况下，可以采取额外的步骤来保护存储在这样的部分中的数据。例如，相比存储在其他部分中的数据，可以对存储在这样的部分中的数据应用较高级别的冗余。使用具有一定纠错能力的缺省编码方案对数据进行编码的存储器系统，可以使用具有较高的纠错能力的增强的编码方案来对用于存储在可疑区域中的数据进行编码。例如，可以将第一纠错码(ECC)方案作为缺省方案应用于存储在存储器阵列中的数据，同时可以将具有更高的冗余率(并且因此具有更大的纠错能力)的第二ECC方案应用于存储在可疑区域中的数据。在一些情况下，可以将附加的冗余方案应用于存储在可疑部分中的数据。例如，除了缺省的ECC方案之外，可以将另一冗余方案添加到数据的特定部分。这样的附加的方案的示例为专有的异或(XOR)方案，其应用于数据的多个部分，并且其允许从其他部分和冗余数据重新计算该部分中的一个。增加的冗余率可能是增强的冗余方案的结果，或是被选择性地应用于可疑区域中的数据的附加的冗余方案的结果。
由于多个原因，一区域可能被认为是可疑的，并且存储在该区域中的数据可能会经受附加的措施。在块的一部分(例如可单独选择的NAND串的集合)未能满足某些标准的情况下，例如具有高数量的具有低电流的NAND串，则该部分可能被认为是可疑的。可以对存储的数据使用比通常高的选择线电压和/或可以施加比通常高的位线电压和/或应用较高的冗余率。可以维护表，该表指示块的哪些部分应当使用增加的冗余率来编码数据。在一些情况下，这样的表可以与指示其他操作参数(例如增加的位线电压和/或增加的选择线电压)的表结合。在块包含可疑部分的情况下，例如，因为额外的编码和配置时间，存取时间可能增加，并且数据丢失的风险可能更高。因此，可以维护这样的块作为仅在没有好的块可用的情况下才使用的预留块。因此，可以仅在所有的好的块被使用之后才在这样的块中存储用户数据，从而不影响性能。
图15图示了检查三维NAND块的部分并相应地应用某些维护步骤的方案的示例。在涉及存储器孔连通性的检查例程中，在检查存储器单元以确保它们被充分擦除之后，通过测量存储器孔的导电率503来检查存储器孔(“MH”)的导电率501。如果存储器孔具有低电流(高电阻)，则确认了存储器孔的问题505，并启动指状物维护507(术语“指状物”可以应用于像一组手指那样平行延伸的可单独选择的NAND串的集合)。在另一个检查例程中，选择栅极的阈值电压(VT)分布被确定511，并与目标阈值电压范围进行比较513，以识别问题。替代地，可以计数读取的逻辑1和逻辑0位的数量(例如，通过直接存储器计数器“DMC”)，以识别具有问题的选择晶体管。如果坏串(串的选择栅极具有的阈值电压在期望范围之外)的数量不大于阈值515，则块的该部分可以被视为正常并且可以使用缺省操作参数来操作517。如果坏串的数量超过阈值数量515，则该可单独选择的NAND串的集合可以被认为是可疑的，并且可以与用于指状物维护的可疑集合的列表进行比较519。如果指状物不在列表上，则它被添加到列表521。在指状物维护507期间，可以为可单独选择的串的集合计算一个或多个修改的操作参数，例如增加的位线电压、增加的选择线电压、增加的冗余率或其他参数。
随后，当存取指状物时，确定该存取是否为编程操作525。如果它是编程操作，则为要编程的字线(WL)调节条件527，例如，通过增加一个或多个选择线电压和/或增加一个或多个位线电压和/或通过在指状物中提供附加的奇偶校验数据531来将更高的冗余率应用于要存储的数据。
如果该操作不是编程操作，则确定它是否是主机读取操作535。如果它是主机读取操作，则可以调节选择栅极(SG)和/或位线(BL)电压537以执行读取。调节可以由记录条目指示。在数据被读取并返回到主机之后，数据可以被重新定位539到更安全的位置(例如，不需要调节电压的指状物)。
如果操作不是编程或主机写入操作，则确定它是否是擦除操作545。如果它是擦除操作，则可以调节选择栅极(SG)和/或位线(BL)电压547。调节可以由记录条目指示。然后使用调节的电压进行擦除操作549。
如果操作不是编程、主机写入或擦除操作，则执行读取擦洗(scrub)操作555，其测量指状物的健康状况，例如，测量具有某种程度的干扰的单元的数量，并且可以测量干扰量。可以使用修改的参数(例如选择线电压和位线电压)执行读取擦洗。数据被重新定位557到另一个位置(使用ECC来纠正数据中的任何错误)。
图16示出了连接到主机80的存储器系统601的部件的示例。存储器系统601包括存储器控制器603和存储器裸芯605(以及附加的存储器裸芯)。存储器裸芯605包括多个可独立擦除的3-D NAND闪存存储器块。每个块具有多个可单独选择的NAND串的集合。某些块被识别为坏块(“BAD”)并且不被使用。某些块具有不满足某些标准的至少一个可单独选择的NAND串的集合(例如，块607包含四个可单独选择的NAND串的集合，其中串609未能满足某些标准)。存储器裸芯605还包括位线驱动器611，其可配置为当存取不同的可单独选择的NAND串的集合时施加不同的位线电压(例如，当存取串609时施加更高的位线电压)。位线感测单元613配置为感测位线电流，并将位线电流与阈值电流进行比较。选择线感测单元615配置为感测选择线阈值电压，并将它与最小阈值电压进行比较。存储器控制器603包括编程电路617、读取电路619和擦除电路621，其可以与存储器裸片605中的外围电路结合，来控制对存储器裸芯605的存取。位线电压(VBL)调节单元623配置为将不同的位线电压施加到不同的可单独选择的NAND串的集合(与位线驱动器611结合)。位线电压调节单元623与位线电压表625通信，位线电压表625记录当存取不同的可单独选择的NAND串时要使用的位线电压(或偏移)。选择栅极电压(VSG)调节单元627配置为与存储器裸芯605中的外围电路结合，来将不同的选择线电压施加到块中的不同的可单独选择的NAND串的集合(例如，相比块607中的其他串，将较高的选择线电压施加到串609)。选择栅极电压调节单元627与选择栅极电压表629通信，选择栅极电压表629记录不同的串的集合的不同的选择栅极电压(或偏移)。自适应冗余单元631配置为将不同的冗余率应用于存储在存储器块的不同的区域中的数据(例如，相比块607中的其他集合，将较高的冗余率应用于存储在可单独选择的NAND串的集合609中的数据)。自适应冗余单元可以包括具有可变冗余的ECC引擎。自适应冗余单元可以包括不同的部件以应用不同的方案(例如，ECC引擎和XOR电路)。自适应冗余单元631与冗余表633通信，冗余表633记录要用于存储在块的不同的部分中的数据的冗余率。
结论
已经为了说明和描述的目的呈现了前面的详细描述。这并非意在穷尽或限制所附权利要求。根据上述教导的许多修改和变化是可能的。

Claims (20)

1.一种三维非易失性存储器系统，包括：
含有多个可单独选择的NAND串的集合的块；
位线电流感测单元，其配置为感测所述块的可单独选择的NAND串的集合的位线电流，并将所述位线电流与最小电流进行比较；以及
与所述位线电流感测单元通信的位线电压调节单元，所述位线电压调节单元配置为将第一位线电压施加到具有大于所述最小电流的位线电流的可单独选择的NAND串的集合，并且配置为将第二位线电压施加到具有小于所述最小电流的位线电流的可单独选择的NAND串的集合，所述第二位线电压大于所述第一位线电压。
2.如权利要求1所述的三维非易失性存储器系统，其中在所述块的编程、读取或擦除期间，施加所述第一位线电压和所述第二位线电压。
3.如权利要求1所述的三维非易失性存储器系统，其中，所述位线电流感测单元配置为感测所述块的多个可单独选择的NAND串的集合中的每一个的位线电流，并将所述位线电流中的每一个与所述最小电流进行比较，并且其中所述位线电压调节单元配置为至少将所述第二位线电压施加到所述块中的所述多个可单独选择的NAND串的集合中的具有小于所述最小电流的位线电流的任一个。
4.如权利要求3所述的三维非易失性存储器系统，还包括表，其记录至少接收所述第二位线电压的每个可单独选择的NAND串的集合的条目，所述条目指示要施加到对应的可单独选择的NAND串的集合的位线电压。
5.如权利要求1所述的三维非易失性存储器系统，还包括：选择线电压感测单元，其配置为感测选择线阈值电压，并将选择线阈值电压与最小阈值电压进行比较；以及
选择线电压调节单元，其配置为调节具有小于所述最小阈值电压的选择线阈值电压的选择线的选择线电压。
6.如权利要求5所述的三维非易失性存储器系统，还包括表，其记录具有小于所述最小阈值电压的选择线阈值电压的每个可单独选择的NAND串的集合的条目，所述表中的条目指示要施加到对应的可单独选择的NAND串的集合中的选择线的选择线电压。
7.如权利要求1所述的三维非易失性存储器系统，还包括自适应数据编码单元，其在存储之前用可变冗余编码数据，所述自适应数据编码单元配置为将第一冗余方案应用于存储在具有大于所述最小电流的位线电流的可单独选择的NAND串的集合中的数据，并且配置为将第二冗余方案应用于存储在具有小于所述最小电流的位线电流的可单独选择的NAND串的集合中的数据。
8.如权利要求7所述的三维非易失性存储器系统，还包括表，其记录具有小于所述最小电流的位线电流的每个可单独选择的NAND串的集合的条目，所述表中的条目指示要应用于存储在对应的可单独选择的NAND串的集合中的数据的冗余方案。
9.一种三维非易失性存储器，包括：
块中的第一可单独选择的NAND串的集合，用第一级别的冗余编码所述第一可单独选择的NAND串的集合中的数据；
所述块中的第二可单独选择的NAND串的集合，用第二级别的冗余编码所述第二可单独选择的NAND串的集合中的数据，所述第二级别的冗余比所述第一级别的冗余提供更高水平的纠错能力；以及
位线调节单元，其配置为将第一位线电压施加到所述第一可单独选择的NAND串的集合中的位线，并且配置为将第二位线电压施加到所述第二可单独选择的NAND串的集合中的位线。
10.如权利要求9所述的三维非易失性存储器，还包括自适应编码器/解码器，其配置为根据在其中存储数据的可单独选择的NAND串的集合的特性来用可变级别的冗余来编码和解码数据。
11.如权利要求10所述的三维非易失性存储器，其中所述自适应编码器/解码器的配置、以及施加所述第一位线电压和所述第二位线电压的所述位线调节单元的配置响应于对所述第一可单独选择的NAND串的集合和所述第二可单独选择的NAND串的集合的测试。
12.如权利要求9所述的三维非易失性存储器，还包括选择线调节单元，其配置为将第一选择电压施加到所述第一可单独选择的NAND串的集合中的第一选择线，并且配置为将第二选择电压施加到所述第二可单独选择的NAND串的集合中的第二选择线。
13.如权利要求9所述的三维非易失性存储器，其中根据所述第一可单独选择的NAND串的集合和所述第二可单独选择的NAND串的集合的特性来分别确定所述第一级别的冗余和所述第二级别的冗余。
14.一种操作三维非易失性存储器的方法，所述三维非易失性存储器在块中包括多个可单独选择的NAND串的集合，所述方法包括：
测量通过具有公共选择线的可单独选择的NAND串的集合的电流；
将所述电流与预定标准进行比较；
如果所述电流不满足所述预定标准，则计算一个或多个位线电压偏移；以及
随后，通过所述一个或多个位线电压偏移来调节施加到连接到所述可单独选择的NAND串的集合的位线的位线电压，而施加到其他可单独选择的NAND串的集合的其他位线电压保持未调节。
15.如权利要求14所述的方法，还包括记录所述可单独选择的NAND串的集合的所述一个或多个位线电压偏移。
16.如权利要求14所述的方法，其中所述一个或多个位线电压偏移记录在表中，所述表含有具有不满足所述预定标准的测量的电流的每个可单独选择的NAND串的集合的计算的位线电压偏移。
17.如权利要求14所述的方法，还包括将增强的冗余方案应用于存储在不满足所述预定标准的串的集合中的数据，所述增强的冗余方案比常规的冗余方案提供更高程度的纠错能力，所述常规的冗余方案应用于存储在满足所述预定标准的串的集合中的数据。
18.如权利要求14所述的方法，还包括感测可单独选择的NAND串的集合中的选择线的选择栅极阈值电压；
将所述选择栅极阈值电压与最小阈值电压进行比较；
计算具有小于所述最小阈值电压的选择线阈值电压的可单独选择的NAND串的集合的选择线电压偏移；以及
将所述选择线电压偏移施加到随后在存取所述可单独选择的NAND串的集合时施加到所述选择线的选择线电压。
19.如权利要求18所述的方法，还包括记录所述可单独选择的NAND串的集合的选择线电压偏移，以及记录其他可单独选择的NAND串的集合的附加的选择线电压偏移。
20.如权利要求19所述的方法，还包括使用增强的编码方案来编码要存储在所述可单独选择的NAND串的集合中的数据。
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