CN107895733A - 一种降低逻辑器件金属突出缺陷的方法 - Google Patents
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Abstract
本发明提供了一种降低逻辑器件金属突出缺陷的方法，应用于堆栈式CMOS传感器中，其中，具体包括以下步骤：步骤S1、提供一衬底，衬底上包括第一金属层以及位于第一金属层上的一第一介质层，第一介质层中包括一金属结构；步骤S2、于第一介质层的顶部形成一生长温度低于氮化硅生长温度的第二介质层。其技术方案的有益效果在于，通过将金属结构上的介质层替换为生长温度低于氮化硅生长温度的第二介质层后，可以有效的减少因为在金属结构的顶部形成介质层导致出现更多的金属突出的问题。
Description
技术领域
本发明涉及半导体制备技术领域，尤其涉及一种降低逻辑器件金属突出缺陷的方法。
背景技术
堆栈式传感器芯片本身是基于普通背照式传感器芯片的一种提升，其在不增加芯片面积的前提下增大了像素区的面积，从而提高了芯片的感光性能，堆栈式传感芯片是由两个不同结构的晶圆绑定而成的。分别为逻辑晶圆以及像素晶圆，在制备逻辑晶圆过程中，在形成逻辑晶圆中的金属结构后，在金属结构的顶部再生长一层钝化介质层，其中钝化介质层通常采用的是氮化硅材质，由于形成金属结构本身的工艺，和生长钝化介质层需要一定温度，会导致金属结构朝向钝化介质层的方向形成金属突出，而这种金属突出，会在后续的逻辑晶圆与像素晶圆进行绑定时，采用深孔工艺从像素晶圆的刻蚀通道到逻辑晶圆的金属结构的顶部，导致钝化介质层被刻穿，导致内部的金属突出暴露，导致金属结构的扩散。
发明内容
针对现有技术中在形成逻辑晶圆时存在的上述问题，现提供一种旨在降低逻辑晶圆中的金属突出，提高器件的电学性能的方法。
具体技术方案如下：
一种降低逻辑器件金属突出缺陷的方法，应用于堆栈式CMOS传感器中，其中，具体包括以下步骤：
步骤S1、提供一衬底，所述衬底上包括第一金属层以及位于所述第一金属层上的一第一介质层，所述第一介质层中包括一金属结构；
步骤S2、于所述第一介质层的顶部形成一生长温度低于氮化硅生长温度的第二介质层。
优选的，在所述步骤S1中，形成所述金属结构的方法具体包括以下步骤：
步骤A1、于所述第一介质层的对应所述金属结构的位置刻蚀形成一沟槽，使所述沟槽的底部暴露所述第一金属层的顶部；
步骤A2、于所述第一沟槽内注入一金属并使金属覆盖在所述第一介质层的顶部形成一第二金属层；
步骤A3、通过一研磨工艺对所述第一介质层上的第二金属层进行研磨，以在所述沟槽内形成所述金属结构，所述金属结构的顶部与所述第一介质层的顶部齐平。
优选的，所述第二介质层的材质为碳氮化硅。
优选的，所述第一介质层的厚度为2500埃。
优选的，所述研磨工艺为化学机械研磨工艺。
优选的，所述金属结构的材质为铜。
优选的，所述衬底为逻辑晶圆。
上述技术方案具有如下优点或有益效果：通过将金属结构上的介质层替换为生长温度低于氮化硅生长温度的第二介质层后，可以有效的减少因为在金属结构的顶部形成介质层导致出现更多的金属突出的问题。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1为本发明一种降低逻辑器件金属突出缺陷的方法的实施例的流程图；
图2为本发明一种降低逻辑器件金属突出缺陷的方法的实施例中，关于形成金属结构的流程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
本发明的技术方案中包括一种降低逻辑器件金属突出缺陷的方法。
一种降低逻辑器件金属突出缺陷的方法的实施例，应用于堆栈式CMOS传感器中，其中，如图1所示，具体包括以下步骤：
步骤S1、提供一衬底，衬底上包括第一金属层以及位于第一金属层上的一第一介质层，第一介质层中包括一金属结构；
步骤S2、于第一介质层的顶部形成一生长温度低于氮化硅生长温度的第二介质层。
针对现有技术中，在逻辑晶圆的金属结构上形成钝化介质层(通常钝化介质层的材质为化硅)时，导致金属结构朝向钝化介质层形成多个金属突出的问题。
本发明，在逻辑晶圆形成金属结构之后，在金属结构的顶部即第一介质层的顶部形成一第二介质层，其中第二介质层的生长温度的生长温度低于氮化硅的生长温度，因此在形成第二介质层时可以有效的减少由于生长介质层的温度影响出现金属突出的问题。
在一种较优的实施方式中，在步骤S1中，如图2所示，形成金属结构的方法具体包括以下步骤：
步骤A1、于第一介质层的对应金属结构的位置刻蚀形成一沟槽，使沟槽的底部暴露第一金属层的顶部；
步骤A2、于第一沟槽内注入一金属并使金属覆盖在第一介质层的顶部形成一第二金属层；
步骤A3、通过一研磨工艺对第一介质层上的第二金属层进行研磨，以在沟槽内形成金属结构，金属结构的顶部与第一介质层的顶部齐平。
在一种较优的实施方式中，第二介质层的材质为碳氮化硅。
在一种较优的实施方式中，第一介质层的厚度为2500埃，并进一步的第二介质层的材质为碳氮化硅。
上述技术方案中，将现有采用氮化硅材质制成的第二介质层，与本发明中的由碳氮化硅材质制成的第二介质层进行比较；
需要说明的是，形成第二介质层分为两个步骤，首先生成130埃的第二介质层，然后生成2370埃的第二介质层，以形成总厚度为2500埃的第二介质层；
通过表1比较可知，在#1中，采用氮化硅材质制成的第二介质层，最后统计的缺陷数在55616；
在#8中，仅将厚度为130埃的采用氮化硅材质制成的第二介质层替换为由厚度为130埃由碳氮化硅材质制成的第二介质层，最后统计的缺陷数量与#1中的缺陷相差无几；
在#9中，将厚度为2500埃的采用氮化硅材质制成的第二介质层整体替换为由厚度为2500埃由碳氮化硅材质制成的第二介质层，最终统计的曲线数量为5092，由此可见将采用氮化硅材质制成的第二介质层整体替换为由碳氮化硅材质制成的第二介质层可有效的减少缺陷数量(金属突出的缺陷数量)。
在一种较优的实施方式中，研磨工艺为化学机械研磨工艺。
在一种较优的实施方式中，金属结构的材质为铜。
在一种较优的实施方式中，上述的衬底为逻辑晶圆。
上述技术方案具有如下优点或有益效果：通过将金属结构上的介质层替换为生长温度低于氮化硅生长温度的第二介质层后，可以有效的减少因为在金属结构的顶部形成介质层导致出现更多的金属突出的问题。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。
Claims (7)
1.一种降低逻辑器件金属突出缺陷的方法，应用于堆栈式CMOS传感器中，其特征在于，具体包括以下步骤：
步骤S1、提供一衬底，所述衬底上包括第一金属层以及位于所述第一金属层上的一第一介质层，所述第一介质层中包括一金属结构；
步骤S2、于所述第一介质层的顶部形成一生长温度低于氮化硅生长温度的第二介质层。
2.根据权利要求1所述的降低逻辑器件金属突出缺陷的方法，其特征在于，在所述步骤S1中，形成所述金属结构的方法具体包括以下步骤：
步骤A1、于所述第一介质层的对应所述金属结构的位置刻蚀形成一沟槽，使所述沟槽的底部暴露所述第一金属层的顶部；
步骤A2、于所述第一沟槽内注入一金属并使金属覆盖在所述第一介质层的顶部形成一第二金属层；
步骤A3、通过一研磨工艺对所述第一介质层上的第二金属层进行研磨，以在所述沟槽内形成所述金属结构，所述金属结构的顶部与所述第一介质层的顶部齐平。
3.根据权利要求1所述的降低逻辑器件金属突出缺陷的方法，其特征在于，所述第二介质层的材质为碳氮化硅。
4.根据权利要求1所述的降低逻辑器件金属突出缺陷的方法，其特征在于，所述第一介质层的厚度为2370埃。
5.根据权利要求2所述的降低逻辑器件金属突出缺陷的方法，其特征在于，所述研磨工艺为化学机械研磨工艺。
6.根据权利要求1所述的降低逻辑器件金属突出缺陷的方法，其特征在于，所述金属结构的材质为铜。
7.根据权利要求1所述的降低逻辑器件金属突出缺陷的方法，其特征在于，所述衬底为逻辑晶圆。
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