CN107850919A - 使用延迟电路的时钟门控 - Google Patents

使用延迟电路的时钟门控 Download PDF

Info

Publication number
CN107850919A
CN107850919A CN201680039998.3A CN201680039998A CN107850919A CN 107850919 A CN107850919 A CN 107850919A CN 201680039998 A CN201680039998 A CN 201680039998A CN 107850919 A CN107850919 A CN 107850919A
Authority
CN
China
Prior art keywords
clock signal
latch
signal
cgc
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680039998.3A
Other languages
English (en)
Other versions
CN107850919B (zh
Inventor
法迪·阿德尔·哈姆丹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN107850919A publication Critical patent/CN107850919A/zh
Application granted granted Critical
Publication of CN107850919B publication Critical patent/CN107850919B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0372—Bistable circuits of the master-slave type
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/131—Digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00058—Variable delay controlled by a digital setting
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Pulse Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种设备包含时钟门控电路CGC的锁存器。所述锁存器经配置以响应于时钟信号而产生第一信号。所述设备进一步包含所述CGC的延迟电路。所述延迟电路经配置以接收所述时钟信号并基于所述时钟信号和所述第一信号而产生第二信号。所述设备进一步包含所述CGC的输出电路。所述输出电路耦合到所述延迟电路和所述锁存器。所述输出电路经配置以基于所述时钟信号和所述第二信号而产生主时钟信号。所述主时钟信号的边缘基于与从时钟信号相关联的延迟特性而相对于所述时钟信号的边缘延迟。

Description

使用延迟电路的时钟门控
相关申请的交叉引用
本申请主张2015年7月27日递交的共同拥有的第14/810,243号美国非临时专利申请的优先权，所述申请的内容明确地以全文引用的方式并入本文中。
技术领域
本公开大体上涉及电子装置，且更确切地说，涉及用于电子装置的时钟门控。
背景技术
处理器可包含执行对指令的管线式执行的多个管线级。举例来说，管线级可从存储器提取指令、对指令进行解码、执行指令以产生结果并将结果写入返回到存储器。一个管线级的输出可通过一或多个触发器耦合到另一管线级的输入。触发器可包含可由单独的时钟信号驱动的多个锁存器，例如主锁存器和从锁存器。
一些装置解除激活触发器以便在未在管线级之间传送数据时降低功耗。举例来说，可在结果准备好从一个管线级传送到从锁存器时激活主锁存器。可在将结果提供给从锁存器之后解除激活主锁存器，且可在将结果提供给另一管线级之后解除激活从锁存器。
如果单独的电路用以解除激活主锁存器和从锁存器，那么“竞态”条件可产生一些情形。举例来说，如果从锁存器激活了太久(例如由于时钟偏斜)，那么结果可能过早地传送到另一管线级(例如产生可能在一些电路中不合需要的“半循环路径”)。一些装置可通过使用单个电路以解除激活主锁存器和从锁存器来避免此操作状态。这种技术可在在不同时间处激活主锁存器与从锁存器的装置中引起更高的功耗。
发明内容
时钟门控电路(CGC)能经配置以延迟提供给主锁存器的主时钟信号的特定边缘(例如下降边缘)。延迟所述主时钟信号的边缘能避免同时激活所述主锁存器和一或多个从锁存器的操作状态。举例来说，所述主时钟信号的下降边缘能与提供给所述一或多个从锁存器的从时钟信号的下降边缘大体上同时地或在其之后发生。如果所述一或多个从锁存器具有相位一(Φ-1)配置(其中所述一或多个从锁存器由所述从时钟信号的上升边缘触发)且所述主锁存器具有相位二(Φ-2)配置(其中所述主锁存器由所述主时钟信号的下降边缘触发)，那么延迟所述主时钟信号的所述下降边缘能避免所述主锁存器与所述一或多个从锁存器两者的同时激活。在一些情况下，例如当所述一或多个从锁存器比设计激活得更早(例如由于时钟偏斜)时，避免所述主锁存器与所述一或多个从锁存器两者的同时激活能避免“竞态”条件。
在说明性实施方案中，所述CGC包含锁存器、第二锁存器、输出电路和延迟电路。所述锁存器、所述第二锁存器、所述延迟电路和所述输出电路能经配置以接收时钟信号(例如用以产生主时钟信号的时钟信号)。能使用所述CGC的内部信号来控制所述延迟电路(例如而非提供来自所述CGC外部的装置的单独信号)，这能降低电路复杂度和功耗。举例来说，能使用所述第一锁存的输出来控制(例如功率门控)所述延迟电路。在一些配置中，所述延迟电路和所述锁存器形成第一时钟门控子电路(例如Φ-1CGC)，且所述CGC的所述第二锁存器和所述输出电路形成第二时钟门控子电路(例如Φ-2CGC)。
在特定实例中，一种设备包含时钟门控电路(CGC)锁存器。所述锁存器经配置以响应于时钟信号而产生第一信号。所述设备进一步包含所述CGC的延迟电路。所述延迟电路经配置以接收所述时钟信号并基于所述时钟信号和所述第一信号而产生第二信号。所述设备进一步包含所述CGC的输出电路。所述输出电路耦合到所述延迟电路和所述锁存器。所述输出电路经配置以基于所述时钟信号和所述第二信号而产生主时钟信号。所述主时钟信号的边缘基于与从时钟信号相关联的延迟特性而相对于所述时钟信号的边缘延迟。
在另一特定实例中，一种操作CGC的方法包含在CGC处接收时钟信号。所述方法进一步包含：通过所述CGC的锁存器产生第一信号；以及响应于所述时钟信号和由所述锁存器产生的所述第一信号而使用所述CGC的延迟电路来产生主时钟信号。所述主时钟信号的边缘基于与从时钟信号相关联的延迟特性而相对于所述时钟信号的边缘延迟。
在另一特定实例中，一种设备包含用于在CGC处产生第一信号的装置并进一步包含用于在所述CGC处接收时钟信号的装置。所述设备进一步包含用于响应于所述时钟信号和由所述锁存器产生的所述第一信号而使用所述CGC的延迟电路来产生主时钟信号的装置。所述主时钟信号的边缘基于与从时钟信号相关联的延迟特性而相对于所述时钟信号的边缘延迟。
由所公开实例中的至少一个提供的一个特定优点是降低的功耗，同时避免或降低危险(例如竞态条件)的可能性。为了说明，利用单个CGC以时钟门控主锁存器和从锁存器的装置能避免危险，但会提高功耗(这是因为所述主锁存器和所述从锁存器无法被单独地时钟门控)。利用单独CGC以时钟门控主锁存器和从锁存器的装置能产生危险(例如由于时钟偏斜)。根据本公开的装置能单独地时钟门控主锁存器和从锁存器(降低功耗)而不产生竞态条件(在发生时钟偏斜的情况下)。在检视整个申请后，本公开的其它实例、优点和特征将变得显而易见，申请包含以下部分：附图说明、具体实施方式和权利要求书。
附图说明
图1是包含具有延迟电路的时钟门控电路(clock gating circuit，CGC)的设备的说明性实例的框图。
图2是包含延迟电路的CGC的说明性实例的框图。
图3是说明可在包含延迟电路的CGC处执行的某些操作的时序的时序图。
图4是包含延迟电路的CGC的操作方法的特定说明性实例的流程图。
图5是包含具有包含延迟电路的CGC的处理器的电子装置的框图。
具体实施方式
参考图1，描绘了装置的说明性实例且一般将其表示为100。装置100可实施于电子装置中，例如处理器内。举例来说，装置100可耦合于管线式处理器的管线级之间(例如以将结果从一个管线级的输出提供到另一管线级的输入)。为了进一步说明，作为说明性实例，装置100可在管线式数字信号处理器(digital signal processor，DSP)、中央处理单元(central processing unit，CPU)、管线式图形处理单元(graΦcs processing unit，GPU)、管线式应用程序处理器(applications processor，AP)或另一管线式处理装置的管线级之间整合。在其它状况下，装置100可整合于另一装置内，另一装置例如经配置以在装置之间传达数据的数据接口。
装置100包含主锁存器104。主锁存器104可经配置以接收输入信号142。举例来说，主锁存器104可经配置以从管线式处理器的第一管线级接收输入信号142。
装置100进一步包含一或多个第二锁存器，例如多个从锁存器108。多个从锁存器108可包含第一从锁存器118、第二从锁存器120和第三从锁存器122。应了解，图1的实例是说明性的，且装置100可包含不同数目个从锁存器(例如一个从锁存器、两个从锁存器、四个从锁存器、或另一正整数n个从锁存器)。多个从锁存器108可经配置以产生输出信号146。举例来说，多个从锁存器108可经配置以将输出信号146提供给管线式处理器的第二管线级。
为了进一步说明，主锁存器104和多个从锁存器108可形成触发器，例如“D”触发器。在此状况下，输入信号142可对应于数据输入信号(d)，且输出信号146可对应于多个触发器数据输出信号(q)。输出信号146可包含由第一从锁存器118产生的第一输出信号(q0)、由第二从锁存器120产生的第二输出信号(q1)和由第三从锁存器122产生的第三输出信号(qn)。
主锁存器104耦合到多个从锁存器108中的每一锁存器。为了说明，装置100可进一步包含驱动器106(例如缓冲器)和位线(bit line，BL)110。驱动器106可耦合到BL 110。驱动器106可耦合到主锁存器104的输出，且BL 110可耦合到多个从锁存器108中的每一个的输入。主锁存器104可经配置以使用驱动器106和BL 110来向多个从锁存器108提供信号，例如BL信号144。
装置100进一步包含第一时钟门控电路(CGC)112。第一CGC 112耦合到主锁存器104。第一CGC 112可经配置以接收时钟信号130并门控时钟信号130以降低主锁存器104的功耗(例如以使得通过时钟信号130中的转变来不激活和解除激活主锁存器104)。举例来说，第一CGC 112可经配置以基于时钟信号130而产生主时钟信号134。时钟信号130可以是提供给耦合于装置的管线级之间的每一触发器的同步时钟信号。第一CGC 112可经配置以将主时钟信号134提供给主锁存器104。
第一CGC 112包含锁存器152(例如Φ2锁存)、延迟电路156和输出电路160。输出电路160可耦合到主锁存器104并可经配置以将主时钟信号134提供给主锁存器104。通过使用延迟电路156图延迟时钟信号130的特定边缘(例如下降边缘)，例如通过使时钟信号130的下降边缘延迟而在主时钟信号134的产生期间不影响或不大体上影响时钟信号130的上升边缘的时序，第一CGC 112可经配置以产生主时钟信号134。在此状况下，主时钟信号134的下降边缘可相对于时钟信号130延迟，且主时钟信号134的上升边缘可相对于时钟信号130同时或大体上同时地发生。
装置100可进一步包含一或多个第二CGC，例如多个第二CGC 116。多个第二CGC116中的每一个可耦合到多个从锁存器108中的对应锁存器。举例来说，多个第二CGC 116可包含耦合到第一从锁存器118的CGC 116a、耦合到第二从锁存器120的CGC 116b和耦合到第三从锁存器122的CGC 116c。在此实例中，多个从锁存器108包含n个从锁存器，且多个第二CGC 116包含n个CGC。多个第二CGC 116可经配置以接收时钟信号130。多个第二CGC 116可经配置以基于时钟信号130而产生多个从时钟信号(其可包含代表性从时钟信号138)。多个第二CGC 116中的每一个可经配置以将多个从时钟信号中的对应一个提供给多个从锁存器108中的对应一个。作为说明性实例，CGC 116a可经配置以产生从时钟信号138并将从时钟信号138提供给第一从锁存器118。
多个从锁存器108可具有相位一(Φ-1)配置。在此状况下，多个从锁存器108可由由多个第二CGC 116产生的从时钟信号的上升边缘触发。作为说明性实例，第一从锁存器118可由从时钟信号138的上升边缘触发。因此，多个从锁存器108可以是“透明”的，而由多个第二CGC 116产生的从时钟信号具有高逻辑值(例如多个从锁存器108可在从时钟信号具有高逻辑值时输出BL信号144)。主锁存器104可具有相位二(Φ-2)配置。在此状况下，主锁存器104可由主时钟信号134的下降边缘触发。因此，主锁存器104可以是“透明”的，而主时钟信号134具有低逻辑值(例如主锁存器104可在主时钟信号134具有低逻辑值时输出输入信号142)。第一CGC 112可被称作Φ-2CGC，且多个第二CGC 116中的每一个可被称作Φ-1CGC。
在操作中，第一CGC 112可接收时钟信号130。在说明性实例中，锁存器152、延迟电路156和输出电路160各自经配置以接收时钟信号130。锁存器152可响应于时钟信号130而产生第一信号154。延迟电路156可响应于第一信号154。举例来说，在一些实施方案中，第一信号154可直接提供给延迟电路156。在其它状况下，第一信号154可例如使用一或多个逻辑门(例如在测试过程期间使用的“或”门)来间接地提供给延迟电路156，如参考图2进一步描述。
延迟电路156可经配置以响应于第一信号154而产生第二信号158。延迟电路156可经配置以基于与从时钟信号138相关联的延迟特性(例如基于与从时钟信号138相关联的潜在(或“最大”)时钟偏斜)而操作。作为说明性实例，延迟电路156可经配置以响应于时钟信号130或第一信号154中的一或多个从第一逻辑值到第二逻辑值的转变而延迟第二信号158从第一逻辑值(例如高逻辑值)到第二逻辑值(例如低逻辑值)的转变。因为输出电路160可经配置以“保持”主时钟信号134的第一逻辑值直到延迟间隔过期为止，所以主时钟信号134的边缘(例如下降边缘)可延迟(例如以避免主时钟信号134的下降边缘在从时钟信号138的对应下降边缘之前发生)。
第一CGC 112可选择性地将主时钟信号134提供给主锁存器104。举例来说，如果未在主锁存器104处接收数据，那么第一CGC 112可避免产生主时钟信号134(以避免激活和解除激活主锁存器104)。如果在主锁存器104处接收数据(例如输入信号142)，那么第一CGC112可将主时钟信号134提供给主锁存器104(以致使主锁存器104将输入信号142转移到多个从锁存器108)。多个第二CGC 116可选择性地将从时钟信号提供给多个从锁存器108。举例来说，如果数据正由主锁存器104提供给第一从锁存器118，那么CGC 116a可将从时钟信号138提供给第一从锁存器118。
延迟电路156可致使主时钟信号134的下降边缘相对于时钟信号130的下降边缘而延迟。举例来说，例如基于特定电路设计、制造技术、物理布局、一或多个其它参数或其组合，基于与从时钟信号138相关联的潜在(或“最大”)时钟偏斜，延迟电路156可经配置以确保主时钟信号134的下降边缘在从时钟信号138的下降边缘之后(和从时钟信号138的后续上升边缘之前)发生。进一步参考图2描述延迟电路156的说明性实施方案。
相对于时钟信号130的下降边缘延迟主时钟信号134的下降边缘可避免主时钟信号134具有低逻辑值而一或多个从时钟信号具有高逻辑值的操作状态(例如在主时钟信号134的下降边缘略微地在从时钟信号138的下降边缘之前发生的情况)。为了说明，如果主锁存器104具有Φ-2配置(并由主时钟信号134的下降边缘触发)且第一从锁存器118具有Φ-1配置(并由从时钟信号138的上升边缘触发)，那么此操作状态可致使主锁存器104和第一从锁存器118两者在共同时钟周期期间透明。通过使主时钟信号134的下降边缘延迟，可避免此操作状态。
图2描绘图1的第一CGC 112的说明性实例。第一CGC 112可包含图1的锁存器152、延迟电路156和输出电路160。图2的实例说明延迟电路156可包含“与”装置210，且输出电路160可包含“或”门214。第一CGC 112还可包含第二锁存器208(例如Φ-1锁存)。
锁存器152、第二锁存器208、延迟电路156和输出电路160可经配置以接收时钟信号130。输出电路160可经配置以输出主时钟信号134(例如响应于延迟电路156的输出信号)。主时钟信号134可具有相对于时钟信号130的下降边缘延迟的下降边缘。
“或”门214可具有三输入(three-input，OR3)配置。举例来说，“或”门214可包含第一输入216、第二输入218和第三输入220。在图2的实例中，第一输入216经配置以接收时钟信号130，第二输入218耦合到第二锁存器208，且第三输入耦合到延迟电路156。“或”门214可进一步包含经配置以输出主时钟信号134的输出222。举例来说，输出222可耦合到图1的主锁存器104，且“或”门214可经配置以通过输出222将主时钟信号134提供给主锁存器104。
第一CGC 112可进一步包含具有第一输入230和第二输入232的“或”门206。第一输入230可耦合到锁存器152。第二输入232可经配置以接收测试启用信号202。“或”门206可进一步包含耦合到第二锁存器208和延迟电路156的输出234。举例来说，输出234可耦合到“与”装置210的第二输入226。
“与”装置210可包含第一输入224和第二输入226。第一输入224可经配置以接收时钟信号130。第二输入226可经配置以由“或”门206驱动和可响应于锁存器152。“与”装置210可进一步包含耦合到输出电路160的输出228。举例来说，输出228可耦合到“或”门214的第三输入220。
虽然图2为了说明将“与”装置210描绘为包含“与”门，但应了解，“与”装置210可具有不同的配置。举例来说，图2在250处描绘“与”装置210的说明性实施方案。在此实例中，“与”装置210可包含“与非”(NAND)门252和一或多个反相器254。一或多个反相器254包含奇数正整数数目个反相器(例如一个反相器、三个反相器、五个反相器或另一奇数正整数数目个反相器)，以使得“与非”门252和一或多个反相器254用作“与”门。“与非”门252和一或多个反相器254可经配置以用作具有与延迟电路156相关联的延迟特性(t)的“与”门。可基于延迟特性(0而确定一或多个反相器254的数目(n)。为了说明，可基于以下各项而确定一或多个反相器254的数目(n)：延迟特性(t)减与“与非”门252相关联的第一延迟时间(t1)除以与一或多个反相器254中的每个反相器相关联的第二延迟时间(t2)(即，n＝(t-t1)/t2)。
相比于一或多个其它配置，使用“与”装置210可降低延迟电路156的功耗。为了说明，“与”装置210可响应于“或”门206在输出234处产生低逻辑值而不活动。其它装置(例如缓冲器)可响应于时钟信号130而操作(或“切换”)，同时相比于使用“与”装置210而增大功耗。另外，虽然图2描绘了“与”门，但是应了解，可实施一或多个其它装置。举例来说，在一些应用中，延迟电路156可包含一或多个运算放大器，运算放大器可执行如参考“与”装置210所描述的“与”逻辑函数。替代地或另外，延迟电路156可包含一或多个其它逻辑门，例如例如一或多个“与”逻辑门、一或多个“或”逻辑门、一或多个“异或”(XOR)逻辑门、一或多个“或非”(NOR)逻辑门、一或多个“同或”(XNOR)门、一或多个其它逻辑门或其组合。
图2说明第一CGC 112可包含多个时钟门控子电路。举例来说，锁存器152和延迟电路156可形成第一时钟门控子电路240(例如Φ-1时钟门控子电路)，且第二锁存器208和输出电路160可形成第二时钟门控子电路242(例如Φ-2时钟门控子电路)。在此实例中，第一时钟门控子电路240可用作响应于输入具有低逻辑值(例如在未确证启用信号200时)而断开时钟信号130(例如通过输出低逻辑值)的Φ-1(或规则)CGC。第二时钟门控子电路242用作响应于输入具有低逻辑值(例如在“或”门206输出低逻辑值时)而输出高逻辑值的Φ-2CGC。
在测试操作模式期间，可确证测试启用信号202(例如其可具有高逻辑值)。举例来说，可结合测试模式执行扫描过程以验证包含第一CGC 112的集成电路(例如处理器)的操作。在扫描过程期间，启用信号200的值可由于扫描过程的一或多个其它操作改变(例如从高逻辑值改变到低逻辑值)。在此实例中，可确证测试启用信号202以“绕过”锁存器152。测试启用信号202可致使“或”门206输出高逻辑值(而无关于由锁存器152提供的值)，高逻辑值可致使主时钟信号134跟踪(或“遵循”)时钟信号130。因此，确证测试启用信号202可确保主时钟信号134在扫描过程期间是主动的(例如振荡)(例如以验证包含主锁存器104的集成电路的操作)。
在一或多个其它操作模式(例如非测试操作模式)期间，测试启用信号202可未经确证。在说明性实施方案中，如果将激活图1的主锁存器104，那么确证启用信号200。举例来说，如果来自装置的一个管线级的数据准备好使用主锁存器104来提供给装置的另一管线级，那么可确证启用信号200以激活主锁存器104。当数据为准备好使用主锁存器104来在管线级之间提供时，启用信号200可未经确证。
当确证启用信号200时，输出电路160可响应于时钟信号130从低逻辑值到高逻辑值的转变(或上升边缘)而在输出222处产生高逻辑值举例来说，响应于时钟信号130的上升边缘，“或”门214可从在输出222处产生低逻辑值转变成在输出222处产生高逻辑值以产生主时钟信号134的上升边缘。在此状况下，主时钟信号134的上升边缘可跟踪(或“遵循”)时钟信号130的上升边缘。
响应于时钟信号130从高逻辑值到低逻辑值的转变(或下降边缘)，当确证启用信号200时，由锁存器152产生的第一信号154可具有高逻辑值(即，锁存器152可响应于时钟信号130的下降边缘而透明)。“或”门206可响应于由锁存器152产生的第一信号154。响应于第一信号154，“或”门206可向延迟电路156和第二锁存器208提供具有高逻辑值的门控信号207，且第二锁存器208可向输出电路160提供低逻辑值。在此实例中，第一输入216和第二输入218接收低逻辑值。
延迟电路156可接收时钟信号130和门控信号207，并可基于时钟信号130和门控信号207而产生第二信号158。由于延迟电路156的延迟特性，与第二信号158相关联的值可在时钟信号130的下降边缘之后暂时保持在高逻辑值下(例如在下降边缘之后历时大约t皮秒)。在此实例中，由延迟电路156产生的第二信号158可从转变成低逻辑值延迟，这可致使输出电路160的输出暂时保持在高逻辑值下。在时钟信号130的下降边缘与延迟电路156的输出从高逻辑值转变成低逻辑值之间的延迟间隔之后，由延迟电路156产生的第二信号158可转变成低逻辑值。因此，主时钟信号134的下降边缘可相对于时钟信号130所述下降边缘而延迟(由于延迟电路156)。
如果未使用图1的装置100来传送数据(例如如果一个管线级的结果不可用以提供给使用装置100的另一管线级)，那么第一CGC 112可时钟门控(例如解除激活)主锁存器104。举例来说，启用信号200可从第一值调整成第二值(例如从高逻辑值调整成低逻辑值)。因此，可解除激活锁存器152，这可致使输出电路160停止以将主时钟信号134提供给主锁存器104。因此，可基于启用信号200而解除激活主锁存器104。
延迟主时钟信号134的下降边缘可避免以下操作状态：主时钟信号134具有低逻辑值(从而致使主锁存器104主动或“透明”)而一或多个从时钟信号具有高逻辑值(从而致使多个从锁存器108透明)，这可引起“竞态”条件(例如当装置100的输出过早了一个时钟周期而产生时)。另外，延迟主时钟信号134的下降边缘可避免产生半周路径，在半周路径中操作由下降时钟边缘而非由上升时钟边缘触发(这可在主时钟信号134具有低逻辑值且从时钟信号138具有高逻辑值时发生，且因此主锁存器104和第一从锁存器118两者是主动的)。因此，相对于时钟信号130的下降边缘(和从时钟信号138的下降边缘)延迟主时钟信号134的下降边缘可避免可降低电子装置的性能(例如通过避免竞态条件和半周路径)的操作状态。另外，第二时钟门控子电路242可实现主锁存器104的Φ-2门控(例如主锁存器104可“看见”Φ-2CGC而非Φ-1CGC)。因此，时钟门控子电路240、242可实现主锁存器104的Φ-2时钟门控(而不产生竞态条件或半周路径)。
参考图3，描绘一组说明性时序图并一般将其表示为300。所述组时序图300包含对应于时钟信号130的时序图、对应于主时钟信号134的时序图、对应于由多个第二CGC 116产生的一或多个从时钟信号(例如从时钟信号138)的时序图、对应于输入信号142的时序图、对应于BL信号144的时序图和对应于输出信号146的时序图。在图3中，时钟信号130具有第一周期304和第二周期308。
图3说明从时钟信号138可相对于时钟信号130或主时钟信号134中的一或多个相位延迟(或“偏斜”)。举例来说，在第一周期304期间，相比于时钟信号130的上升边缘312且相比于主时钟信号134的上升边缘324，从时钟信号138的上升边缘336可以是“迟的”。时钟偏斜可由于一或多个物理电路特性或操作特性而出现。作为实例，装置100的特定物理电路布局可致使从时钟信号138相对于主时钟信号134而偏斜。
在第一周期304期间，时钟信号130的上升边缘312可相对于主时钟信号134的上升边缘324同时或大体上同时地发生。图3还说明时钟信号130的下降边缘316可在主时钟信号134的下降边缘328之前发生。举例来说，延迟电路156可基于延迟特性326(例如参考图2所描述的延迟特性(t))而相对于下降边缘316延迟下降边缘328。延迟特性326可与例如从时钟信号138等从时钟信号相关联。举例来说，基于特定电路设计、制造技术、物理布局、一或多个其它参数或其组合，可基于从时钟信号138相对于主时钟信号134的预期或潜在(例如“最大”)时钟偏斜而选择延迟特性。
延迟下降边缘328可避免主时钟信号134具有低逻辑值且从时钟信号138具有高逻辑值的操作状态，这可产生“竞态”条件(例如通过同时激活主锁存器104和第一从锁存器118)。取决于特定应用，下降边缘328可延迟以便在从时钟信号138的下降边缘338之后或大体上与下降边缘338同时发生。
由于延迟主时钟信号134的下降边缘，主时钟信号134的工作周期可大于时钟信号130的工作周期或从时钟信号138的工作周期中的一或多个。举例来说，因为上升边缘324与下降边缘328之间的时间间隔大于下降边缘328与上升边缘332之间的时间间隔，所以主时钟信号134的工作周期可大于50％(例如60％、70％、80％或另一百分比)。时钟信号130的工作周期或从时钟信号138的工作周期中的一或多个可以是大约50％。
为了进一步说明，图3描绘输入信号142的转变342、BL信号144的转变344和输出信号146的转变346。虽然图3为说明方便起见而描绘了高到低和低到高逻辑值转变两者，但是应了解，信号142、144和146中的每一个均可以是在特定时间处具有单个值的单端信号。转变344可响应于主时钟信号134的下降边缘328而发生(例如主锁存器104可具有致使主锁存器104响应于主时钟信号134的低逻辑值而透明的Φ-2配置)。转变346可响应于从时钟信号138的上升边缘340而发生(例如多个从锁存器108可具有致使多个从锁存器108响应于例如从时钟信号138等从时钟信号的高逻辑值而透明的Φ-1配置)。
通过使下降边缘328延迟，避免了转变346可“过早”发生的操作状态。举例来说，通过使下降边缘328延迟，避免了主时钟信号134具有低逻辑值且从时钟信号138具有高逻辑值(例如由于时钟偏斜)的操作状态。在这个操作状态下，转变346可响应于下降边缘338而非上升边缘340而发生(即，半周“过早”)。此操作状态可引起可致使非既定装置操作的竞态条件。延迟下降边缘328可避免此操作状态。
另外，应注意如果时钟偏斜未在装置中出现，那么延迟下降边缘328不会降低装置性能。举例来说，如果从时钟信号138相对于时钟信号130同相(且不存在时钟偏斜)，那么延迟主时钟信号134的下降边缘可相比于主时钟信号134的非延迟下降边缘产生类似的装置性能。因此，延迟电路156可使用第一CGC 112的“内部”或“现有”信号来操作(并不必使用外部信号来解除激活，外部信号例如从在第一CGC 112外部的装置提供的外部启用信号)。
参考图4，描绘了方法的说明性实例且一般将其表示为400。可在包含时钟门控电路的装置处执行方法400，装置和时钟门控电路分别例如是装置100和第一CGC 112。
方法400可包含在402处在CGC处接收时钟信号。举例来说，可在第一CGC 112处接收时钟信号130。
方法400可进一步包含在404处通过CGC的锁存器产生第一信号。举例来说，锁存器152可产生第一信号154。
方法400可进一步包含在406处响应于时钟信号和由锁存器产生的第一信号而使用CGC的延迟电路来产生主时钟信号。主时钟信号的边缘基于与从时钟信号相关联的延迟特性而相对于所述时钟信号的边缘延迟。举例来说，延迟电路可对应于延迟电路156，且主时钟信号可对应于主时钟信号134。作为额外的说明性非限制性实例，时钟信号的边缘可对应于下降边缘316，主时钟信号的边缘可对应于下降边缘328，且延迟特性可对应于延迟特性326(例如延迟间隔)。
方法400还可包含响应于由锁存器产生的第一信号而通过CGC的逻辑门将门控信号提供给延迟电路。举例来说，逻辑门可对应于“或”门，例如“或”门206。“或”门206可产生门控信号207并可将门控信号207提供给延迟电路156。
方法400还可包含包含响应于时钟信号的边缘(例如响应于时钟信号130的下降边缘316)而将由延迟电路产生的第二信号从第一逻辑值(例如高逻辑值)转变成第二逻辑值(例如低逻辑值)。在此实例中，延迟特性可对应于时钟信号的边缘与延迟电路的输出的转变之间的延迟间隔。第二信号可对应于第二信号158。
方法400可进一步包含通过通过调整提供给CGC的锁存器的启用信号来解除激活CGC来时钟门控主锁存器。举例来说，启用信号200可从高逻辑值调整到低逻辑值。启用信号200可提供给锁存器152，且调整启用信号的值可致使第一CGC 112时钟门控主锁存器104(例如以解除激活主锁存器104)。
方法400可进一步包含在装置的测试操作模式期间将测试启用信号提供给CGC的“或”门和在装置的非测试操作模式期间调整测试启用信号。为了说明，测试启用信号202可在装置100的测试操作模式期间具有高逻辑值。可结合装置100的非测试操作模式来将测试启用信号202从高逻辑值调整到低逻辑值。
通过如参考方法400所描述而延迟主时钟信号的下降边缘，可在装置处避免某些竞态条件。举例来说，可避免由于从时钟信号的时钟偏斜的竞态条件。
参考图5，描绘了电子装置的特定说明性实例的框图，并一般将其表示为500。作为说明性实例，电子装置500可对应于移动装置(例如蜂窝电话)。在其它实施方案中，电子装置500可对应于计算机(例如笔记本电脑、平板电脑或台式计算机)、可佩戴式电子装置(例如个人相机、前安装显示器或手表)、车辆控制系统或控制台、家庭电气设备、机顶盒、娱乐单元、导航装置、个人数字助理(personal digital assistant，PDA)、电视、调谐器、无线电(例如卫星无线电)、音乐播放器(例如数字音乐播放器或便携式音乐播放器)、视频播放器(例如数字视频播放器，例如数字视频光盘(digital video disc，DVD)播放器或便携式数字视频播放器)、机器人、保健装置、另一电子装置或其组合。
作为说明性实例，电子装置500包含处理器510，例如DSP、CPU、GPU或AP。处理器510可具有包含多个管线级的管线式配置，且对应于图1的装置100的装置可耦合于每一对管线级之间。为了说明，处理器510可包含第一管线级512和第二管线级514，且装置100(和第一CGC 112)可耦合于第一管线级512与第二管线级514之间。在说明性实施方案中，第一CGC112如参考图2所描述。装置100可基于图3的时序图300的集合、基于图4的方法400或其组合而操作。
电子装置500可进一步包含存储器532。存储器532耦合到处理器510。存储器532包含可由处理器510存取的指令568。指令568可包含可由处理器510执行的一或多个指令。举例来说，指令568可为可由处理器510执行的以初始化或控制本文中所描述的某些操作。举例来说，指令568可为可由处理器510执行的以使用管线级512、514来执行一或多个算术运算或逻辑运算。
图5还展示耦合到处理器510和显示器528的显示器控制器526。译码器/解码器(CODEC)534也可耦合到处理器510。扬声器536和麦克风538可耦合到译码器/解码器534。图5还指示无线接口540(例如无线控制器或收发器中的一或多个)可耦合到处理器510和天线542。
在特定实例中，处理器510、显示器控制器526、存储器532、译码器/解码器534和无线接口540包含于封装、系统级封装(system-in-package，SiP)装置或例如SoC装置522等系统单晶片(system-on-chip，SoC)装置中的一或多个中。另外，输入装置530和电源544可耦合到SoC装置522。此外，在特定实例中，如图5中所说明，显示器528、输入装置530、扬声器536、麦克风538、天线542和电源544在SoC装置522外部。然而，显示器528、输入装置530、扬声器536、麦克风538、天线542和电源544中的每一个均可耦合到SoC装置522的组件，例如耦合到接口或耦合到控制器。
在特定实例中，设备包含用于在CGC(例如第一CGC 112)处产生第一信号的装置。举例来说，用于产生第一信号的装置可包含锁存器152。设备进一步包含用于在CGC处接收时钟信号(例如时钟信号130)的装置。设备进一步包含用于响应于时钟信号和第一信号而使用CGC的延迟电路(例如延迟电路156)来产生主时钟信号(例如主时钟信号134)的装置。主时钟信号的边缘(例如下降边缘，例如下降边缘328)基于与从时钟信号(例如从时钟信号138)相关联的延迟特性(例如延迟特性326)而相对于时钟信号的下降边缘(例如下降边缘316)延迟。举例来说，用于接收时钟信号的装置可包含锁存器152、第二锁存器208、“与非”门252或到“或”门214的第一输入216中的一或多个。作为另一实例，用于产生主时钟信号的装置可包含包含“或”门214的输出电路160。
为描述方便起见，主锁存器104已描述为Φ-2锁存器，且多个从锁存器108中的每一个已描述为Φ-1锁存器。应了解，在一些应用中，主锁存器可以是Φ-1锁存器，且从锁存器可以是Φ-2锁存器。在此状况下，参考第一CGC 112所描述的某些结构和功能性可在多个第二CGC 116处实施(例如而非在第一CGC 112处实施这些结构和功能性)。另外，在一些应用中，替代地或除了延迟时钟信号的下降边缘以外，还可延迟时钟信号的上升边缘。举例来说，CGC可经配置以延迟提供给Φ-1锁存器的时钟信号的上升边缘(作为延迟提供给Φ-1锁存器的时钟信号的下降边缘的替代或补充)。
可使用计算机文件(例如RTL、GDSII、GERBER等)来设计并表示参考图1到5中的一或多个描述的前述所公开装置和功能性。计算机文件可存储在计算机可读媒体上。一些或所有这些文件可提供给基于此些文件制造装置的制造操作者。所得产品包含晶圆，晶圆接着被切割成裸片并封装到集成电路(或“芯片”)中。芯片接着用于电子装置中。举例来说，SoC装置522可用于电子装置500中，如参考图5描述。
虽然图1到5可为方便起见而单独地描述某些实例，但是本公开不限于这些所说明实例。举例来说，如本文中所说明或描述的图1到5中的任一个的一或多个功能或组件可与图1到5中的另一个的一或多个功能或组件组合。因此，不应将本文中所描述的任何单个实例解释为限制性的，且本公开的实例可在不脱离本公开的范围的情况下组合。
所属领域的技术人员将进一步了解，结合本文所描述的实例描述的各种说明性逻辑块、配置、模块、电路和算法步骤可实施为电子硬件、由处理器执行的计算机软件，或两者的组合。上文已大体上就各种说明性组件、块、配置、模块、电路和步骤的功能性对它们加以描述。功能性是实施为硬件还是处理器可执行指令取决于特定应用和施加于整个系统的设计约束。本领域的技术人员可针对每一具体应用以不同方式来实施所描述功能性，但这样的实施决策不应被解释为会引起脱离本公开的范围。
可使用硬件、由处理器执行的指令或以其组合初始化、控制或执行本文中所描述的某些操作。举例来说，可使用硬件、可执行指令或其组合来初始化图4的方法400的操作。软件模块可驻留在随机存取存储器(random access memory，RAM)、快闪存储器、只读存储器(read-only memory，ROM)、可编程只读存储器(programmable read-only memory，PROM)、可擦除可编程只读存储器(erasable programmable read-only memory，EPROM)、电可擦除可编程只读存储器(electrically erasable programmable read-only memory，EEPROM)、寄存器、硬盘、可装卸式磁盘、压缩光盘只读存储器(compact disc read-onlymemory，CD-ROM)或所属领域中已知的任何其它形式的非暂时性存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息并将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体式。处理器和存储媒体可以驻留在专用集成电路(application-specific integrated circuit，ASIC)中。ASIC可以驻留在计算装置或用户终端中。在替代方案中，处理器和存储媒体可以作为离散组件驻留在计算装置或用户终端中。
提供对所公开实例的先前描述是为了使所属领域的技术人员能够制作或使用所公开实例。所属领域的技术人员将容易明白对这些实例的各种修改，且在不脱离本公开的范围的情况下，本文中所界定的原理可应用于其它实例。因此，本公开并不意图限于本文中所展示的实例，而应被赋予与如通过所附权利要求书定义的原理和新颖特征一致的可能的最广范围。

Claims (20)

1.一种设备，其包括：
时钟门控电路CGC的锁存器，所述锁存器经配置以响应于时钟信号而产生第一信号；和
所述CGC的延迟电路，所述延迟电路经配置以接收所述时钟信号并基于所述时钟信号和所述第一信号而产生第二信号；以及
所述CGC的输出电路，所述输出电路耦合到所述延迟电路和所述锁存器，所述输出电路经配置以基于所述时钟信号和所述第二信号而产生主时钟信号，其中所述主时钟信号的边缘基于与从时钟信号相关联的延迟特性而相对于所述时钟信号的边缘延迟。
2.根据权利要求1所述的设备，其进一步包括所述CGC的第二锁存器，其中所述锁存器和所述延迟电路形成第一门控子电路，且其中所述第二锁存器和所述输出电路形成第二时钟门控子电路。
3.根据权利要求1所述的设备，其中所述主时钟信号具有相对于所述时钟信号的下降边缘延迟的下降边缘。
4.根据权利要求1所述的设备，其中所述延迟电路包含“与”装置。
5.根据权利要求4所述的设备，其中所述“与”装置具有经配置以接收所述时钟信号的第一输入和响应于所述锁存器的第二输入。
6.根据权利要求4所述的设备，其中所述“与”装置包含“与非”NAND门和一或多个反相器，所述“与非”门和所述一或多个反相器经配置以用作具有与所述延迟电路相关联的延迟特性的“与”门。
7.根据权利要求1所述的设备，其进一步包括具有三输入OR3配置的“或”门。
8.根据权利要求7所述的设备，其中所述“或”门包含耦合到所述锁存器的第一输入，并进一步包含经配置以接收测试启用信号的第二输入。
9.根据权利要求1所述的设备，其中所述输出电路包含“或”门，所述“或”门具有经配置以接收所述时钟信号的第一输入、耦合到第二锁存器的第二输入和耦合到所述延迟电路的第三输入。
10.根据权利要求1所述的设备，其进一步包括：
处理器的第一管线级；和
所述处理器的第二管线级，
其中所述CGC耦合于所述第一管线级与所述第二管线级之间。
11.一种操作时钟门控电路CGC的方法，所述方法包括：
在CGC处接收时钟信号；
通过所述CGC的锁存器产生第一信号；以及
响应于所述时钟信号和由所述锁存器产生的所述第一信号，使用所述CGC的延迟电路来产生主时钟信号，其中所述主时钟信号的边缘基于与从时钟信号相关联的延迟特性而相对于所述时钟信号的边缘延迟。
12.根据权利要求11所述的方法，其进一步包括响应于由所述锁存器产生的所述第一信号而通过所述CGC的逻辑门将门控信号提供给所述延迟电路。
13.根据权利要求12所述的方法，其进一步包括响应于所述时钟信号的所述边缘而将由所述延迟电路产生的第二信号从第一逻辑值转变成第二逻辑值。
14.根据权利要求13所述的方法，其中所述延迟特性对应于所述时钟信号的所述边缘与所述第二信号从所述第一逻辑值到所述第二逻辑值的所述转变之间的延迟间隔。
15.根据权利要求11所述的方法，其进一步包括时钟门控主锁存器并通过调整提供给所述锁存器的启用信号来解除激活所述CGC。
16.根据权利要求11所述的方法，其进一步包括在装置的测试操作模式期间将测试启用信号提供给所述CGC的“或”门。
17.根据权利要求16所述的方法，其进一步包括在所述装置的非测试操作模式期间调整所述测试启用信号。
18.一种设备，其包括：
用于在时钟门控电路CGC处产生第一信号的装置；
用于在所述CGC处接收时钟信号的装置；以及
用于响应于所述时钟信号和所述第一信号而使用所述CGC的延迟电路来产生主时钟信号的装置，其中所述主时钟信号的边缘基于与从时钟信号相关联的延迟特性而相对于所述时钟信号的边缘延迟。
19.根据权利要求18所述的设备，其中用于产生所述信号的所述装置包含锁存器，且其中用于接收所述时钟信号的所述装置包含所述锁存器、第二锁存器、“与非”NAND门或到“或”门的输入中的一或多个。
20.根据权利要求19所述的设备，其中用于产生所述主时钟信号的所述装置包含包含“或”门的输出电路。
CN201680039998.3A 2015-07-27 2016-06-27 使用延迟电路的时钟门控 Expired - Fee Related CN107850919B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/810,243 2015-07-27
US14/810,243 US9837995B2 (en) 2015-07-27 2015-07-27 Clock gating using a delay circuit
PCT/US2016/039568 WO2017019219A1 (en) 2015-07-27 2016-06-27 Clock gating using a delay circuit

Publications (2)

Publication Number Publication Date
CN107850919A true CN107850919A (zh) 2018-03-27
CN107850919B CN107850919B (zh) 2021-08-31

Family

ID=56464289

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680039998.3A Expired - Fee Related CN107850919B (zh) 2015-07-27 2016-06-27 使用延迟电路的时钟门控

Country Status (7)

Country Link
US (1) US9837995B2 (zh)
EP (1) EP3329341A1 (zh)
JP (1) JP2018529147A (zh)
KR (1) KR20180034431A (zh)
CN (1) CN107850919B (zh)
BR (1) BR112018001592A2 (zh)
WO (1) WO2017019219A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11671086B2 (en) 2019-05-24 2023-06-06 Sony Semiconductor Solutions Corporation Circuit system
TWI723667B (zh) * 2019-12-05 2021-04-01 國立陽明交通大學 低電源雜訊的比較電路
TWI730707B (zh) * 2020-04-01 2021-06-11 瑞昱半導體股份有限公司 時脈閘控單元
CN113497606B (zh) * 2020-04-08 2024-02-23 瑞昱半导体股份有限公司 时脉闸控单元
US11894845B1 (en) * 2022-08-30 2024-02-06 Globalfoundries U.S. Inc. Structure and method for delaying of data signal from pulse latch with lockup latch
WO2024073194A1 (en) * 2022-09-27 2024-04-04 Qualcomm Incorporated Design for testability for fault detection in clock gate control circuits

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1224217A (zh) * 1998-01-23 1999-07-28 三菱电机株式会社 防止无效数据输出的时钟同步半导体存贮装置
CN1862701A (zh) * 2005-05-04 2006-11-15 英飞凌科技股份公司 用于使信号与时钟信号同步的集成半导体存储设备
US20110194575A1 (en) * 2008-12-17 2011-08-11 Hong-Ching Chen Clock generator, pulse generator utilizing the clock generator, and methods thereof
US8058902B1 (en) * 2010-06-11 2011-11-15 Texas Instruments Incorporated Circuit for aligning input signals
CN102487272A (zh) * 2010-12-01 2012-06-06 Arm有限公司 集成电路、时钟门控电路和方法
CN102857198A (zh) * 2012-08-30 2013-01-02 锐迪科科技有限公司 用于双边沿触发器的时钟门控电路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100247477B1 (ko) 1997-06-30 2000-03-15 김영환 비중복 2위상 클럭 간의 스큐 조절을 위한 클럭 장치
US7323909B2 (en) 2005-07-29 2008-01-29 Sequence Design, Inc. Automatic extension of clock gating technique to fine-grained power gating
US20090119631A1 (en) 2007-11-06 2009-05-07 Jordi Cortadella Variability-Aware Asynchronous Scheme for High-Performance Delay Matching
US8103941B2 (en) 2008-03-31 2012-01-24 Globalfoundries Inc. Low overhead soft error tolerant flip flop
US7772889B2 (en) * 2008-04-09 2010-08-10 Globalfoundries Inc. Programmable sample clock for empirical setup time selection
US7772906B2 (en) 2008-04-09 2010-08-10 Advanced Micro Devices, Inc. Low power flip flop through partially gated slave clock
JP2010045483A (ja) 2008-08-11 2010-02-25 Nec Electronics Corp クロックゲーティング回路
EP2320565A1 (en) 2009-11-05 2011-05-11 Nxp B.V. A delay component
US8949652B2 (en) 2011-11-03 2015-02-03 Nvidia Corporation Glitchless programmable clock shaper
US20140225655A1 (en) 2013-02-14 2014-08-14 Qualcomm Incorporated Clock-gated synchronizer
US9213358B2 (en) 2013-10-31 2015-12-15 Qualcomm Incorporated Monolithic three dimensional (3D) integrated circuit (IC) (3DIC) cross-tier clock skew management systems, methods and related components

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1224217A (zh) * 1998-01-23 1999-07-28 三菱电机株式会社 防止无效数据输出的时钟同步半导体存贮装置
CN1862701A (zh) * 2005-05-04 2006-11-15 英飞凌科技股份公司 用于使信号与时钟信号同步的集成半导体存储设备
US20110194575A1 (en) * 2008-12-17 2011-08-11 Hong-Ching Chen Clock generator, pulse generator utilizing the clock generator, and methods thereof
US8058902B1 (en) * 2010-06-11 2011-11-15 Texas Instruments Incorporated Circuit for aligning input signals
CN102487272A (zh) * 2010-12-01 2012-06-06 Arm有限公司 集成电路、时钟门控电路和方法
CN102857198A (zh) * 2012-08-30 2013-01-02 锐迪科科技有限公司 用于双边沿触发器的时钟门控电路

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
KIICHI NIITSU等: "《A clock jitter reduction circuit using gated phase blending between self-delayedclock edges》", 《2012 SYMPOSIUM ON VLSI CIRCUITS (VLSIC)》 *
王兵等: "《前后端协同的时钟树设计方法》", 《计算机工程》 *

Also Published As

Publication number Publication date
BR112018001592A2 (pt) 2018-09-18
KR20180034431A (ko) 2018-04-04
EP3329341A1 (en) 2018-06-06
US20170033775A1 (en) 2017-02-02
US9837995B2 (en) 2017-12-05
JP2018529147A (ja) 2018-10-04
WO2017019219A1 (en) 2017-02-02
CN107850919B (zh) 2021-08-31

Similar Documents

Publication Publication Date Title
CN107850919A (zh) 使用延迟电路的时钟门控
US9720438B2 (en) Clock switch device and system-on-chip having the same
EP2898599B1 (en) Clock gating circuit for reducing dynamic power
US8677299B1 (en) Latch clustering with proximity to local clock buffers
TWI648953B (zh) 正反器與半導體電路
CN104038205B (zh) 半导体电路
KR102033291B1 (ko) 반도체 장치 및 그 구동 방법
EP3423849A1 (en) Ultra-fast autonomous clock monitoring circuit for safe and secure automotive applications
CN106662903A (zh) 使用开关的供电电压节点耦合
US20120110532A1 (en) Latch clustering with proximity to local clock buffers
TWI408540B (zh) 藉由實施某些埠對埠延遲之雜訊減少方法與系統及輸入/輸出介面
US10649484B2 (en) Dynamic adaptive clocking for non-common-clock interfaces
KR102057503B1 (ko) 반도체 회로
CN103544079A (zh) 基于可编程控制器实现闪存芯片数据恢复的系统及方法
CN104426508B (zh) 低功率保护电路
JP2014106969A (ja) Ｐｌｃシステムでのデータ処理装置及びその方法
TW202139020A (zh) 時脈交叉先進先出（ｆｉｆｏ）狀態斂聚式同步器
US11250197B1 (en) Channel less floor-planning in integrated circuits
JP4768642B2 (ja) トライステートバス回路
KR101858470B1 (ko) 반도체 장치
Zhou et al. Static implementation of quasi-delay-insensitive Pre-Charge Half-Buffers
CN107703366A (zh) 确定电子设备环境电容升高的原因的方法及系统
CN104485930B (zh) 一种高效时钟输入控制电路
CN103955586A (zh) 一种应用于低功耗数字信号处理系统的低开销容错电路
CN104750481A (zh) 一种fpga输出引脚复用电路、方法及设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20210831