CN107800280A - 功率开关的驱动电路 - Google Patents

Abstract

本发明公开了一种功率开关的驱动电路，包含第一驱动模块、第二驱动模块、钳位模块、上拉模块、下拉晶体管和检测模块。第一驱动模块接收第一偏置电压、基准电压、第二检测电压、第一控制信号，为上拉模块、钳位模块提供第一驱动信号。第二驱动模块接收第一偏置电压、第一控制信号，为钳位模块提供第二驱动信号。钳位模块的输出端与上拉模块的输入端相连。上拉模块输出上拉电流到功率开关的栅极。下拉晶体管接收第二控制信号，电流输入端连接上拉模块的输出端，电流输出端接地。检测模块的输入端连接上拉模块的输出端，输出第二检测电压。本发明能根据功率开关的切换状态工作在多种电流模式，显著降低噪声干扰。

Description

功率开关的驱动电路

技术领域

本发明属于开关电源系统领域，尤其涉及一种功率开关的驱动电路。

背景技术

众所周知，开关电源系统中，功率开关需要由驱动电路驱动，典型的应用是，驱动电路的输出控制MOS(金属-氧化物-半导体)功率开关的栅极电压，栅极电压的高低电平状态对应MOS功率开关的导通和断开状态。

对于传统的开关电源功率开关驱动电路(功率开关的驱动电路)，为了缓解功率开关寄生电容的影响，需要较大的驱动电流来实现功率开关的快速切换。大的驱动电流会降低系统效率，增加驱动电路的发热，并且在驱动电路电源上产生大的噪声干扰，最终影响系统的稳定性和可靠性。因此，现有的开关电源功率开关驱动电路已越来越不能满足用户的需要。

发明内容

本发明要解决的技术问题是为了克服现有技术中的功率开关的驱动电路易产生大的噪声干扰的缺陷，旨在提供一种功率开关的驱动电路，根据功率开关的切换状态工作在多种电流模式，从而显著降低噪声干扰，并且降低驱动电路功耗。

本发明是通过下述技术方案来解决上述技术问题的：

一种功率开关的驱动电路，包含第一驱动模块、第二驱动模块、钳位模块、上拉模块、下拉晶体管和检测模块；

第一驱动模块的第一输入端接收第一偏置电压，第二输入端接收一外部的基准电压，第三输入端接收来自检测模块输出的第二检测电压，第四输入端接收一外部的第一控制信号，第一驱动模块的第一输出端为上拉模块的输入端提供一驱动电流，并产生第一驱动信号，第一驱动模块的第二输出端为钳位模块的第一输入端提供一驱动电流，并产生第二驱动信号；

第二驱动模块的第一输入端接收第一偏置电压，第二输入端接收第一控制信号，第二驱动模块的输出端为钳位模块的第二输入端提供一驱动电流，并产生第三驱动信号；

钳位模块的输出端与上拉模块的输入端相连，对第一驱动信号的电压值进行钳位限定；

上拉模块的输出端输出一上拉电流到功率开关的栅极，并为功率开关的栅极提供栅极电压；

下拉晶体管的开关控制端接收一外部的第二控制信号，下拉晶体管的电流输入端连接上拉模块的输出端，电流输出端连接接地端；

检测模块的输入端连接上拉模块的输出端，检测模块的输出端输出第二检测电压。

较佳地，第一驱动模块包含第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管；

第四晶体管的栅极连接第一驱动模块的第一输入端，源极连接接地端，漏极与第五晶体管的源极以及第六晶体管的源极相连；

第五晶体管的栅极为第一驱动模块的第二输入端，漏极与第七晶体管的源极相连；

第六晶体管的栅极为第一驱动模块的第三输入端，漏极与第九晶体管的源极相连；

第七晶体管的栅极为第一驱动模块的第四输入端，漏极与第八晶体管的源极相连；

第八晶体管的漏极为第一驱动模块的第一输出端，栅极连接供电电源；

第九晶体管的漏极为第一驱动模块的第二输出端，栅极连接供电电源。

较佳地，第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管均为NMOS(N型金属-氧化物-半导体)管。

较佳地，第二驱动模块包含第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管；

第十二晶体管的栅极为第二驱动模块的第一输入端，源极连接接地端，漏极连接第十三晶体管的源极；

第十三晶体管的漏极为第二驱动模块的输出端，栅极连接第十四晶体管的漏极；

第十四晶体管的栅极为第二驱动模块的第二输入端，源极连接接地端，漏极连接第十五晶体管的漏极；

第十五晶体管的栅极连接第十四晶体管的栅极，源极连接一供电电源。

较佳地，第十二晶体管、第十三晶体管、第十四晶体管为NMOS管，第十五晶体管为PMOS(P型金属-氧化物-半导体)管。

较佳地，钳位模块包含第十晶体管、第十一晶体管和第三电阻；

第十晶体管的源极连接一功率电源，栅极为钳位模块的第一输入端，漏极与栅极连接；

第十一晶体管的源极连接功率电源，栅极为钳位模块的第二输入端，漏极为钳位模块的输出端；

第三电阻的一端连接第十晶体管的栅极，另一端连接第十一晶体管的栅极。

较佳地，第十晶体管、第十一晶体管均为PMOS管。

较佳地，上拉模块包含第二晶体管、第三晶体管、第一电阻和第二电阻；

第二晶体管的漏极为上拉模块的输出端，栅极与第三晶体管的栅极相连，源极与第二电阻的一端相连；

第二电阻的另一端连接一功率电源；

第三晶体管的栅极为上拉模块的输入端，漏极与栅极连接，源极与第三电阻的一端相连；

第三电阻的另一端连接功率电源。

较佳地，第二晶体管和第三晶体管均为PMOS管。

较佳地，检测模块包含第十六晶体管、第四电阻和第五电阻；

第四电阻的一端为检测模块的输入端，另一端与第十六晶体管的漏极相连；

第五电阻的一端与第十六晶体管的漏极相连，另一端连接接地端；

第十六晶体管的栅极连接一供电电源，源极为检测模块的输出端。

较佳地，第十六晶体管为NMOS管。

较佳地，还包含调节模块；

调节模块的第一输入端接收一外部的第二偏置电压，调节模块的第二输入端接收第二驱动信号，调节模块的第三输入端接收第一控制信号，调节模块的输出端输出第一偏置电压。

较佳地，调节模块包含第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管、第二十一晶体管、第二十二晶体管、第二十三晶体管和第二十四晶体管；

第十七晶体管的栅极为调节模块的第一输入端，漏极连接第二十一晶体管的漏极，源极连接一供电电源；

第十八晶体管的栅极连接第十七晶体管的栅极，漏极同时连接第十九晶体管的源极和第二十晶体管的源极，源极连接供电电源；

第十九晶体管的漏极连接第二十一晶体管的漏极，栅极连接第二十二晶体管的漏极；

第二十晶体管的漏极连接第二十一晶体管的漏极，栅极连接调节模块的第三输入端；

第二十一晶体管的漏极为调节模块的输出端，源极连接接地端，栅极和漏极同时连接第二十二晶体管的栅极；

第二十二晶体管的源极连接接地端，漏极连接第二十三晶体管的源极；

第二十三晶体管的漏极连接第二十四晶体管的漏极，栅极连接供电电源；

第二十四晶体管的栅极为调节模块的第二输入端，源极连接一外部的功率电源。

较佳地，第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管和第二十四晶体管均为PMOS管，第二十一晶体管、第二十二晶体管和第二十三晶体管均为NMOS管。

较佳地，第一控制信号的高低电平状态与第二控制信号的高低电平状态相反。

较佳地，下拉晶体管为NMOS管，NMOS管的漏极连接功率开关的栅极，源极连接接地端，栅极接收第二控制信号。

本发明的积极进步效果在于：本发明的功率开关的驱动电路能够根据功率开关的切换状态工作在多种电流模式，从而显著降低噪声干扰，并且降低驱动电路功耗。

附图说明

图1为本发明的一较佳实施例的功率开关的驱动电路的结构示意图。

具体实施方式

下面通过一较佳实施例进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。

本实施例的功率开关的驱动电路，如图1所示，包含第一驱动模块101、第二驱动模块102、钳位模块103、上拉模块104、下拉晶体管M1和检测模块105；第一驱动模块101的第一输入端1011接收第一偏置电压Vb1，第二输入端1012接收一外部的基准电压Vref，第三输入端1013接收来自检测模块105输出的第二检测电压Vg2，第四输入端1014接收一外部的第一控制信号Vc1，第一驱动模块101的第一输出端1015通过上拉模块104的输入端1041为上拉模块104提供一驱动电流(该驱动电流的方向为从上拉模块104向第一驱动模块101的第一输出端1015)，并产生第一驱动信号Vd1，第一驱动模块101的第二输出端1016通过钳位模块103的第一输入端1031为钳位模块103提供一驱动电流，并产生第二驱动信号Vd2；

第二驱动模块102的第一输入端1021接收第一偏置电压Vb1，第二输入端1022接收第一控制信号Vc1，第二驱动模块的输出端1023通过钳位模块103的第二输入端1032为钳位模块103提供一驱动电流，并产生第三驱动信号Vd3；

钳位模块103的输出端1033与上拉模块104的输入端1041相连，对第一驱动信号Vd1的电压值进行钳位限定；

上拉模块104的输出端1042输出一上拉电流到功率开关的栅极11，并为功率开关的栅极提供栅极电压Vgate；

下拉晶体管的开关控制端1071接收一外部的第二控制信号Vc2，下拉晶体管的电流输入端1072连接上拉模块104的输出端1042，电流输出端1073连接接地端GND；

检测模块105的输入端1051连接上拉模块104的输出端1042，检测模块的输出端1052输出第二检测电压Vg2。

图1所示的实施方式中，下拉晶体管M1为NMOS管，其漏极(电流输入端)连接功率开关的栅极，源极(电流输出端)连接接地端，栅极(开关控制端)接收第二控制信号Vc2。当第二控制信号Vc2为高电平时，下拉晶体管M1导通，将栅极电压Vgate下拉到地，功率开关截止。当第二控制信号Vc2为低电平时，下拉晶体管M1截止，此时由上拉模块104将栅极电压Vgate上拉到预设的高电平，功率开关导通。

在本发明的功率开关的驱动电路的其他可选的实施方式中，下拉晶体管为PMOS管，该PMOS管的栅极接收第二控制信号，源极连接功率开关的栅极，漏极连接接地端。当第二控制信号Vc2为低电平时，下拉晶体管导通，将功率开关的栅极的电压(栅极电压Vgate)下拉到地，功率开关截止。当第二控制信号为高电平时，下拉晶体管截止，此时由上拉模块将功率开关的栅极的电压(栅极电压Vgate)上拉到预设的高电平，功率开关导通。

第一驱动模块101包含第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9。第四晶体管M4的栅极连接第一驱动模块101的第一输入端1011，源极连接接地端，漏极与第五晶体管M5的源极以及第六晶体管M6的源极相连。第五晶体管M5的栅极为第一驱动模块101的第二输入端1012，漏极与第七晶体管M7的源极相连。第六晶体管M6的栅极为第一驱动模块101的第三输入端1013，漏极与第九晶体管M9的源极相连。第七晶体管M7的栅极为第一驱动模块101的第四输入端1014，漏极与第八晶体管M8的源极相连。第八晶体管M8的漏极为第一驱动模块101的第一输出端1015，栅极连接供电电源Vdd。第九晶体管M9的漏极为第一驱动模块101的第二输出端1016，栅极连接供电电源Vdd。

为了获得较佳的开关特性，第一驱动模块101中，第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9均为NMOS管。

在第一驱动模块101中，第四晶体管M4接收第一偏置电压Vb1构成电流源，第五晶体管M5和第六晶体管M6构成差分对。当第二检测电压Vg2低于基准电压Vref时，差分对控制电流源电流流向第一驱动模块的第一输出端，以实现上拉模块104输出一中等可控的驱动电流；反之则流向第二输出端，使第二驱动信号Vd2下降，用于实现上拉模块104输出一微小电流，以维持栅极电压Vgate高电平状态。第七晶体管M7接收第一控制信号Vc1，当第一控制信号Vc1为低电平时，阻断电流镜电流流向第一驱动模块的第一输出端，从而实现上拉模块104输出零电流，以维持功率开关的栅极电压低电平状态。

驱动功率开关的栅极电压需要一电压值较高的功率电源Vpow，前级驱动电路需要一电压值较低的供电电源Vdd。第八晶体管M8和第九晶体管M9起到隔离降压的作用，防止功率电源Vpow的高电压传入前级驱动电路。同理，第十六晶体管M16和第二十三晶体管M23也起到隔离降压的作用。

参照图1，第二驱动模块102包含第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15。第十二晶体管M12的栅极为第二驱动模块102的第一输入端1021，源极连接接地端，漏极连接第十三晶体管M13的源极。第十三晶体管M13的漏极为第二驱动模块102的输出端1023，栅极连接第十四晶体管M14的漏极。第十四晶体管M14的栅极为第二驱动模块102的第二输入端1022，源极连接接地端，漏极连接第十五晶体管M15的漏极。第十五晶体管M15的栅极连接第十四晶体管M14的栅极，源极连接一供电电源Vdd。

为了获得较佳的性能，如图1所示，第十二晶体管M12、第十三晶体管M13、第十四晶体管M14为NMOS管，第十五晶体管M15为PMOS管。

第十二晶体管M12接收第一偏置电压Vb1构成电流源，第十四晶体管M14和第十五晶体管M15构成反相器，当第一控制信号Vc1为低电平时，控制第十三晶体管M13导通，使第十二晶体管M12电流源电流IM12流过第三电阻R3以及第十晶体管M10，此时第三驱动信号Vd3电压下降，下降的幅度为IM12*R3。IM12*R3不超过第十一晶体管M11的开启电压Vt11，第三驱动信号Vd3即可有效开启第十一晶体管M11。

钳位模块103用于对第一驱动信号的电压值进行钳位限定，如图1所示，其包含第十晶体管M10、第十一晶体管M11和第三电阻R3。第十晶体管M10的源极连接一功率电源Vpow，栅极为钳位模块103的第一输入端1031，漏极与栅极连接。第十一晶体管M11的源极连接功率电源Vpow，栅极为钳位模块103的第二输入端1032，漏极为钳位模块103的输出端1033。第三电阻R3的一端连接第十晶体管M10的栅极，另一端连接第十一晶体管M11的栅极。

图1所示的实施方式中，第十晶体管M10、第十一晶体管M11均为PMOS管。

钳位模块103中，第十一晶体管M11用作钳位开关，当第十晶体管M10有电流流过时，控制第十一晶体管M11弱导通，使上拉模块104输出的电流降低至接近为零，栅极电压Vgate维持在设定的高电平；当第三电阻R3有电流流过时，控制第十一晶体管M11强导通，使第二晶体管M2漏极到栅极之间的寄生电容快速放电，维持第二晶体管M2截止状态，不会产生尖峰噪声电流。

上拉模块104包含第二晶体管M2、第三晶体管M3、第一电阻R1和第二电阻R2。第二晶体管M2的漏极为上拉模块104的输出端1042，栅极与第三晶体管M3的栅极相连，源极与第二电阻R2的一端相连。第二电阻R2的另一端连接一功率电源Vpow。第三晶体管M3的栅极为上拉模块104的输入端1041，漏极与栅极连接，源极与第三电阻R3的一端相连。第三电阻R3的另一端连接功率电源Vpow。

参照图1，第二晶体管M2和第三晶体管M3较佳为PMOS管。

在上拉模块104中，第二晶体管M2、第三晶体管M3、第一电阻R1、第二电阻R2构成电流镜结构，将第一驱动模块101的第一输出端提供的电流镜像放大，对功率开关的栅极充电，使栅极电压Vgate升高。上拉模块104的输出端输出的上拉电流越大，栅极电压Vgate升高的速度越快。流过第一电阻R1的电流IR1和流过第二电阻R2的电流IR2之间的比值IR1/IR2近似为R2/R1，当第二晶体管M2宽长比是第三晶体管M3宽长比的R1/R2倍时，IR1/IR2＝R2/R1。

在栅极电压Vgate维持低电平状态时，上拉模块104的输出端输出的上拉电流为零。在栅极电压Vgate维持高电平状态时，上拉模块104的输出端输出的上拉电流为一微小电流，用于维持功率开关栅极漏电。在栅极电压Vgate由低电平向高电平切换过程中，上拉模块104的输出端输出的上拉电流为一中等可控的驱动电流，用于控制栅极电压Vgate上升的速度。在栅极电压Vgate由高电平向低电平切换的过程中，上拉模块104的输出端输出一微小电流，用于释放上拉模块104内部的残留电荷，避免输出端产生尖峰噪声电流。

如图1所示，检测模块105包含第十六晶体管M16、第四电阻R4和第五电阻R5。第四电阻R4的一端为检测模块105的输入端1051，另一端与第十六晶体管M16的漏极相连。第五电阻R5的一端与第十六晶体管M16的漏极相连，另一端连接接地端。第十六晶体管M16的栅极连接一供电电源Vdd，源极为检测模块105的输出端1052。第十六晶体管M16较佳为NMOS管。

检测模块105中，第四电阻R4和第五电阻R5对栅极电压Vgate分压，得到第一检测电压Vg1，经过第十六晶体管M16隔离后得到第二检测电压Vg2，当栅极电压Vgate高于设定值Vgate_th时，第二检测电压Vg2高于基准电压Vref，上拉模块104停止输出，使栅极电压Vgate不会继续升高，即Vgate_th＝(1+R4/R5)×Vref。

为了对第一偏置电压Vb1进行调节，以进一步降低噪声干扰，如图1所示，本实施例的功率开关的驱动电路还包含调节模块106。调节模块106的第一输入端1061接收一外部的第二偏置电压Vb2，调节模块106的第二输入端1062接收第二驱动信号Vd2，调节模块106的第三输入端1063接收第一控制信号Vc1，调节模块106的输出端1064输出第一偏置电压Vb1。

具体实施时，调节模块106包含第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20、第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23和第二十四晶体管M24。第十七晶体管M17的栅极为调节模块106的第一输入端，漏极连接第二十一晶体管M21的漏极，源极连接一供电电源Vdd。第十八晶体管M18的栅极连接第十七晶体管M17的栅极，漏极同时连接第十九晶体管M19的源极和第二十晶体管M20的源极，源极连接供电电源Vdd。第十九晶体管M19的漏极连接第二十一晶体管M21的漏极，栅极连接第二十二晶体管M22的漏极。第二十晶体管M20的漏极连接第二十一晶体管M21的漏极，栅极连接调节模块106的第三输入端。第二十一晶体管M21的漏极为调节模块106的输出端1064，源极连接接地端，栅极和漏极同时连接第二十二晶体管M22的栅极。第二十二晶体管M22的源极连接接地端，漏极连接第二十三晶体管M23的源极。第二十三晶体管M23的漏极连接第二十四晶体管M24的漏极，栅极连接供电电源Vdd。第二十四晶体管M24的栅极为调节模块106的第二输入端1062，源极连接一外部的功率电源Vpow。

在图1所示的实施方式中，第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20和第二十四晶体管M24均为PMOS管，第二十一晶体管M21、第二十二晶体管M22和第二十三晶体管M23均为NMOS管。

当第一控制信号Vc1为高电平时，调节模块106调低第一偏置电压Vb1的电压值，使第四晶体管M4的电流降低，以进一步节省驱动电路的功耗。

第十七晶体管M17和第十八晶体管M18均为电流源，第二十一晶体管M21和第二十二晶体管M22构成电流镜，第十九晶体管和第二十晶体管用作开关，当第二驱动信号Vd2为高电平或者第一控制信号Vc1为低电平时，第十八晶体管M18的电流流入第二十一晶体管M21，第一偏置电压Vb1升高。

通过这种方式，本发明的功率开关的驱动电路，根据功率开关的切换状态工作在多种电流模式，从而显著降低噪声干扰，并且降低驱动电路功耗。

为了获得较好的开关速度，降低噪声，第一控制信号Vc1的高低电平状态与第二控制信号Vc2的高低电平状态较佳为相反。

虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (16)

1.一种功率开关的驱动电路，其特征在于，包含第一驱动模块、第二驱动模块、钳位模块、上拉模块、下拉晶体管和检测模块；

所述第一驱动模块的第一输入端接收第一偏置电压，第二输入端接收一外部的基准电压，第三输入端接收来自所述检测模块输出的第二检测电压，第四输入端接收一外部的第一控制信号，所述第一驱动模块的第一输出端为所述上拉模块的输入端提供第一驱动信号，所述第一驱动模块的第二输出端为所述钳位模块的第一输入端提供第二驱动信号；

所述第二驱动模块的第一输入端接收所述第一偏置电压，第二输入端接收所述第一控制信号，所述第二驱动模块的输出端为所述钳位模块的第二输入端提供一驱动电流；

所述钳位模块的输出端与所述上拉模块的输入端相连，对所述第一驱动信号的电压值进行钳位限定；

所述上拉模块的输出端输出一上拉电流到功率开关的栅极，并为所述功率开关的栅极提供栅极电压；

所述下拉晶体管的开关控制端接收一外部的第二控制信号，所述下拉晶体管的电流输入端连接所述上拉模块的输出端，电流输出端连接接地端；

所述检测模块的输入端连接所述上拉模块的输出端，所述检测模块的输出端输出所述第二检测电压。

2.根据权利要求1所述的功率开关的驱动电路，其特征在于，所述第一驱动模块包含第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管；

所述第四晶体管的栅极连接所述第一驱动模块的第一输入端，源极连接所述接地端，漏极与所述第五晶体管的源极以及所述第六晶体管的源极相连；

所述第五晶体管的栅极为所述第一驱动模块的第二输入端，漏极与所述第七晶体管的源极相连；

所述第六晶体管的栅极为所述第一驱动模块的第三输入端，漏极与所述第九晶体管的源极相连；

所述第七晶体管的栅极为所述第一驱动模块的第四输入端，漏极与所述第八晶体管的源极相连；

所述第八晶体管的漏极为所述第一驱动模块的第一输出端，栅极连接供电电源；

所述第九晶体管的漏极为所述第一驱动模块的第二输出端，栅极连接所述供电电源。

3.根据权利要求2所述的功率开关的驱动电路，其特征在于，所述第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管均为NMOS管。

4.根据权利要求1所述的功率开关的驱动电路，其特征在于，所述第二驱动模块包含第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管；

所述第十二晶体管的栅极为所述第二驱动模块的第一输入端，源极连接所述接地端，漏极连接所述第十三晶体管的源极；

所述第十三晶体管的漏极为所述第二驱动模块的输出端，栅极连接所述第十四晶体管的漏极；

所述第十四晶体管的栅极为所述第二驱动模块的第二输入端，源极连接所述接地端，漏极连接所述第十五晶体管的漏极；

所述第十五晶体管的栅极连接所述第十四晶体管的栅极，源极连接一供电电源。

5.根据权利要求4所述的功率开关的驱动电路，其特征在于，所述第十二晶体管、第十三晶体管、第十四晶体管为NMOS管，所述第十五晶体管为PMOS管。

6.根据权利要求1所述的功率开关的驱动电路，其特征在于，所述钳位模块包含第十晶体管、第十一晶体管和第三电阻；

所述第十晶体管的源极连接一功率电源，栅极为所述钳位模块的第一输入端，漏极与栅极连接；

所述第十一晶体管的源极连接所述功率电源，栅极为所述钳位模块的第二输入端，漏极为所述钳位模块的输出端；

所述第三电阻的一端连接所述第十晶体管的栅极，另一端连接所述第十一晶体管的栅极。

7.根据权利要求6所述的功率开关的驱动电路，其特征在于，所述第十晶体管、第十一晶体管均为PMOS管。

8.根据权利要求1所述的功率开关的驱动电路，其特征在于，所述上拉模块包含第二晶体管、第三晶体管、第一电阻和第二电阻；

所述第二晶体管的漏极为所述上拉模块的输出端，栅极与所述第三晶体管的栅极相连，源极与所述第二电阻的一端相连；

所述第二电阻的另一端连接一功率电源；

所述第三晶体管的栅极为所述上拉模块的输入端，漏极与栅极连接，源极与所述第三电阻的一端相连；

所述第三电阻的另一端连接所述功率电源。

9.根据权利要求8所述的功率开关的驱动电路，其特征在于，所述第二晶体管和第三晶体管均为PMOS管。

10.根据权利要求1所述的功率开关的驱动电路，其特征在于，所述检测模块包含第十六晶体管、第四电阻和第五电阻；

所述第四电阻的一端为所述检测模块的输入端，另一端与所述第十六晶体管的漏极相连；

所述第五电阻的一端与所述第十六晶体管的漏极相连，另一端连接所述接地端；

所述第十六晶体管的栅极连接一供电电源，源极为所述检测模块的输出端。

11.根据权利要求10所述的功率开关的驱动电路，其特征在于，所述第十六晶体管为NMOS管。

12.根据权利要求1所述的功率开关的驱动电路，其特征在于，所述功率开关的驱动电路还包含调节模块；

所述调节模块的第一输入端接收一外部的第二偏置电压，所述调节模块的第二输入端接收所述第二驱动信号，所述调节模块的第三输入端接收所述第一控制信号，所述调节模块用于根据所述第二偏置电压、所述第二驱动信号、所述第一控制信号生成所述第一偏置电压。

13.根据权利要求12所述的功率开关的驱动电路，其特征在于，所述调节模块包含第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管、第二十一晶体管、第二十二晶体管、第二十三晶体管和第二十四晶体管；

所述第十七晶体管的栅极为所述调节模块的第一输入端，漏极连接所述第二十一晶体管的漏极，源极连接一供电电源；

所述第十八晶体管的栅极连接所述第十七晶体管的栅极，漏极同时连接所述第十九晶体管的源极和所述第二十晶体管的源极，源极连接所述供电电源；

所述第十九晶体管的漏极连接所述第二十一晶体管的漏极，栅极连接所述第二十二晶体管的漏极；

所述第二十晶体管的漏极连接所述第二十一晶体管的漏极，栅极连接所述调节模块的第三输入端；

所述第二十一晶体管的漏极为调节模块的输出端，源极连接所述接地端，栅极和漏极同时连接所述第二十二晶体管的栅极；

所述第二十二晶体管的源极连接所述接地端，漏极连接所述第二十三晶体管的源极；

所述第二十三晶体管的漏极连接所述第二十四晶体管的漏极，栅极连接所述供电电源；

所述第二十四晶体管的栅极为所述调节模块的第二输入端，源极连接一外部的功率电源。

14.根据权利要求13所述的功率开关的驱动电路，其特征在于，所述第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管和第二十四晶体管均为PMOS管，所述第二十一晶体管、第二十二晶体管和第二十三晶体管均为NMOS管。

15.根据权利要求1所述的功率开关的驱动电路，其特征在于，所述第一控制信号的高低电平状态与所述第二控制信号的高低电平状态相反。

16.根据权利要求1所述的功率开关的驱动电路，其特征在于，所述下拉晶体管为NMOS管，所述NMOS管的漏极连接所述功率开关的栅极，源极连接所述接地端，栅极接收所述第二控制信号。