CN107705768A - Goa电路 - Google Patents

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Abstract

本发明提供一种GOA电路。该GOA电路在除第一至第四级GOA单元外的每级GOA单元中，第一下拉维持模块接入第一控制信号、低电位信号、扫描信号及电路启动信号，并电性连接第一节点，其中第一下拉维持模块中的第五十二薄膜晶体管栅极电性连接第一节点，源极接入电路启动信号，漏极连接第三十一、第四十一薄膜晶体管的栅极，使在第一节点为高电位时，第三十一、第四十一薄膜晶体管的栅源极电压差均为负值，能够有效降低第一下拉维持单元中薄膜晶体管的漏电流，避免漏电流对第一节点的电位产生影响，提高电路的稳定性，且无需增加额外的信号线，有利于降低产品成本并实现窄边框。

Description

GOA电路
技术领域
本发明涉及显示技术领域，尤其涉及一种GOA电路。
背景技术
液晶显示器(Liquid Crystal Display，LCD)具有机身薄、省电、无辐射等众多优点，得到了广泛的应用。如：液晶电视、移动电话、个人数字助理(PDA)、数字相机、计算机屏幕或笔记本电脑屏幕等，在平板显示领域中占主导地位。
现有市场上的液晶显示器大部分为背光型液晶显示器，其包括液晶显示面板及背光模组(backlight module)。液晶显示面板的工作原理是在薄膜晶体管阵列基板(ThinFilm Transistor Array Substrate，TFT Array Substrate)与彩色滤光片基板(ColorFilter，CF)之间灌入液晶分子，并在两片基板上施加驱动电压来控制液晶分子的旋转方向，以将背光模组的光线折射出来产生画面。
主动式液晶显示器中，每个像素电性连接一个薄膜晶体管(TFT)，薄膜晶体管的栅极(Gate)连接至水平扫描线，源极(Source)连接至垂直方向的数据线，漏极(Drain)则连接至像素电极。在水平扫描线上施加足够的电压，会使得电性连接至该条水平扫描线上的所有TFT打开，从而数据线上的信号电压能够写入像素，控制不同液晶的透光度进而达到控制色彩与亮度的效果。目前主动式液晶显示面板水平扫描线的驱动主要由外接的集成电路板(Integrated Circuit，IC)来完成，外接的IC可以控制各级水平扫描线的逐级充电和放电。
而GOA技术(Gate Driver on Array)即阵列基板行驱动技术，是可以运用液晶显示面板的阵列制程将栅极驱动电路制作在TFT阵列基板上，实现对栅极逐行扫描的驱动方式。GOA技术能减少外接IC的焊接(bonding)工序，有机会提升产能并降低产品成本，而且可以使液晶显示面板更适合制作窄边框或无边框的显示产品。
如图1所示，为现有的一种GOA电路的电路图，该GOA电路包括多级GOA单元，每一级GOA单元均包括上拉控制模块100’、输出模块200’、下拉模块300’、第一下拉维持模块400’、及第二下拉维持模块500’，设N为正整数，除了第一至第四级GOA单元以及倒数第四级至最后一级GOA单元外，在第N级GOA单元中，所述上拉控制模块100’包括第十一薄膜晶体管T11’，所述第十一薄膜晶体管T11’的栅极接入上四级第N-4级GOA单元的级传信号ST(N-4)’，源极接入高电位信号VDD，漏极电性连接第一节点Q(N)’；所述输出模块200’包括第二十一薄膜晶体管T21’、第二十二薄膜晶体管T22’、及第一电容C1’，所述第二十一薄膜晶体管T21’的栅极电性连接第一节点Q(N)’，源极接入时钟信号CK’，漏极输出扫描信号G(N)’，所述第二十二薄膜晶体管T22’的栅极电性连接第一节点Q(N)’，源极接入时钟信号CK’，漏极输出级传信号ST(N)’，第一电容C1’一端电性连接第一节点Q(N)’，另一端电性连接第二十一薄膜晶体管T21’的漏极；所述下拉模块300’包括第四十三薄膜晶体管T43’，所述第四十三薄膜晶体管T43’的栅极电性连接下四级第N+4级GOA电路的输出端G(N+4)’，源极接入低电位信号VSS，漏极电性连接第一节点Q(N)’；所述第一下拉维持模块400’包括第三十一薄膜晶体管T31’、第四十一薄膜晶体管T41’、第五十一薄膜晶体管T51’、及第五十二薄膜晶体管T52’，所述第三十一薄膜晶体管T31’的栅极电性连接第二节点P(N)’，源极接入低电位信号VSS，漏极电性连接第二十一薄膜晶体管T21’的漏极，所述第四十一薄膜晶体管T41’的栅极接入第二节点P(N)’，源极接入低电位信号VSS，漏极电性连接第一节点Q(N)’，所述第五十一薄膜晶体管T51’的栅极及源极均接入第一控制信号LC1’，漏极电性连接第二节点P(N)’，所述第五十二薄膜晶体管T52’的栅极接入第一节点Q(N)’，源极接入低电位信号VSS，漏极电性连接第二节点P(N)’；所述第二下拉维持模块500’包括第三十二薄膜晶体管T32’、第四十二薄膜晶体管T42’、第六十一薄膜晶体管T61’、及第六十二薄膜晶体管T62’，所述第三十二薄膜晶体管T32’的栅极电性连接第三节点T(N)’，源极接入低电位信号VSS，漏极电性连接第二十一薄膜晶体管T21’的漏极，所述第四十二薄膜晶体管T42’的栅极接入第三节点T(N)’，源极接入低电位信号VSS，漏极电性连接第一节点Q(N)’，所述第六十一薄膜晶体管T61’的栅极及源极均接入第二控制信号LC2’，漏极电性连接第三节点T(N)’，所述第六十二薄膜晶体管T62’的栅极接入第一节点Q(N)’，源极接入低电位信号VSS，漏极电性连接第三节点T(N)’，所述第一控制信号LC1’与第二控制信号LC2’的相位相反。在此GOA电路的架构下，当第N-4级GOA单元的级传信号ST(N-4)’为高电位时，第十一薄膜晶体管T11’打开使高电位信号VDD写入第一节点Q(N)’，控制第二十一薄膜晶体管T21’及第二十二薄膜晶体管T22’分别输出与时钟信号CK对应的扫描信号G(N)’及级传信号ST(N)’，同时控制第五十二薄膜晶体管T52’和第六十二薄膜晶体管T62’打开使低电位信号VSS写入第四十一薄膜晶体管T41’、第四十二薄膜晶体管T42’、第三十一薄膜晶体管T31’、第三十二薄膜晶体管T32’的栅极，由于第四十一薄膜晶体管T41’、第四十二薄膜晶体管T42’、第三十一薄膜晶体管T31’、第三十二薄膜晶体管T32’的源极均接入低电位信号VSS，使此时第四十一薄膜晶体管T41’、第四十二薄膜晶体管T42’、第三十一薄膜晶体管T31’、第三十二薄膜晶体管T32’的栅源极电压差为0，目的是使第四十一薄膜晶体管T41’、第四十二薄膜晶体管T42’、第三十一薄膜晶体管T31’、第三十二薄膜晶体管T32’在GOA单元输出扫描信号G(N)’和级传信号S(N)’时关闭，然而在现有常采用非晶硅薄膜晶体管制作GOA电路的情况下，栅源极电压差为0并不是薄膜晶体管漏电最小的点，这会使第四十一薄膜晶体管T41’、第四十二薄膜晶体管T42’、第三十一薄膜晶体管T31’、第三十二薄膜晶体管T32’产生漏电，影响第一节点Q(N)’的电位，为提升GOA电路的性能，目前的方法是设置两个电位不同的低电位信号来使薄膜晶体管的栅源极为负电压使薄膜晶体管的漏电更小，但使用此方法需要增设信号线，会增加扇出走线(Layout)空间，不利于实现窄边框，同时也会增加信号数量，增加产品成本。
发明内容
本发明的目的在于提供一种GOA电路，能够有效降低第一下拉维持模块中薄膜晶体管的漏电流，避免漏电流对第一节点的电位产生影响，提高电路的稳定性，且无需增加额外的信号线，有利于降低产品成本并实现窄边框。
为实现上述目的，本发明提供一种GOA电路，包括：多级GOA单元，每一级GOA单元均包括：上拉控制模块、输出模块、下拉模块、第一下拉维持模块；
设N为正整数，除第一级至第四级GOA单元和倒数第四级至最后一级GOA单元外，在第N级GOA单元中：
所述上拉控制模块接入上四级第N-4级GOA单元的级传信号和高电位信号，并电性连接第一节点，用于根据第N-4级GOA单元的级传信号上拉第一节点的电位至高电位信号；
所述输出模块接入时钟信号并电性连接第一节点，用于在第一节点的电位控制下输出扫描信号和级传信号；所述下拉模块接入下四级第N+4级GOA单元的扫描信号和低电位信号，并电性连接第一节点，用于根据第N+4级GOA单元的扫描信号下拉第一节点的电位至低电位信号；
所述第一下拉维持模块接入第一控制信号、低电位信号、扫描信号及电路启动信号，并电性连接第一节点，用于在下拉模块下拉第一节点的电位至低电位信号后将所述扫描信号及第一节点的电位维持在低电位信号；
所述电路启动信号为一脉冲信号，且该电路启动信号的低电位小于低电位信号的电位。
除第一级至第四级GOA单元外，在第N级GOA单元中：所述第一下拉维持模块包括第三十一薄膜晶体管、第四十一薄膜晶体管、第五十一薄膜晶体管、第五十二薄膜晶体管；所述第三十一薄膜晶体管的栅极电性连接第二节点，源极接入低电位信号，漏极接入扫描信号；所述第四十一薄膜晶体管的栅极电性连接第二节点，源极接入低电位信号，漏极电性连接第一节点；所述第五十一薄膜晶体管的栅极及源极均接入第一控制信号，漏极电性连接第二节点；所述第五十二薄膜晶体管的栅极接入第一节点，源极接入电路启动信号，漏极电性连接第二节点。
每一级GOA单元还包括：第二下拉维持模块；
除第一级至第四级GOA单元外，在第N级GOA单元中：所述第二下拉维持模块包括第三十二薄膜晶体管、第四十二薄膜晶体管、第六十一薄膜晶体管、第六十二薄膜晶体管；所述第三十二薄膜晶体管的栅极电性连接第三节点，源极接入低电位信号，漏极接入扫描信号；所述第四十二薄膜晶体管的栅极电性连接第三节点，源极接入低电位信号，漏极电性连接第一节点；所述第六十一薄膜晶体管的栅极及源极均接入第二控制信号，漏极电性连接第三节点；所述第六十二薄膜晶体管的栅极接入第一节点，源极接入电路启动信号，漏极电性连接第三节点；
所述第一控制信号与第二控制信号相位相反。
所述时钟信号包括：依次输出的第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号、第五时钟信号、第六时钟信号、第七时钟信号、及第八时钟信号，设X为非负整数，第1+8X级GOA单元、第2+8X级GOA单元、第3+8X级GOA单元、第4+8X级GOA单元、第5+8X级GOA单元、第6+8X级GOA单元、第7+8X级GOA单元、第8+8X级GOA单元中接入的时钟信号分别为第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号、第五时钟信号、第六时钟信号、第七时钟信号、第八时钟信号；
相邻输出的两个时钟信号的上升沿之间的时间间隔为时钟信号一个周期的八分之一，所述时钟信号的占空比为0.4；
所述电路启动信号的高电位的时长等于时钟信号一个周期的四分之三；
所述电路启动信号的上升沿早于第一时钟信号的上升沿，且两者之间的时间间隔为时钟信号一个周期的四分之一。
所述低电位信号的电位与电路启动信号的低电位的差值为1.5-2.5V。
所述电路启动信号的低电位为-8V，低电位信号的电位为-6V。
除第一级至第四级GOA单元外，在第N级GOA单元中：所述上拉控制模块包括第十一薄膜晶体管；所述第十一薄膜晶体管的栅极接入上四级第N-4级GOA单元的级传信号，源极接入高电位信号，漏极电性连接第一节点。
所述输出模块包括第二十一薄膜晶体管、第二十二薄膜晶体管、及第一电容；所述第二十一薄膜晶体管的栅极电性连接第一节点，源极接入时钟信号，漏极输出扫描信号；所述第二十二薄膜晶体管的栅极电性连接第一节点，源极接入时钟信号，漏极输出级传信号；所述第一电容的一端电性连接第一节点，另一端电性连接第二十一薄膜晶体管的漏极。
除倒数第四级至最后一级GOA单元外，在第N级GOA单元中：所述下拉模块包括第四十三薄膜晶体管，所述第四十三薄膜晶体管的栅极接入下四级第N+4级GOA单元的扫描信号，源极接入低电位信号，漏极电性连接第一节点；
在倒数第四级至最后一级GOA单元中：所述下拉模块包括第四十三薄膜晶体管，所述第四十三薄膜晶体管的栅极接入电路启动信号，源极接入低电位信号，漏极电性连接第一节点。
在第一级至第四级GOA单元中：
所述上拉控制模块包括第十一薄膜晶体管；所述第十一薄膜晶体管的栅极接入电路启动信号，源极接入高电位信号，漏极电性连接第一节点；所述第一下拉维持模块包括第三十一薄膜晶体管、第四十一薄膜晶体管、第五十一薄膜晶体管、第五十二薄膜晶体管；所述第三十一薄膜晶体管的栅极电性连接第二节点，源极接入低电位信号，漏极接入扫描信号；所述第四十一薄膜晶体管的栅极电性连接第二节点，源极接入低电位信号，漏极电性连接第一节点；所述第五十一薄膜晶体管的栅极及源极均接入第一控制信号，漏极电性连接第二节点；所述第五十二薄膜晶体管的栅极接入第一节点，源极接入低电位信号，漏极电性连接第二节点；所述第二下拉维持模块包括第三十二薄膜晶体管、第四十二薄膜晶体管、第六十一薄膜晶体管、第六十二薄膜晶体管；所述第三十二薄膜晶体管的栅极电性连接第三节点，源极接入低电位信号，漏极接入扫描信号；所述第四十二薄膜晶体管的栅极电性连接第三节点，源极接入低电位信号，漏极电性连接第一节点；所述第六十一薄膜晶体管的栅极及源极均接入第二控制信号，漏极电性连接第三节点；所述第六十二薄膜晶体管的栅极接入第一节点，源极接入低电位信号，漏极电性连接第三节点。
本发明的有益效果：本发明提供的一种GOA电路，该GOA电路在除第一至第四级GOA单元外的每级GOA单元中，第一下拉维持模块接入第一控制信号、低电位信号、扫描信号及电路启动信号，并电性连接第一节点，其中第一下拉维持模块中的第五十二薄膜晶体管栅极电性连接第一节点，源极接入电路启动信号，漏极连接第三十一、第四十一薄膜晶体管的栅极，使在第一节点为高电位时，第三十一、第四十一薄膜晶体管的栅源极电压差均为负值，能够有效降低第一下拉维持单元中薄膜晶体管的漏电流，避免漏电流对第一节点的电位产生影响，提高电路的稳定性，且无需增加额外的信号线，有利于降低产品成本并实现窄边框。
附图说明
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图中，
图1为现有的一种GOA电路的电路图；
图2为本发明的GOA电路的电路图；
图3为本发明的GOA电路中第一级至第四级GOA单元的电路图；
图4为本发明的GOA电路中倒数第四级至最后一级GOA单元的电路图；
图5为本发明的GOA电路的工作时序图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
请参阅图2，本发明提供一种GOA电路，包括：多级GOA单元，每一级GOA单元均包括：上拉控制模块100、输出模块200、下拉模块300、第一下拉维持模块400；
设N为正整数，除第一级至第四级GOA单元和倒数第四级至最后一级GOA单元外，在第N级GOA单元中：
所述上拉控制模块100接入上四级第N-4级GOA单元的级传信号ST(N-4)和高电位信号Vdd，并电性连接第一节点Q(N)，用于根据第N-4级GOA单元的级传信号ST(N-4)上拉第一节点Q(N)的电位至高电位信号Vdd。
具体地，除第一级至第四级GOA单元外，在第N级GOA单元中：所述上拉控制模块100包括第十一薄膜晶体管T11；所述第十一薄膜晶体管T11的栅极接入上四级第N-4级GOA单元的级传信号ST(N-4)，源极接入高电位信号Vdd，漏极电性连接第一节点Q(N)。
所述输出模块200接入时钟信号CK并电性连接第一节点Q(N)，用于在第一节点Q(N)的电位控制下输出扫描信号G(N)和级传信号ST(N)。
具体地，所述输出模块200包括第二十一薄膜晶体管T21、第二十二薄膜晶体管T22、及第一电容C1；所述第二十一薄膜晶体管T21的栅极电性连接第一节点Q(N)，源极接入时钟信号CK，漏极输出扫描信号G(N)；所述第二十二薄膜晶体管T22的栅极电性连接第一节点Q(N)，源极接入时钟信号CK，漏极输出级传信号ST(N)；所述第一电容C1的一端电性连接第一节点Q(N)，另一端电性连接第二十一薄膜晶体管T21的漏极。
所述下拉模块300接入下四级第N+4级GOA单元的扫描信号G(N+4)和低电位信号Vss，并电性连接第一节点Q(N)，用于根据第N+4级GOA单元的扫描信号G(N+4)下拉第一节点Q(N)的电位至低电位信号Vss。
具体地，除倒数第四级至最后一级GOA单元外，在第N级GOA单元中：所述下拉模块300包括第四十三薄膜晶体管T43，所述第四十三薄膜晶体管T43的栅极接入下四级第N+4级GOA单元的扫描信号G(N+4)，源极接入低电位信号Vss，漏极电性连接第一节点Q(N)。
所述第一下拉维持模块400接入第一控制信号LC1、低电位信号Vss、扫描信号G(N)及电路启动信号STV，并电性连接第一节点Q(N)，用于在下拉模块300下拉第一节点Q(N)的电位至低电位信号Vss后将所述扫描信号G(N)及第一节点Q(N)的电位维持在低电位信号Vss；所述电路启动信号STV为一脉冲信号，且该电路启动信号STV的低电位小于低电位信号Vss的电位。
具体地，除第一级至第四级GOA单元外，在第N级GOA单元中：所述第一下拉维持模块400包括第三十一薄膜晶体管T31、第四十一薄膜晶体管T41、第五十一薄膜晶体管T51、第五十二薄膜晶体管T52；所述第三十一薄膜晶体管T31的栅极电性连接第二节点P(N)，源极接入低电位信号Vss，漏极接入扫描信号G(N)；所述第四十一薄膜晶体管T41的栅极电性连接第二节点P(N)，源极接入低电位信号Vss，漏极电性连接第一节点Q(N)；所述第五十一薄膜晶体管T51的栅极及源极均接入第一控制信号LC1，漏极电性连接第二节点P(N)；所述第五十二薄膜晶体管T52的栅极接入第一节点Q(N)，源极接入电路启动信号STV，漏极电性连接第二节点P(N)。
进一步地，请参阅图2，每一级GOA单元还包括：第二下拉维持模块500，该第二下拉模块500与第一下拉维持模块400交替工作，在下拉模块300下拉第一节点Q(N)的电位至低电位信号Vss后将所述扫描信号G(N)及第一节点Q(N)的电位维持在低电位信号Vss。
具体地，除第一级至第四级GOA单元外，在第N级GOA单元中：所述第二下拉维持模块500包括第三十二薄膜晶体管T32、第四十二薄膜晶体管T42、第六十一薄膜晶体管T61、第六十二薄膜晶体管T62；所述第三十二薄膜晶体管T32的栅极电性连接第三节点T(N)，源极接入低电位信号Vss，漏极接入扫描信号G(N)；所述第四十二薄膜晶体管T42的栅极电性连接第三节点T(N)，源极接入低电位信号Vss，漏极电性连接第一节点Q(N)；所述第六十一薄膜晶体管T61的栅极及源极均接入第二控制信号LC2，漏极电性连接第三节点T(N)；所述第六十二薄膜晶体管T62的栅极接入第一节点Q(N)，源极接入电路启动信号STV，漏极电性连接第三节点T(N)。具体地，所述第一控制信号LC1与第二控制信号LC2相位相反。
具体地，所述时钟信号CK包括：依次输出的第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3、第四时钟信号CK4、第五时钟信号CK5、第六时钟信号CK6、第七时钟信号CK7、及第八时钟信号CK8，设X为非负整数，第1+8X级GOA单元、第2+8X级GOA单元、第3+8X级GOA单元、第4+8X级GOA单元、第5+8X级GOA单元、第6+8X级GOA单元、第7+8X级GOA单元、第8+8X级GOA单元中接入的时钟信号CK分别为第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3、第四时钟信号CK4、第五时钟信号CK5、第六时钟信号CK6、第七时钟信号CK7、第八时钟信号CK8；相邻输出的两个时钟信号CK的上升沿之间的时间间隔为时钟信号CK一个周期的八分之一，所述时钟信号CK的占空比为0.4；所述电路启动信号STV的高电位的时长等于时钟信号CK一个周期的四分之三；所述电路启动信号STV的上升沿早于第一时钟信号CK1的上升沿，且两者之间的时间间隔为时钟信号CK一个周期的四分之一。
具体地，所述低电位信号Vss的电位与电路启动信号STV的低电位的差值为1.5-2.5V。
优选地，所述电路启动信号STV的低电位为-8V，低电位信号Vss的电位为-6V。
特别地，请参阅图3，在第一级至第四级GOA单元中：
所述上拉控制模块100包括第十一薄膜晶体管T11；所述第十一薄膜晶体管T11的栅极接入电路启动信号STV，源极接入高电位信号Vdd，漏极电性连接第一节点Q(N)；所述第一下拉维持模块400包括第三十一薄膜晶体管T31、第四十一薄膜晶体管T41、第五十一薄膜晶体管T51、第五十二薄膜晶体管T52；所述第三十一薄膜晶体管T31的栅极电性连接第二节点P(N)，源极接入低电位信号Vss，漏极接入扫描信号G(N)；所述第四十一薄膜晶体管T41的栅极电性连接第二节点P(N)，源极接入低电位信号Vss，漏极电性连接第一节点Q(N)；所述第五十一薄膜晶体管T51的栅极及源极均接入第一控制信号LC1，漏极电性连接第二节点P(N)；所述第五十二薄膜晶体管T52的栅极接入第一节点Q(N)，源极接入低电位信号Vss，漏极电性连接第二节点P(N)；所述第二下拉维持模块500包括第三十二薄膜晶体管T32、第四十二薄膜晶体管T42、第六十一薄膜晶体管T61、第六十二薄膜晶体管T62；所述第三十二薄膜晶体管T32的栅极电性连接第三节点T(N)，源极接入低电位信号Vss，漏极接入扫描信号G(N)；所述第四十二薄膜晶体管T42的栅极电性连接第三节点T(N)，源极接入低电位信号Vss，漏极电性连接第一节点Q(N)；所述第六十一薄膜晶体管T61的栅极及源极均接入第二控制信号LC2，漏极电性连接第三节点T(N)；所述第六十二薄膜晶体管T62的栅极接入第一节点Q(N)，源极接入低电位信号Vss，漏极电性连接第三节点T(N)。
特别地，请参阅图4，在倒数第四级至最后一级GOA单元中：所述下拉模块300包括第四十三薄膜晶体管T43，所述第四十三薄膜晶体管T43的栅极接入电路启动信号STV，源极接入低电位信号Vss，漏极电性连接第一节点Q(N)；上拉控制模块100、输出模块200、第一下拉维持模块400、及第二下拉维持模块500均与第五级至倒数第五级GOA单元中的上拉控制模块100、输出模块200、第一下拉维持模块400、及第二下拉维持模块500相同。
结合图2至图5，本发明的GOA电路的工作过程为：首先电路启动信号STV提供高电位，第一级至第四级GOA单元中的第十一薄膜晶体管T11均打开，第一级至第四级GOA单元中的第一节点的电位上升至高电位，第一级至第四级GOA单元中的第二十一薄膜晶体管T21和第二十二薄膜晶体管T22均打开，接着第一时钟信号CK1输出高电位，第一级GOA单元输出扫描信号和级传信号，接着第二时钟信号CK2输出高电位，第二级GOA单元输出扫描信号和级传信号，接着第三时钟信号CK3输出高电位，第三级GOA单元输出扫描信号和级传信号，接着第四时钟信号CK4输出高电位，第四级GOA单元输出扫描信号和级传信号，所述第一级GOA单元、第二级GOA单元、第三级GOA单元、第四级GOA单元的级传信号分别传递给第五级GOA单元、第六级GOA单元、第七级GOA单元、第八级GOA单元的上拉控制模块100，接收到相应的级传信号后，所述第五级GOA单元、第六级GOA单元、第七级GOA单元、第八级GOA单元的第十一薄膜晶体管T11依次打开，第五时钟信号CK5、第六时钟信号CK6、第七时钟信号CK7、第八时钟信号CK8依次开始提供高电位，所述第五级GOA单元、第六级GOA单元、第七级GOA单元、第八级GOA单元分别在第五时钟信号CK5、第六时钟信号CK6、第七时钟信号CK7、第八时钟信号CK8的高电位期间输出扫描信号和级传信号，第一级GOA单元、第二级GOA单元、第三级GOA单元、第四级GOA单元的下拉模块300先后分别接收到第五级GOA单元、第六级GOA单元、第七级GOA单元、第八级GOA单元的扫描信号，相应先后下拉第一级GOA单元、第二级GOA单元、第三级GOA单元、第四级GOA单元的第一节点至低电位信号Vss的电位，而后第一下拉维持单元400或第二下拉维持单元500将第一节点以及扫描信号的电位维持在低电位信号Vss的电位，依次类推，直至倒数第四级GOA单元、倒数第三级GOA单元、倒数第二级GOA单元、最后一级GOA单元依次输出扫描信号和级传信号，而后电路启动信号STV再次提供高电位至倒数第四级GOA单元、倒数第三级GOA单元、倒数第二级GOA单元、最后一级GOA单元的下拉模块300，将倒数第四级GOA单元、倒数第三级GOA单元、倒数第二级GOA单元、最后一级GOA单元的第一节点下拉至低电位信号Vss的电位，而后第一下拉维持单元400或第二下拉维持单元500将第一节点及扫描信号的电位维持在低电位信号Vss的电位。
需要说明的是，在除第一级至第四级GOA单元外的第N级GOA单元中，当第N-4级GOA单元的级传信号ST(N-4)为高电位使第十一薄膜晶体管T11打开后，高电位信号Vdd为第一节点Q(N)充电使其变为高电位，此时，受第一节点Q(N)控制的第五十二薄膜晶体管T52及第六十二薄膜晶体管T62打开，使电路启动信号STV的低电位输入第四十一、第三十一、第四十二、及第三十二薄膜晶体管T41、T31、T42、T32的栅极，而第四十一、第三十一、第四十二、及第三十二薄膜晶体管T41、T31、T42、T32的源极均接入低电位信号Vss，由于设置了电路启动信号STV的低电位低于低电位信号Vss的电位，使在第一节点Q(N)为高电位时，第四十一、第三十一、第四十二、及第三十二薄膜晶体管T41、T31、T42、T32的栅源极电压差均为负值，能够有效降低此时第四十一、第三十一、第四十二、及第三十二薄膜晶体管T41、T31、T42、T32的漏电流，避免漏电流对第一节点Q(N)的电位产生影响，提高电路的稳定性，且电路启动信号STV是现有的GOA电路中已有的信号，无需增加额外的信号线，有利于降低产品成本并实现窄边框。
综上所述，本发明的GOA电路，该GOA电路在除第一至第四级GOA单元外的每级GOA单元中，第一下拉维持模块接入第一控制信号、低电位信号、扫描信号及电路启动信号，并电性连接第一节点，其中第一下拉维持模块中的第五十二薄膜晶体管栅极电性连接第一节点，源极接入电路启动信号，漏极连接第三十一、第四十一薄膜晶体管的栅极，使在第一节点为高电位时，第三十一、第四十一薄膜晶体管的栅源极电压差均为负值，能够有效降低第一下拉维持单元中薄膜晶体管的漏电流，避免漏电流对第一节点的电位产生影响，提高电路的稳定性，且无需增加额外的信号线，有利于降低产品成本并实现窄边框。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明后附的权利要求的保护范围。

Claims (10)

1.一种GOA电路，其特征在于，包括：多级GOA单元，每一级GOA单元均包括：上拉控制模块(100)、输出模块(200)、下拉模块(300)、第一下拉维持模块(400)；
设N为正整数，除第一级至第四级GOA单元和倒数第四级至最后一级GOA单元外，在第N级GOA单元中：
所述上拉控制模块(100)接入上四级第N-4级GOA单元的级传信号(ST(N-4))和高电位信号(Vdd)，并电性连接第一节点(Q(N))，用于根据第N-4级GOA单元的级传信号(ST(N-4))上拉第一节点(Q(N))的电位至高电位信号(Vdd)；
所述输出模块(200)接入时钟信号(CK)并电性连接第一节点(Q(N))，用于在第一节点(Q(N))的电位控制下输出扫描信号(G(N))和级传信号(ST(N))；
所述下拉模块(300)接入下四级第N+4级GOA单元的扫描信号(G(N+4))和低电位信号(Vss)，并电性连接第一节点(Q(N))，用于根据第N+4级GOA单元的扫描信号(G(N+4))下拉第一节点(Q(N))的电位至低电位信号(Vss)；
所述第一下拉维持模块(400)接入第一控制信号(LC1)、低电位信号(Vss)、扫描信号(G(N))及电路启动信号(STV)，并电性连接第一节点(Q(N))，用于在下拉模块(300)下拉第一节点(Q(N))的电位至低电位信号(Vss)后将所述扫描信号(G(N))及第一节点(Q(N))的电位维持在低电位信号(Vss)；
所述电路启动信号(STV)为一脉冲信号，且该电路启动信号(STV)的低电位小于低电位信号(Vss)的电位。
2.如权利要求1所述的GOA电路，其特征在于，除第一级至第四级GOA单元外，在第N级GOA单元中：所述第一下拉维持模块(400)包括第三十一薄膜晶体管(T31)、第四十一薄膜晶体管(T41)、第五十一薄膜晶体管(T51)、第五十二薄膜晶体管(T52)；所述第三十一薄膜晶体管(T31)的栅极电性连接第二节点(P(N))，源极接入低电位信号(Vss)，漏极接入扫描信号(G(N))；所述第四十一薄膜晶体管(T41)的栅极电性连接第二节点(P(N))，源极接入低电位信号(Vss)，漏极电性连接第一节点(Q(N))；所述第五十一薄膜晶体管(T51)的栅极及源极均接入第一控制信号(LC1)，漏极电性连接第二节点(P(N))；所述第五十二薄膜晶体管(T52)的栅极接入第一节点(Q(N))，源极接入电路启动信号(STV)，漏极电性连接第二节点(P(N))。
3.如权利要求2所述的GOA电路，其特征在于，每一级GOA单元还包括：第二下拉维持模块(500)；
除第一级至第四级GOA单元外，在第N级GOA单元中：所述第二下拉维持模块(500)包括第三十二薄膜晶体管(T32)、第四十二薄膜晶体管(T42)、第六十一薄膜晶体管(T61)、第六十二薄膜晶体管(T62)；所述第三十二薄膜晶体管(T32)的栅极电性连接第三节点(T(N))，源极接入低电位信号(Vss)，漏极接入扫描信号(G(N))；所述第四十二薄膜晶体管(T42)的栅极电性连接第三节点(T(N))，源极接入低电位信号(Vss)，漏极电性连接第一节点(Q(N))；所述第六十一薄膜晶体管(T61)的栅极及源极均接入第二控制信号(LC2)，漏极电性连接第三节点(T(N))；所述第六十二薄膜晶体管(T62)的栅极接入第一节点(Q(N))，源极接入电路启动信号(STV)，漏极电性连接第三节点(T(N))；
所述第一控制信号(LC1)与第二控制信号(LC2)相位相反。
4.如权利要求1所述的GOA电路，其特征在于，所述时钟信号(CK)包括：依次输出的第一时钟信号(CK1)、第二时钟信号(CK2)、第三时钟信号(CK3)、第四时钟信号(CK4)、第五时钟信号(CK5)、第六时钟信号(CK6)、第七时钟信号(CK7)、及第八时钟信号(CK8)，设X为非负整数，第1+8X级GOA单元、第2+8X级GOA单元、第3+8X级GOA单元、第4+8X级GOA单元、第5+8X级GOA单元、第6+8X级GOA单元、第7+8X级GOA单元、第8+8X级GOA单元中接入的时钟信号(CK)分别为第一时钟信号(CK1)、第二时钟信号(CK2)、第三时钟信号(CK3)、第四时钟信号(CK4)、第五时钟信号(CK5)、第六时钟信号(CK6)、第七时钟信号(CK7)、第八时钟信号(CK8)；
相邻输出的两个时钟信号(CK)的上升沿之间的时间间隔为时钟信号(CK)一个周期的八分之一，所述时钟信号(CK)的占空比为0.4；
所述电路启动信号(STV)的高电位的时长等于时钟信号(CK)一个周期的四分之三；
所述电路启动信号(STV)的上升沿早于第一时钟信号(CK1)的上升沿，且两者之间的时间间隔为时钟信号(CK)一个周期的四分之一。
5.如权利要求1所述的GOA电路，其特征在于，所述低电位信号(Vss)的电位与电路启动信号(STV)的低电位的差值为1.5-2.5V。
6.如权利要求5所述的GOA电路，其特征在于，所述电路启动信号(STV)的低电位为-8V，低电位信号(Vss)的电位为-6V。
7.如权利要求1所述的GOA电路，其特征在于，除第一级至第四级GOA单元外，在第N级GOA单元中：所述上拉控制模块(100)包括第十一薄膜晶体管(T11)；所述第十一薄膜晶体管(T11)的栅极接入上四级第N-4级GOA单元的级传信号(ST(N-4))，源极接入高电位信号(Vdd)，漏极电性连接第一节点(Q(N))。
8.如权利要求1所述的GOA电路，其特征在于，所述输出模块(200)包括第二十一薄膜晶体管(T21)、第二十二薄膜晶体管(T22)、及第一电容(C1)；所述第二十一薄膜晶体管(T21)的栅极电性连接第一节点(Q(N))，源极接入时钟信号(CK)，漏极输出扫描信号(G(N))；所述第二十二薄膜晶体管(T22)的栅极电性连接第一节点(Q(N))，源极接入时钟信号(CK)，漏极输出级传信号(ST(N))；所述第一电容(C1)的一端电性连接第一节点(Q(N))，另一端电性连接第二十一薄膜晶体管(T21)的漏极。
9.如权利要求1所述的GOA电路，其特征在于，除倒数第四级至最后一级GOA单元外，在第N级GOA单元中：所述下拉模块(300)包括第四十三薄膜晶体管(T43)，所述第四十三薄膜晶体管(T43)的栅极接入下四级第N+4级GOA单元的扫描信号(G(N+4))，源极接入低电位信号(Vss)，漏极电性连接第一节点(Q(N))；
在倒数第四级至最后一级GOA单元中：所述下拉模块(300)包括第四十三薄膜晶体管(T43)，所述第四十三薄膜晶体管(T43)的栅极接入电路启动信号(STV)，源极接入低电位信号(Vss)，漏极电性连接第一节点(Q(N))。
10.如权利要求3所述的GOA电路，其特征在于，在第一级至第四级GOA单元中：
所述上拉控制模块(100)包括第十一薄膜晶体管(T11)；所述第十一薄膜晶体管(T11)的栅极接入电路启动信号(STV)，源极接入高电位信号(Vdd)，漏极电性连接第一节点(Q(N))；所述第一下拉维持模块(400)包括第三十一薄膜晶体管(T31)、第四十一薄膜晶体管(T41)、第五十一薄膜晶体管(T51)、第五十二薄膜晶体管(T52)；所述第三十一薄膜晶体管(T31)的栅极电性连接第二节点(P(N))，源极接入低电位信号(Vss)，漏极接入扫描信号(G(N))；所述第四十一薄膜晶体管(T41)的栅极电性连接第二节点(P(N))，源极接入低电位信号(Vss)，漏极电性连接第一节点(Q(N))；所述第五十一薄膜晶体管(T51)的栅极及源极均接入第一控制信号(LC1)，漏极电性连接第二节点(P(N))；所述第五十二薄膜晶体管(T52)的栅极接入第一节点(Q(N))，源极接入低电位信号(Vss)，漏极电性连接第二节点(P(N))；所述第二下拉维持模块(500)包括第三十二薄膜晶体管(T32)、第四十二薄膜晶体管(T42)、第六十一薄膜晶体管(T61)、第六十二薄膜晶体管(T62)；所述第三十二薄膜晶体管(T32)的栅极电性连接第三节点(T(N))，源极接入低电位信号(Vss)，漏极接入扫描信号(G(N))；所述第四十二薄膜晶体管(T42)的栅极电性连接第三节点(T(N))，源极接入低电位信号(Vss)，漏极电性连接第一节点(Q(N))；所述第六十一薄膜晶体管(T61)的栅极及源极均接入第二控制信号(LC2)，漏极电性连接第三节点(T(N))；所述第六十二薄膜晶体管(T62)的栅极接入第一节点(Q(N))，源极接入低电位信号(Vss)，漏极电性连接第三节点(T(N))。
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