CN107688368A - 缓冲级和控制电路 - Google Patents

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Abstract

本发明提供了一种缓冲级，该缓冲级包括控制电路。该控制电路包括：电压产生器、电压至电流转换器和电流至电压转换器。电压产生器用于产生补偿电压。电压至电流转换器用于将述补偿电压转换成补偿电流。电流至电压转换器用于将补偿电流转换成恢复补偿电压。其中，恢复补偿电压用于修改缓冲级的输出电压。相应地，本发明还提供了一种控制电路。采用本发明，能够补偿缓冲级或源极跟随器的输出与输入之间的非理想电压差。

Description

缓冲级和控制电路
技术领域
本发明涉及一种缓冲级(buffer stage)，更特别地，涉及一种缓冲级和缓冲级中的控制电路。
背景技术
在电子领域中，共漏(common-drain)放大器(也称为源极跟随器)是基本的单级场效应晶体管放大器的拓扑结构之一，且通常用作电压缓冲器。在此电路中，晶体管的栅极用作输入，源极用作输出，以及，漏极对输入和输出这两者是公共的。源极跟随器用于转换阻抗。例如，由具有高戴维南电阻的电压源驱动的源极跟随器的组合的戴维南电阻被降低为仅具有源极跟随器的输出电阻(即非常低的电阻值)。该电阻降低使得该组合成为更理想的电压源。
然而，由于源极跟随器的栅极和源极之间存在驱动电压差，因此，源极跟随器的输出电压电平不会与源极跟随器的输入电压电平相同。这是源级跟随器的非理想特征。因此，需要设计一种克服现有技术问题的新颖解决方案。
发明内容
有鉴于此，本发明的目的之一在于提供一种缓冲级和控制电路，以解决前面提及的问题。
第一方面，本发明提供一种缓冲级，缓冲级包括控制电路，控制电路包括：电压产生器、电压至电流转换器和电流至电压转换器。电压产生器用于产生补偿电压；电压至电流转换器用于将补偿电压转换成补偿电流；以及，电流至电压转换器用于将补偿电流转换成恢复补偿电压；其中，恢复补偿电压用于修改缓冲级的输出电压。
在一些实施例中，缓冲级还包括源极跟随器，源极跟随器耦接于控制电路，且用于产生缓冲级的输出电压。
在一些实施例中，电流至电压转换器为第一电阻，第一电阻耦接在缓冲级的输入节点和源极跟随器之间。
在一些实施例中，源极跟随器包括第一N型晶体管和第一吸收电流源。第一N型晶体管具有耦接于第一节点的控制端、耦接于缓冲级的输出节点的第一端和耦接于电源电压的第二端。第一吸收电流源用于从缓冲级的输出节点汲取第一吸收电流。其中，第一电阻耦接在缓冲级的输入节点和第一节点之间。
在一些实施例中，电压产生器包括第一供应电流源和第二N型晶体管。第一供应电流源用于提供第一供应电流给第二节点；以及，第二N型晶体管具有耦接于第二节点的控制端、耦接于接地电压的第一端和耦接于第二节点的第二端。
在一些实施例中，电压至电流转换器包括：运算放大器、第一P型晶体管、第二电阻和第二P型晶体管。运算放大器具有耦接于第三节点的正输入端、耦接于第二节点的负输入端和耦接于第四节点的输出端；第一P型晶体管具有耦接于第四节点的控制端、耦接于电源电压的第一端和耦接于第三节点的第二端；第二电阻耦接在第三节点和接地电压之间；以及，第二P型晶体管具有耦接于第四节点的控制端、耦接于电源电压的第一端和耦接于第一节点的第二端。
在一些实施例中，第二电阻的电阻值基本等于第一电阻的电阻值。
在一些实施例中，电压至电流转换器还包括电容，该电容耦接在第四节点和第三节点之间。
在一些实施例中，电压产生器包括第一供应电流源和第二N型晶体管。第一供应电流源用于提供第一供应电流给第二节点；以及，第二N型晶体管具有耦接于第三节点的控制端、耦接于接地电压的第一端和耦接于第二节点的第二端。
在一些实施例中，电压至电流转换器包括：第三N型晶体管、第二电阻、第一P型晶体管和第二P型晶体管。第三N型晶体管具有耦接于第二节点的控制端、耦接于第三节点的第一端和耦接于第四节点的第二端；第二电阻耦接在第三节点和接地电压之间；第一P型晶体管具有耦接于第四节点的控制端、耦接于电源电压的第一端和耦接于第四节点的第二端；以及，第二P型晶体管具有耦接于第四节点的控制端、耦接于电源电压的第一端和耦接于第一节点的第二端。
在一些实施例中，第二电阻的电阻值基本等于第一电阻的电阻值。
在一些实施例中，源极跟随器包括第一P型晶体管和第一供应电流源。第一P型晶体管具有耦接于第一节点的控制端、耦接于缓冲级的输出节点的第一端和耦接于接地电压的第二端；以及，第一供应电流源用于提供第一供应电流给缓冲级的所述输出节点；其中，第一电阻耦接在缓冲级的输入节点和第一节点之间。
在一些实施例中，电压产生器包括第一吸收电流源和第二P型晶体管。第一吸收电流源用于从第二节点汲取第一吸收电流；以及，第二P型晶体管具有耦接于第三节点的控制端、耦接于电源电压的第一端和耦接于第二节点的第二端。
在一些实施例中，电压至电流转换器包括：第三P型晶体管、第二电阻、第一N型晶体管和第二N型晶体管。第三P型晶体管具有耦接于第二节点的控制端、耦接于第三节点的第一端和耦接于第四节点的第二端；第二电阻耦接在电源电压和第三节点之间；第一N型晶体管具有耦接于第四节点的控制端、耦接于接地电压的第一端和耦接于第四节点的第二端；以及，第二N型晶体管具有耦接于第四节点的控制端、耦接于接地电压的第一端和耦接于第一节点的第二端。
在一些实施例中，第二电阻的电阻值基本等于第一电阻的电阻值。
在一些实施例中，源极跟随器包括：第一P型晶体管、第一供应电流源、第一N型晶体管和第一吸收电流源。第一P型晶体管具有耦接于第一节点的控制端、耦接于第二节点的第一端和耦接于接地电压的第二端；第一供应电流源用于提供第一供应电流给第二节点；第一N型晶体管具有耦接于第二节点的控制端、耦接于缓冲级的输出节点的第一端和耦接于电源电压的第二端；以及，第一吸收电流源用于从缓冲级的输出节点汲取第一吸收电流；其中，第一电阻耦接在缓冲级的输入节点和第一节点之间。
在一些实施例中，电压产生器包括：第二吸收电流源、第二P型晶体管、第二供应电流源和第二N型晶体管。第二吸收电流源用于从第三节点汲取第二吸收电流；第二P型晶体管具有耦接于第四节点的控制端、耦接于电源电压的第一端和耦接于第三节点的第二端；第二供应电流源用于提供第二供应电流给第五节点；以及，第二N型晶体管具有耦接于第六节点的控制端、耦接于接地电压的第一端和耦接于第五节点的第二端。
在一些实施例中，电压至电流转换器包括：第三P型晶体管、第二电阻、第三N型晶体管、第三电阻、第四P型晶体管和第五P型晶体管。第三P型晶体管具有耦接于第三节点的控制端、耦接于第四节点的第一端和耦接于第七节点的第二端；第二电阻耦接在电源电压和第四节点之间；第三N型晶体管具有耦接于第五节点的控制端、耦接于第六节点的第一端和耦接于第七节点的第二端；第三电阻耦接在第六节点和接地电压之间；第四P型晶体管具有耦接于第七节点的控制端、耦接于电源电压的第一端和耦接于第七节点的第二端；以及，第五P型晶体管具有耦接于第七节点的控制端、耦接于电源电压的第一端和耦接于第一节点的第二端。
在一些实施例中，第二电阻的电阻值基本等于第一电阻的电阻值，以及，第三电阻的电阻值基本等于第一电阻的电阻值。
在一些实施例中，电压至电流转换器还包括第三吸收电流源，用于从第七节点汲取第三吸收电流。
在一些实施例中，电压至电流转换器还包括第四吸收电流源，用于从第一节点汲取第四吸收电流。
在一些实施例中，第四吸收电流基本等于第三吸收电流。
第二方面，本发明提供一种控制电路，该控制电路用于控制源极跟随器。控制电路包括：电压产生器、电压至电流转换器和电流至电压转换器。电压产生器用于产生补偿电压；电压至电流转换器用于将补偿电压转换成补偿电流；及，电流至电压转换器用于将补偿电流转换成恢复补偿电压；其中，恢复补偿电压用于修改缓冲级的输出电压。
在上述技术方案中，控制电路能够提供恢复补偿电压，从而能够补偿缓冲级或源极跟随器的输出与输入之间的非理想电压差。
本领域技术人员在阅读附图所示优选实施例的下述详细描述之后，可以毫无疑义地理解本发明的这些目的及其它目的。详细的描述将参考附图在下面的实施例中给出。
附图说明
通过阅读后续的详细描述以及参考附图所给的示例，可以更全面地理解本发明，其中：
图1是根据本发明实施例的缓冲级的示意图；
图2是根据本发明实施例的缓冲级的示意图；
图3是根据本发明实施例的缓冲级的示意图；
图4是根据本发明实施例的缓冲级的示意图；
图5是根据本发明实施例的缓冲级的示意图；
图6是根据本发明实施例的缓冲级的示意图；
图7是根据本发明实施例的缓冲级的示意图。
在下面的详细描述中，为了说明的目的，阐述了许多具体细节，以便本领域技术人员能够更透彻地理解本发明实施例。然而，显而易见的是，可以在没有这些具体细节的情况下实施一个或多个实施例，不同的实施例可根据需求相结合，而并不应当仅限于附图所列举的实施例。
具体实施方式
以下描述为本发明实施的较佳实施例，其仅用来例举阐释本发明的技术特征，而并非用来限制本发明的范畴。在通篇说明书及权利要求书当中使用了某些词汇来指称特定的元件，所属领域技术人员应当理解，制造商可能会使用不同的名称来称呼同样的元件。因此，本说明书及权利要求书并不以名称的差异作为区别元件的方式，而是以元件在功能上的差异作为区别的基准。本发明中使用的术语“元件”、“系统”和“装置”可以是与计算机相关的实体，其中，该计算机可以是硬件、软件、或硬件和软件的结合。在以下描述和权利要求书当中所提及的术语“包含”和“包括”为开放式用语，故应解释成“包含，但不限定于…”的意思。此外，术语“耦接”意指间接或直接的电气连接。因此，若文中描述一个装置耦接于另一装置，则代表该装置可直接电气连接于该另一装置，或者透过其它装置或连接手段间接地电气连接至该另一装置。
文中所用术语“基本”或“大致”是指在可接受的范围内，本领域技术人员能够解决所要解决的技术问题，基本达到所要达到的技术效果。举例而言，“基本等于”是指在不影响结果正确性时，技术人员能够接受的与“完全等于”有一定误差的方式。
图1是根据本发明实施例的缓冲级100的示意图。缓冲级100可以用作输出级，该输出级具有低的(low)输出电阻。如图1所示，缓冲级100至少包括控制电路110。控制电路110包括电压产生器(voltage generator)120、电压至电流(voltage-to-current，V-I)转换器130和电流至电压(I-V)转换器140。电压产生器120用于产生补偿电压VP。电压至电流转换器130用于将补偿电压VP转换成补偿电流IP。补偿电流IP与补偿电压VP可以线性相关。例如，补偿电流IP的大小(magnitude)与补偿电压VP的大小成比例，但本发明并不限于此。电流至电压转换器140用于将补偿电流IP转换成恢复补偿电压VPR。恢复补偿电压VPR与补偿电流IP可以线性相关。例如，恢复补偿电压VPR的大小与补偿电流IP的大小成比例，但本发明并不限于此。恢复补偿电压VPR用于修改(modify)缓冲级100的输出电压VOUT。应当说明的是，在本发明实施例中，控制电路110可被单独使用，亦或者可被设计为与源极跟随器一起使用。在一些实施例中，缓冲级100还可以包括源极跟随器150。源极跟随器150耦接于控制电路110，且用于产生缓冲级100的输出电压VOUT。通常，控制电路110能够提供恢复补偿电压VPR，以补偿缓冲级100(或源极跟随器150)的输出节点NOUT和输入节点NIN之间的非理想电压差。
以下实施例中将描述所提出的缓冲级和缓冲级中的控制电路的详细电路结构。应当理解的是，这些实施例和附图仅用于示例，而不是对本发明的限制。
图2是根据本发明实施例的缓冲级200的示意图。在图2的实施例中，缓冲级200包括控制电路210和源极跟随器250。源极跟随器250包括第一N型晶体管MN1和第一吸收电流源(current sink)261。第一N型晶体管MN1可以是第一N型金属氧化物半导体场效应晶体管(N-type Metal-Oxide-Semiconductor Field-Effect Transistor，NMOS FET)。第一N型晶体管MN1具有耦接于第一节点N1的控制端、耦接于缓冲级200的输出节点NOUT的第一端和耦接于电源电压VDD的第二端。第一吸收电流源261从缓冲级200的输出节点NOUT汲取(draw)第一吸收电流。在图2所示的实施例中，控制电路210包括电压产生器220、电压至电流转换器230和电流至电压转换器240。控制电路210的电压产生器220包括第一供应电流源271和第二N型晶体管MN2。第二N型晶体管MN2可以是第二N型金属氧化物半导体(NMOS)晶体管，如PMOS FET。第一供应电流源271提供(supply)第一供应电流给第二节点N2。第二N型晶体管MN2具有耦接于第二节点N2的控制端、耦接于接地电压VSS的第一端和耦接于第二节点N2的第二端。控制电路210的电压至电流转换器230包括运算放大器(operational amplifier，OP)235、第二电阻R2、第一P型晶体管MP1和第二P型晶体管MP2。运算放大器235的类型在本发明中不受限制。例如，运算放大器235可以是差分放大器，该差分放大器可具有有源电流镜负载。第一P型晶体管MP1可以是第一P型金属氧化物半导体场效应晶体管(P-typeMetal-Oxide-Semiconductor Field-Effect Transistor，PMOS FET)。第二P型晶体管MP2可以是第二P型金属氧化物半导体(PMOS)晶体管，如PMOS FET。运算放大器235具有耦接于第三节点N3的正输入端、耦接于第二节点N2的负输入端以及耦接于第四节点N4的输出端。第二电阻R2耦接在第三节点N3和接地电压VSS之间。第一P型晶体管MP1具有耦接于第四节点N4的控制端、耦接于电源电压VDD的第一端和耦接于第三节点N3的第二端。第二P型晶体管MP2具有耦接于第四节点N4的控制端、耦接于电源电压VDD的第一端和耦接于第一节点N1的第二端。第一P型晶体管MP1和第二P型晶体管MP2构成电流镜。第一P型晶体管MP1和第二P型晶体管MP2基本上具有相同的晶体管尺寸。在一些实施例中，电压至电流转换器230还可以包括电容C1，电容C1耦接在第四节点N4和第三节点N3之间，以对运算放大器235的频率响应进行微调。控制电路210的电流至电压转换器240包括第一电阻R1，第一电阻R1耦接在缓冲级200的输入节点NIN和第一节点N1之间。本发明实施例中，可设计第二电阻R2的电阻值与第一电阻R1的电阻值基本相等，但本发明并不限于此。
可以根据以下等式(1)至(9)来理解缓冲级200的操作理论。
V1-VOUT＝VGSN1 (1)
V2-VSS＝VGSN2 (2)
V3＝V2 (3)
R2＝R1/A (4)
I1＝(V3-VSS)/R2＝VGSN2/R2 (5)
I2＝I1/A (6)
VGSN2＝I1·R2＝(A·I2)×(R1/A)＝I2·R1 (7)
V1＝VIN+I2×R1＝VIN+VGSN2 (8)
VOUT＝V1-VGSN1＝VIN+VGSN2-VGSN1≈VIN (9)
其中，“V1”表示第一节点N1上的电压V1，“VOUT”表示缓冲级200的输出节点NOUT上的输出电压VOUT，“VGSN1”表示第一N型晶体管MN1的控制端与第一端之间的电压差，“VGSN2”表示第二N型晶体管MN2的控制端与第一端之间的电压差，“A”表示常数值，“V2”表示第二节点N2上的电压V2，“VSS”表示接地电压VSS，“V3”表示第三节点N3上的电压V3，“R1”表示第一电阻R1的电阻值，“R2”表示第二电阻R2的电阻值，“I1”表示流经第二电阻R2的电流，“I2”表示流经第一电阻R1的电流，“VIN”表示缓冲级200的输入节点NIN上的输入电压VIN。
也就是说，电压产生器220可以在第二节点N2上提供电压V2。通过适当地设计第二N型晶体管MN2的晶体管尺寸和来自第一供应电流源271的第一供应电流，可以使得电压V2和接地电压VSS之间的电压差VGSN2基本等于第一N型晶体管MN1的控制端和第一端之间的电压差VGSN1。电压V2可以被认为是上面提及的补偿电压VP。由于运算放大器235的虚拟短路，因此，第三节点N3上的电压V3等于第二节点N2上的电压V2。流经第二电阻R2的电流I1与电压V3线性相关。由于第一P型晶体管MP1和第二P型晶体管MP2构成电流镜，因此，流经第一电阻R1的电流I2可以大致为流经第二电阻R2的电流I1的1/A倍，其中“A”可以是任意恒定的正值。电流I2可被认为是前面提及的补偿电流IP。根据欧姆定律，若第一电阻R1的电阻值是第二电阻R2的电阻值的A倍，则第一节点N1上的电压V1比输入节点NIN上的输入电压VIN高(higher)电压差VGSN2。电压V1可被认为是前面提及的恢复补偿电压VPR。利用这样的设计，输出节点NOUT上的输出电压VOUT比电压V1低(lower)电压差VGSN1。若电压差VGSN2基本等于电压差VGSN1，则输出电压VOUT可以基本等于输入电压VIN。
图3是根据本发明实施例的缓冲级300的示意图。在图3的实施例中，缓冲级300包括控制电路310和源极跟随器350。源极跟随器350包括第一N型晶体管MN1和第一吸收电流源261。控制电路310包括电压产生器320、电压至电流转换器330和电流至电压转换器340。第一N型晶体管MN1可以是第一N型金属氧化物半导体(NMOS)晶体管，如NMOS FET。第一N型晶体管MN1具有耦接于第一节点N1的控制端、耦接于缓冲级300的输出节点NOUT的第一端和耦接于电源电压VDD的第二端。第一吸收电流源261从缓冲级300的输出节点NOUT汲取第一吸收电流。控制电路310的电压产生器320包括第一供应电流源271和第二N型晶体管MN2。第二N型晶体管MN2可以是第二N型金属氧化物半导体(NMOS)晶体管。第一供应电流源271提供第一供应电流给第二节点N2。第二N型晶体管MN2具有耦接于第三节点N3的控制端、耦接于接地电压VSS的第一端和耦接于第二节点N2的第二端。控制电路310的电压至电流转换器330包括第三N型晶体管MN3、第二电阻R2、第一P型晶体管MP1和第二P型晶体管MP2。第三N型晶体管MN3可以是第三N型金属氧化物半导体(NMOS)晶体管。第一P型晶体管MP1可以是第一P型金属氧化物半导体(PMOS)晶体管，如PMOS FET。第二P型晶体管MP2可以是第二P型金属氧化物半导体(PMOS)晶体管。第三N型晶体管MN3具有耦接于第二节点N2的控制端、耦接于第三节点N3的第一端和耦接于第四节点N4的第二端。第二电阻R2耦接在第三节点N3和接地电压VSS之间。第二电阻R2的电阻值可以基本等于第一电阻R1的电阻值，但本发明并不限于此。第一P型晶体管MP1具有耦接于第四节点N4的控制端、耦接于电源电压VDD的第一端和耦接于第四节点N4的第二端。第二P型晶体管MP2具有耦接于第四节点N4的控制端、耦接于电源电压VDD的第一端和耦接于第一节点N1的第二端。第一P型晶体管MP1和第二P型晶体管MP2构成电流镜。第一P型晶体管MP1和第二P型晶体管MP2基本上具有相同的晶体管尺寸。控制电路310的电流至电压转换器340包括第一电阻R1，第一电阻R1耦接在缓冲级300的输入节点NIN和第一节点N1之间。
根据以下等式(10)至(17)可以理解缓冲级300的操作理论。
V1-VOUT＝VGSN1 (10)
V3-VSS＝VGSN2 (11)
R2＝R1/A (12)
I1＝(V3-VSS)/R2＝VGSN2/R2 (13)
I2＝I1/A (14)
VGSN2＝I1·R2＝(A·I2)×(R1/A)＝I2·R1 (15)
V1＝VIN+I2×R1＝VIN+VGSN2 (16)
VOUT＝V1-VGSN1＝VIN+VGSN2-VGSN1≈VIN (17)
其中，“V1”表示第一节点N1上的电压V1，“VOUT”表示缓冲级300的输出节点NOUT上的输出电压VOUT，“VGSN1”表示第一N型晶体管MN1的控制端与第一端之间的电压差，“VGSN2”表示第二N型晶体管MN2的控制端与第一端之间的电压差，“A”表示常数值，“V3”表示第三节点N3上的电压V3，“VSS”表示接地电压VSS，“R1”表示第一电阻R1的电阻值，“R2”表示第二电阻R2的电阻值，“I1”表示流经第二电阻R2的电流，“I2”表示流经第一电阻R1的电流，“VIN”表示缓冲级300的输入节点NIN上的输入电压VIN。
也就是说，电压产生器320可以在第三节点N3上提供电压V3。通过适当地设计第二N型晶体管MN2的晶体管尺寸和来自第一供应电流源271的第一供应电流，可以使得电压V3与接地电压VSS之间的电压差VGSN2基本等于第一N型晶体管MN1的控制端和第一端之间的电压差VGSN1。电压V3可被认为是前面提及的补偿电压VP。流经第二电阻R2的电流I1可与电压V3线性相关。第一P型晶体管MP1和第二P型MP2构成电流镜，使得流经第一电阻R1的电流I2可大致为流经第二电阻R2的电流I1的1/A倍，其中，“A”可以是任意恒定的正值。电流I2可被认为是前面提及的补偿电流IP。根据欧姆定律，若第一电阻R1的电阻值是第二电阻R2的电阻值的A倍，则第一节点N1上的电压V1比输入节点NIN上的输入电压VIN高电压差VGSN2。电压V1可被认为是前面提及的恢复补偿电压VPR。利用这样的设计，输出节点NOUT上的输出电压VOUT比电压V1低电压差VGSN1。若电压差VGSN2基本等于电压差VGSN1，则输出电压VOUT可以基本等于输入电压VIN。
图4是根据本发明实施例的缓冲级400的示意图。在图4的实施例中，缓冲级400包括控制电路410和源极跟随器450。源极跟随器450包括第一P型晶体管MP1和第一供应电流源271。控制电路410包括电压产生器420、电压至电流转换器430和电流至电压转换器440。第一P型晶体管MP1可以是第一P型金属氧化物半导体(PMOS)晶体管，如PMOS FET。第一P型晶体管MP1具有耦接于第一节点N1的控制端、耦接于缓冲级400的输出节点NOUT的第一端和耦接于接地电压VSS的第二端。第一供应电流源271提供第一供应电流给缓冲级400的输出节点NOUT。控制电路410的电压产生器420包括第一吸收电流源261和第二P型晶体管MP2。第二P型晶体管MP2可以是第二P型金属氧化物半导体(PMOS)晶体管，如PMOS FET。第一吸收电流源261从第二节点N2抽取第一吸收电流。第二P型晶体管MP2具有耦接于第三节点N3的控制端、耦接于电源电压VDD的第一端和耦接于第二节点N2的第二端。控制电路410的电压至电流转换器430包括第三P型晶体管MP3、第二电阻R2、第一N型晶体管MN1和第二N型晶体管MN2。第三P型晶体管MP3可以是第三P型金属氧化物半导体(PMOS)晶体管，如PMOS FET。第一N型晶体管MN1可以是第一N型金属氧化物半导体(NMOS)晶体管，如NMOS FET。第二N型晶体管MN2可以是第二N型金属氧化物半导体(NMOS)晶体管，如NMOS FET。第三P型晶体管MP3具有耦接于第二节点N2的控制端、耦接于第三节点N3的第一端和耦接于第四节点N4的第二端。第二电阻R2耦接在电源电压VDD和第三节点N3之间。第二电阻R2的电阻值可以基本等于第一电阻R1的电阻值，但本发明并不限于此。第一N型晶体管MN1具有耦接于第四节点N4的控制端、耦接于接地电压VSS的第一端和耦接于第四节点N4的第二端。第二N型晶体管MN2具有耦接于第四节点N4的控制端、耦接于接地电压VSS的第一端和耦接于第一节点N1的第二端。第一N型晶体管MN1和第二N型晶体管MN2构成电流镜。第一N型晶体管MN1和第二N型晶体管MN2基本上具有相同的晶体管尺寸。控制电路410的电流至电压转换器440包括第一电阻R1，第一电阻R1耦接在缓冲级400的输入节点NIN和第一节点N1之间。
可以根据以下等式(18)至(25)来理解缓冲级400的操作理论。
VOUT-V1＝VSGP1 (18)
VDD-V3＝VSGP2 (19)
R2＝R1/A (20)
I1＝(VDD-V3)/R2＝VSGP2/R2 (21)
I2＝I1/A (22)
VSGP2＝I1·R2＝(A·I2)×(R1/A)＝I2·R1 (23)
V1＝VIN-I2×R1＝VIN-VSGP2 (24)
VOUT＝V1+VSGP1＝VIN-VSGP2+VSGP1≈VIN (25)
其中，“V1”表示第一节点N1上的电压V1，“VOUT”表示缓冲级400的输出节点NOUT上的输出电压VOUT，“VSGP1”表示第一P型晶体管MP1的第一端与控制端之间的电压差，“VSGP2”表示第二P型晶体管MP2的第一端和控制端之间的电压差，“A”表示常数值，“V3”表示第三节点N3上的电压V3，“VDD”表示电源电压VDD，“R1”表示第一电阻R1的电阻值，“R2”表示第二电阻R2的电阻值，“I1”表示流经第二电阻R2的电流，“I2”表示流经第一电阻R1的电流，“VIN”表示缓冲级400的输入节点NIN上的输入电压VIN。
也就是说，电压产生器420可以在第三节点N3上提供电压V3。通过适当地设计第二P型晶体管MP2的晶体管尺寸和第一供应电流源261汲入的第一吸收电流，可以使得电源电压VDD和电压V3之间的电压差VSGP2基本等于第一P型晶体管MP1的第一端和控制端之间的电压差VSGP1。电压V3可被认为是前面提及的补偿电压VP。流经第二电阻R2的电流I1与电压V3线性相关。第一N型晶体管MN1和第二N型MN2构成电流镜，使得流经第一电阻R1的电流I2大致为流经第二电阻R2的电流I1的1/A倍，其中，“A”可以是任意恒定的正值。电流I2可被认为是前面提及的补偿电流IP。根据欧姆定律，若第一电阻R1的电阻值是第二电阻R2的电阻值的A倍，则第一节点N1上的电压V1比输入节点NIN上的输入电压VIN低电压差VSGP2。电压V1可被认为是前面提及的恢复补偿电压VPR。利用这样的设计，输出节点NOUT上的输出电压VOUT比电压V1高电压差VSGP1。若电压差VSGP2基本等于电压差VSGP1，则输出电压VOUT可以基本等于输入电压VIN。
图5是根据本发明实施例的缓冲级500的示意图。在图5的实施例中，缓冲级500包括控制电路510和源极跟随器550。源极跟随器550包括第一P型晶体管MP1、第一供应电流源271、第一N型晶体管MN1和第一吸收电流源261。第一P型晶体管MP1可以是第一P型金属氧化物半导体(PMOS)晶体管，如PMOS FET。第一N型晶体管MN1可以是第一N型金属氧化物半导体(NMOS)晶体管，如NMOS FET。第一P型晶体管MP1具有耦接于第一节点N1的控制端、耦接于第二节点N2的第一端和耦接于接地电压VSS的第二端。第一供应电流源271提供第一供应电流至第二节点N2。第一N型晶体管MN1具有耦接于第二节点N2的控制端、耦接于缓冲级500的输出节点NOUT的第一端和耦接于电源电压VDD的第二端。第一吸收电流源261从缓冲级500的输出节点NOUT汲取第一吸收电流。控制电路510的电压产生器520包括第二吸收电流源262、第二P型晶体管MP2、第二供应电流源272和第二N型晶体管MN2。第二P型晶体管MP2可以是第二P型金属氧化物半导体(PMOS)晶体管，如PMOS FET。第二N型晶体管MN2可以是第二N型金属氧化物半导体(NMOS)晶体管，如NMOS FET。第二吸收电流源262从第三节点N3汲取第二吸收电流。第二P型晶体管MP2具有耦接于第四节点N4的控制端、耦接于电源电压VDD的第一端和耦接于第三节点N3的第二端。第二供应电流源272提供第二供应电流给第五节点N5。第二N型晶体管MN2具有耦接于第六节点N6的控制端、耦接于接地电压VSS的第一端和耦接于第五节点N5的第二端。控制电路510的电压至电流转换器530包括第三P型晶体管MP3、第二电阻R2、第三N型晶体管MN3、第三电阻R3、第四P型晶体管MP4和第五P型晶体管MP5。第三P型晶体管MP3可以是第三P型金属氧化物半导体(PMOS)晶体管。第三N型晶体管MN3可以是第三N型金属氧化物半导体(NMOS)晶体管，如PMOS FET。第四P型晶体管MP4可以是第四P型金属氧化物半导体(PMOS)晶体管，如PMOS FET。第五P型晶体管MP5可以是第五P型金属氧化物半导体(PMOS)晶体管，如PMOS FET。第三P型晶体管MP3具有耦接于第三节点N3的控制端、耦接于第四节点N4的第一端和耦接于第七节点N7的第二端。第二电阻R2耦接在电源电压VDD和第四节点N4之间。第二电阻R2的电阻值可以基本等于第一电阻R1的电阻值，但本发明并不限于此。第三N型晶体管MN3具有耦接于第五节点N5的控制端、耦接于第六节点N6的第一端和耦接于第七节点N7的第二端。第三电阻R3耦接在第六节点N6和接地电压VSS之间。第三电阻R3的电阻值可以基本等于第一电阻R1的电阻值，但本发明并不限于此。第四P型晶体管MP4具有耦接于第七节点N7的控制端、耦接于电源电压VDD的第一端和耦接于第七节点N7的第二端。第五P型晶体管MP5具有耦接于第七节点N7的控制端、耦接于电源电压VDD的第一端和耦接于第一节点N1的第二端。第四P型晶体管MP4和第五P型晶体管MP5构成电流镜。第四P型晶体管MP4和第五P型晶体管MP5基本上具有相同的晶体管尺寸。控制电路510的电流至电压转换器540包括第一电阻R1，第一电阻R1耦接在缓冲级500的输入节点NIN和第一节点N1之间。
可以根据下列等式(26)至(38)来理解缓冲级500的操作理论。
V2-V1＝VSGP1 (26)
V2-VOUT＝VGSN1 (27)
VDD-V4＝VSGP2 (28)
V6-VSS＝VGSN2 (29)
R3＝R2＝R1/A (30)
I1＝(VDD-V4)/R2＝VSGP2/R2 (31)
I2＝(V6-VSS)/R3＝VGSN2/R3 (32)
I3＝I2-I1 (33)
I4＝I3/A (34)
VGSN2-VSGP2＝I2·R3-I1·R2＝I3·R2 (35)
I3·R2＝(A·I4)×(R1/A)＝I4·R1 (36)
V1＝VIN+I4×R1＝VIN+VGSN2-VSGP2 (37)
VOUT＝V1+VSGP1-VGSN1＝VIN+(VSGP1-VSGP2)+(VGSN2-VGSN1)
≈VIN(38)
其中，“V1”表示第一节点N1上的电压V1，“V2”表示第二节点N2上的电压V2，“VSGP1”表示第一P型晶体管MP1的第一端和控制端之间的电压差，“VOUT”表示缓冲级500的输出节点NOUT上的输出电压VOUT，“VGSN1”表示第一N型晶体管MN1的控制端与第一端之间的电压差，“VSGP2”表示电压第二P型晶体管MP2的第一端和控制端之间的电压差，“VGSN2”表示第二N型晶体管MN2的控制端与第一端之间的电压差，“A”表示常数值，“VDD”表示电源电压VDD，“V4”表示第四节点N4上的电压V4，“V6”表示第六节点N6上的电压V6，“VSS”表示接地电压VSS，“R1“表示第一电阻R1的电阻值，“R2”表示第二电阻R2的电阻值，“R3”表示第三电阻R3的电阻值，“I1”表示流经第二电阻R2的电流，“I2”表示流经第三电阻R3的电流，“I3”表示电流I2和电流I1之间的电流差，“I4”表示流经第一电阻R1的电流，“VIN”表示缓冲级500的输入节点NIN上的输入电压VIN。
也就是说，电压产生器520可以在第四节点N4上提供电压V4，以及在第六节点N6上提供电压V6。通过适当地设计第二P型晶体管MP2的晶体管尺寸和第二吸收电流源262汲入的第二吸收电流，可以使得电源电压VDD与电压V4之间的电压差VSGP2基本等于第一P型晶体管MP1的第一端和控制端之间的电压差VSGP1。通过适当地设计第二N型晶体管MN2的晶体管尺寸和第二供应电流源272供应的第二供应电流，可以使得电压V6与接地电压VSS之间的电压差VGSN2基本等于第一N型晶体管MN1的控制端和第一端之间的电压差VGSN1。电压V4和电压V6可被认为是前面提及的补偿电压VP。流经第二电阻R2的电流I1与电压V4线性相关。流经第三电阻R3的电流I2与电压V6线性相关。假设电压差VGSN2大于电压差VSGP2。电流I3是通过从电流I2中减去电流I1而形成的电流差。第四P型晶体管MP4和第五P型MP5可以构成电流镜，使得流经第一电阻R1的电流I4可以是电流I3的1/A倍，其中，“A”可以是任意恒定的正值。电流I4可被认为是前面提及的补偿电流IP。根据欧姆定律，若第一电阻R1的电阻值为第二电阻R2的电阻值的A倍且也为第三电阻R3的电阻值的A倍，则第一节点N1上的电压V1比输入端NIN上的输入电压VIN高，即高出电压差VGSN2减去电压差VSGP2。电压V1可被认为是前面提及的恢复补偿电压VPR。通过这样的设计，输出节点NOUT上的输出电压VOUT比电压V1低，即低出电压差VGSN1减去电压差VSGP1。若电压差VGSN2基本等于电压差VGSN1，且电压差VSGP2基本等于电压差VSGP1，则输出电压VOUT可基本等于输入电压VIN。
图6是根据本发明实施例的缓冲级600的示意图。图6与图5类似。两个实施例之间的区别在于缓冲级600的控制电路610的电压至电流转换器630还包括第三吸收电流源263。第三吸收电流源263从第七节点N7汲取第三吸收电流。在图5的实施例中，假设电压差VGSN2应当大于电压差VSGP2。然而，若电压差VGSN2小于电压差VSGP2，则电流I2可小于电流I1，以及，来自电流镜的电流I3可以为负值。为了解决这个问题，在图6的实施例中，添加第三吸收电流源263并将其耦接于第七节点N7。当电压差VGSN2小于电压差VSGP2时，第三吸收电流源263可为第七节点N7提供附加的放电路径。这样的设计可以使电流镜正常工作，并防止缓冲级600被不平衡的电流分布损坏。图6的缓冲级600的其它特征与图5的缓冲级500的相应特征类似。因此，两个实施例可以实现类似的性能水平。
图7是根据本发明实施例的缓冲级700的示意图。图7与图6类似。两个实施例之间的区别在于缓冲级700的控制电路710的电压至电流转换器730还包括第四吸收电流源264。第四吸收电流源264从第一节点N1汲取第四吸收电流。第四吸收电流源264汲入的第四吸收电流可以基本等于第三吸收电流源263汲入的第三吸收电流。第四吸收电流源264能够消除因第三吸收电流源263的存在而导致的电流失配，且第四吸收电流源264可进一步提高缓冲级700的输出精度。图7的缓冲级700的其它特征与图6的缓冲级600的相应特征类似。因此，两个实施例可以实现类似的性能水平。
本发明提出了一种具有新颖的控制电路的缓冲级。所提出的控制电路能够补偿相应的源极跟随器的非理想输出特性。因此，源极跟随器的输出电压可以与源极跟随器的输入电压几乎相同。由于没有交流(Alternating Current，AC)耦合电容设置在缓冲级的输入节点上，因此，交流(AC)输入成分和直流(DC)输入成分均可被完全地从缓冲级的输入节点传输到缓冲级的输出节点。简而言之，所提出的缓冲级的控制电路能够使得输出电压完全遵循输入电压而不失真。
应当注意的是，前面提及的电压、电流、电阻、电感、电容和其它元件参数不是本发明的限制。设计者可以根据不同的要求调整这些参数。本发明的缓冲级和控制电路并不限于图1至图7的结构。本发明可以仅包括图1至图7的任意一个或多个实施例的任意一个或多个特征。换句话说，并不是全部显示在图中的特征均应当实现在本发明的缓冲级和控制电路中。尽管本发明实施例使用MOSFET作为示例，但是本发明不限于此，本领域技术人员可以使用其它类型的晶体管，例如，双极结晶体管(Bipolar Junction Transistor，BJT)、结栅场效应晶体管(Junction Gate Field Effect Transistor，JFET)、鳍式效应晶体管(FinField Effect Transistor，FinFET)等。
虽然本发明已经通过示例的方式以及依据优选实施例进行了描述，但是，应当理解的是，本发明并不限于公开的实施例。相反，它旨在覆盖各种变型和类似的结构(如对于本领域技术人员将是显而易见的)。因此，所附权利要求的范围应被赋予最宽的解释，以涵盖所有的这些变型和类似的结构。

Claims (22)

1.一种缓冲级，其特征在于，所述缓冲级包括控制电路，所述控制电路包括：
电压产生器，用于产生补偿电压；
电压至电流转换器，用于将所述补偿电压转换成补偿电流；以及
电流至电压转换器，用于将所述补偿电流转换成恢复补偿电压；
其中，所述恢复补偿电压用于修改所述缓冲级的输出电压。
2.如权利要求1所述的缓冲级，其特征在于，所述缓冲级还包括：
源极跟随器，耦接于所述控制电路，且用于产生所述缓冲级的所述输出电压。
3.如权利要求2所述的缓冲级，其特征在于，所述电流至电压转换器为第一电阻，所述第一电阻耦接在所述缓冲级的输入节点和所述源极跟随器之间。
4.如权利要求3所述的缓冲级，其特征在于，所述源极跟随器包括：
第一N型晶体管，所述第一N型晶体管具有耦接于第一节点的控制端、耦接于所述缓冲级的输出节点的第一端和耦接于电源电压的第二端；以及
第一吸收电流源，用于从所述缓冲级的所述输出节点汲取第一吸收电流；
其中，所述第一电阻耦接在所述缓冲级的所述输入节点和所述第一节点之间。
5.如权利要求4所述的缓冲级，其特征在于，所述电压产生器包括：
第一供应电流源，用于提供第一供应电流给第二节点；以及
第二N型晶体管，所述第二N型晶体管具有耦接于所述第二节点的控制端、耦接于接地电压的第一端和耦接于所述第二节点的第二端。
6.如权利要求5所述的缓冲级，其特征在于，所述电压至电流转换器包括：
运算放大器，所述运算放大器具有耦接于第三节点的正输入端、耦接于所述第二节点的负输入端和耦接于第四节点的输出端；
第一P型晶体管，所述第一P型晶体管具有耦接于所述第四节点的控制端、耦接于所述电源电压的第一端和耦接于所述第三节点的第二端；
第二电阻，耦接在所述第三节点和所述接地电压之间；以及
第二P型晶体管，所述第二P型晶体管具有耦接于所述第四节点的控制端、耦接于所述电源电压的第一端和耦接于所述第一节点的第二端。
7.如权利要求6所述的缓冲级，其特征在于，所述第二电阻的电阻值基本等于所述第一电阻的电阻值。
8.如权利要求6所述的缓冲级，其特征在于，所述电压至电流转换器还包括：
电容，耦接在所述第四节点和所述第三节点之间。
9.如权利要求4所述的缓冲级，其特征在于，所述电压产生器包括：
第一供应电流源，用于提供第一供应电流给第二节点；以及
第二N型晶体管，所述第二N型晶体管具有耦接于第三节点的控制端、耦接于接地电压的第一端和耦接于所述第二节点的第二端。
10.如权利要求9所述的缓冲级，其特征在于，所述电压至电流转换器包括：
第三N型晶体管，所述第三N型晶体管具有耦接于所述第二节点的控制端、耦接于所述第三节点的第一端和耦接于第四节点的第二端；
第二电阻，耦接在所述第三节点和所述接地电压之间；
第一P型晶体管，所述第一P型晶体管具有耦接于所述第四节点的控制端、耦接于所述电源电压的第一端和耦接于所述第四节点的第二端；以及
第二P型晶体管，所述第二P型晶体管具有耦接于所述第四节点的控制端、耦接于所述电源电压的第一端和耦接于所述第一节点的第二端。
11.如权利要求3所述的缓冲级，其特征在于，所述源极跟随器包括：
第一P型晶体管，所述第一P型晶体管具有耦接于第一节点的控制端、耦接于所述缓冲级的输出节点的第一端和耦接于接地电压的第二端；以及
第一供应电流源，用于提供第一供应电流给所述缓冲级的所述输出节点；
其中，所述第一电阻耦接在所述缓冲级的所述输入节点和所述第一节点之间。
12.如权利要求11所述的缓冲级，其特征在于，所述电压产生器包括：
第一吸收电流源，用于从第二节点汲取第一吸收电流；以及
第二P型晶体管，所述第二P型晶体管具有耦接于第三节点的控制端、耦接于电源电压的第一端和耦接于所述第二节点的第二端。
13.如权利要求12所述的缓冲级，其特征在于，所述电压至电流转换器包括：
第三P型晶体管，所述第三P型晶体管具有耦接于所述第二节点的控制端、耦接于所述第三节点的第一端和耦接于第四节点的第二端；
第二电阻，耦接在所述电源电压和所述第三节点之间；
第一N型晶体管，所述第一N型晶体管具有耦接于所述第四节点的控制端、耦接于所述接地电压的第一端和耦接于所述第四节点的第二端；以及
第二N型晶体管，所述第二N型晶体管具有耦接于所述第四节点的控制端、耦接于所述接地电压的第一端和耦接于所述第一节点的第二端。
14.如权利要求10或13所述的缓冲级，其特征在于，所述第二电阻的电阻值基本等于所述第一电阻的电阻值。
15.如权利要求3所述的缓冲级，其特征在于，所述源极跟随器包括：
第一P型晶体管，所述第一P型晶体管具有耦接于第一节点的控制端、耦接于第二节点的第一端和耦接于接地电压的第二端；
第一供应电流源，用于提供第一供应电流给所述第二节点；
第一N型晶体管，所述第一N型晶体管具有耦接于所述第二节点的控制端、耦接于所述缓冲级的输出节点的第一端和耦接于电源电压的第二端；以及
第一吸收电流源，用于从所述缓冲级的所述输出节点汲取第一吸收电流；
其中，所述第一电阻耦接在所述缓冲级的所述输入节点和所述第一节点之间。
16.如权利要求15所述的缓冲级，其特征在于，所述电压产生器包括：
第二吸收电流源，用于从第三节点汲取第二吸收电流；
第二P型晶体管，所述第二P型晶体管具有耦接于第四节点的控制端、耦接于所述电源电压的第一端和耦接于所述第三节点的第二端；
第二供应电流源，用于提供第二供应电流给第五节点；以及
第二N型晶体管，所述第二N型晶体管具有耦接于第六节点的控制端、耦接于所述接地电压的第一端和耦接于所述第五节点的第二端。
17.如权利要求16所述的缓冲级，其特征在于，所述电压至电流转换器包括：
第三P型晶体管，所述第三P型晶体管具有耦接于所述第三节点的控制端、耦接于所述第四节点的第一端和耦接于第七节点的第二端；
第二电阻，耦接在所述电源电压和所述第四节点之间；
第三N型晶体管，所述第三N型晶体管具有耦接于所述第五节点的控制端、耦接于所述第六节点的第一端和耦接于所述第七节点的第二端；
第三电阻，耦接在所述第六节点和所述接地电压之间；
第四P型晶体管，所述第四P型晶体管具有耦接于所述第七节点的控制端、耦接于所述电源电压的第一端和耦接于所述第七节点的第二端；以及
第五P型晶体管，第五P型晶体管具有耦接于所述第七节点的控制端、耦接于所述电源电压的第一端和耦接于所述第一节点的第二端。
18.如权利要求17所述的缓冲级，其特征在于，所述第二电阻的电阻值基本等于所述第一电阻的电阻值，以及，所述第三电阻的电阻值基本等于所述第一电阻的电阻值。
19.如权利要求17所述的缓冲级，其特征在于，所述电压至电流转换器还包括：
第三吸收电流源，用于从所述第七节点汲取第三吸收电流。
20.如权利要求19所述的缓冲级，其特征在于，所述电压至电流转换器还包括：
第四吸收电流源，用于从所述第一节点汲取第四吸收电流。
21.如权利要求20所述的缓冲级，其特征在于，所述第四吸收电流基本等于所述第三吸收电流。
22.一种控制电路，用于控制源极跟随器，其特征在于，所述控制电路包括：
电压产生器，用于产生补偿电压；
电压至电流转换器，用于将所述补偿电压转换成补偿电流；以及
电流至电压转换器，用于将所述补偿电流转换成恢复补偿电压；
其中，所述恢复补偿电压用于修改所述缓冲级的输出电压。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3103333A1 (fr) * 2019-11-14 2021-05-21 Stmicroelectronics (Tours) Sas Dispositif pour générer un courant
US10886901B1 (en) * 2020-02-14 2021-01-05 Realtek Semiconductor Corp. Low supply voltage ring oscillator and method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5391979A (en) * 1992-10-16 1995-02-21 Mitsubishi Denki Kabushiki Kaisha Constant current generating circuit for semiconductor devices
EP1388926A1 (en) * 2002-08-05 2004-02-11 Matsushita Electric Industrial Co., Ltd. Level shift voltage generator
CN103378850A (zh) * 2012-04-19 2013-10-30 富士通半导体股份有限公司 输出电路

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3984780A (en) 1974-09-11 1976-10-05 Motorola, Inc. CMOS voltage controlled current source
DE2833996C2 (de) * 1978-08-03 1984-12-13 Robert Bosch Gmbh, 7000 Stuttgart Transistorverstärker
IT1196446B (it) * 1986-07-03 1988-11-16 Sgs Microelettronica Spa Circuito ripetitore di tensione a bassa distorsione armonica per carichi con componente resistiva
JPH06164258A (ja) * 1992-11-20 1994-06-10 Fuji Xerox Co Ltd オフセットキャンセル回路付増幅回路
US5361041A (en) * 1993-06-17 1994-11-01 Unitrode Corporation Push-pull amplifier
US5627736A (en) * 1995-12-20 1997-05-06 Intel Corporation Power supply noise filter
JP3920943B2 (ja) * 1996-05-10 2007-05-30 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
EP0913932A2 (en) 1997-10-30 1999-05-06 Xerox Corporation A buffering integrated circuit
DE19803796B4 (de) 1998-01-30 2006-10-26 Telefonaktiebolaget Lm Ericsson (Publ) Ausgangspuffer zum Ansteuern einer symmetrischen Übertragungsleitung
JP2000155617A (ja) * 1998-11-19 2000-06-06 Mitsubishi Electric Corp 内部電圧発生回路
US6300837B1 (en) * 2000-03-28 2001-10-09 Philips Electronics North America Corporation Dynamic bias boosting circuit for a power amplifier
JP3852906B2 (ja) * 2000-11-06 2006-12-06 株式会社東芝 温度補償回路及び可変利得増幅回路
US6956437B2 (en) * 2003-12-23 2005-10-18 Agere Systems Inc. Metal-oxide-semiconductor device having integrated bias circuit
US7142043B2 (en) 2004-08-02 2006-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. On chip word line voltage with PVT tracking for memory embedded in logic process
TW200717215A (en) 2005-10-25 2007-05-01 Realtek Semiconductor Corp Voltage buffer circuit
JP4705524B2 (ja) 2006-06-14 2011-06-22 富士通オプティカルコンポーネンツ株式会社 信号レベル検出装置、光受信装置、および信号レベル検出方法
CN100452647C (zh) 2007-03-23 2009-01-14 清华大学 一种小输出电阻、大输出幅度的电压跟随器
US7663439B2 (en) 2007-12-06 2010-02-16 Himax Technologies Limited Operational amplifier
US20090195302A1 (en) 2008-02-04 2009-08-06 Mediatek Inc. Reference buffer
JP2009200770A (ja) * 2008-02-21 2009-09-03 Sharp Corp 電力増幅器
ITMI20081230A1 (it) 2008-07-04 2010-01-05 St Microelectronics Srl Dispositivio di inseguimento di tensione ad alta velocità per sistemi di conversione analogico digitale
US7944303B2 (en) 2009-01-21 2011-05-17 Fairchild Semiconductor Corporation Super source follower output impedance enhancement
US8310277B2 (en) * 2009-08-27 2012-11-13 Qualcomm, Incorporated High linear fast peak detector
US8669808B2 (en) * 2009-09-14 2014-03-11 Mediatek Inc. Bias circuit and phase-locked loop circuit using the same
JP2011141649A (ja) 2010-01-06 2011-07-21 Elpida Memory Inc 半導体回路、及びコンピュータシステム
FR2957732A1 (fr) * 2010-03-16 2011-09-23 St Microelectronics Crolles 2 Etage de sortie d'un circuit electronique
US8217718B2 (en) * 2010-09-17 2012-07-10 Harman International Industries, Incorporated Highly efficient class-D amplifier
JP2012070146A (ja) * 2010-09-22 2012-04-05 Sumitomo Electric Ind Ltd 光受信回路用のトランスインピーダンスアンプ
US20130058506A1 (en) * 2011-07-12 2013-03-07 Steven E. Boor Microphone Buffer Circuit With Input Filter
TWM420118U (en) 2011-08-03 2012-01-01 M3 Technology Inc Power regulator for power management
TWI461883B (zh) 2012-03-28 2014-11-21 Novatek Microelectronics Corp 電壓緩衝器
US9041466B2 (en) * 2012-08-03 2015-05-26 Rf Micro Devices, Inc. Multimode differential amplifier biasing system
CN203406848U (zh) 2013-08-29 2014-01-22 苏州苏尔达信息科技有限公司 高速高精度源极跟随电路
WO2015066704A1 (en) * 2013-11-04 2015-05-07 Marvell World Trade, Ltd. Memory effect reduction using low impedance biasing
US9413296B2 (en) * 2014-04-04 2016-08-09 Qualcomm Incorporated Amplifier with enhanced linearity
JP2016025801A (ja) * 2014-07-23 2016-02-08 株式会社東芝 電源回路
TWI607624B (zh) * 2015-07-14 2017-12-01 瑞昱半導體股份有限公司 驅動器
US10218326B2 (en) * 2016-10-28 2019-02-26 Qualcomm Incorporated Source follower based envelope tracking for power amplifier biasing

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5391979A (en) * 1992-10-16 1995-02-21 Mitsubishi Denki Kabushiki Kaisha Constant current generating circuit for semiconductor devices
EP1388926A1 (en) * 2002-08-05 2004-02-11 Matsushita Electric Industrial Co., Ltd. Level shift voltage generator
CN103378850A (zh) * 2012-04-19 2013-10-30 富士通半导体股份有限公司 输出电路

Also Published As

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