CN107665818B - 半导体晶片以及制备半导体器件的方法 - Google Patents

半导体晶片以及制备半导体器件的方法 Download PDF

Info

Publication number
CN107665818B
CN107665818B CN201710626632.2A CN201710626632A CN107665818B CN 107665818 B CN107665818 B CN 107665818B CN 201710626632 A CN201710626632 A CN 201710626632A CN 107665818 B CN107665818 B CN 107665818B
Authority
CN
China
Prior art keywords
base material
support ring
wafer
edge support
semiconductor wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710626632.2A
Other languages
English (en)
Other versions
CN107665818A (zh
Inventor
M·J·塞登
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Components Industries LLC
Original Assignee
Semiconductor Components Industries LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Industries LLC filed Critical Semiconductor Components Industries LLC
Publication of CN107665818A publication Critical patent/CN107665818A/zh
Application granted granted Critical
Publication of CN107665818B publication Critical patent/CN107665818B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02013—Grinding, lapping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02016—Backside treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02035—Shaping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446—Located in scribe lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54493—Peripheral marks on wafers, e.g. orientation flats, notches, lot number

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Dicing (AREA)

Abstract

本公开涉及半导体晶片以及制备半导体器件的方法。本发明提供了一种半导体晶片，半导体晶片具有基础材料，基础材料具有第一厚度以及第一表面和第二表面。晶片划线标记设置在基础材料的第一表面上。移除基础材料的第二表面的内部区的一部分以得到小于第一厚度的第二厚度，同时留下围绕半导体晶片的具有第一厚度和非对称宽度的基础材料的边缘支撑环。基础材料的第二厚度小于75微米。晶片划线标记设置在边缘支撑环内。基础材料的第二表面的内部区的移除部分从晶片划线标记垂直偏移。边缘支撑环的宽度较宽以包围晶片划线标记并且在围绕半导体晶片的其它地方较窄。

Description

半导体晶片以及制备半导体器件的方法
技术领域
本发明整体涉及半导体器件，并且更具体地涉及半导体晶片以及减小晶片厚度同时使用非对称边缘支撑环包围晶片划线标记的方法。
背景技术
半导体器件在现代电子产品中很常见。电子部件中半导体器件的数量和密度各不相同。半导体器件可执行多种多样的功能，诸如模数信号处理、传感器、电磁信号的发送和接收、电子器件控制、功率管理以及音频/视频信号处理。分立半导体器件通常包含一种类型的电子部件，例如，发光二极管(LED)、小信号晶体管、电阻器、电容器、电感器、二极管、整流器、晶闸管以及功率金属氧化物半导体场效应晶体管(MOSFET)。集成半导体器件通常包括数百至数百万的电子部件。集成半导体器件的示例包括微控制器、专用集成电路(ASIC)、电源转换、标准逻辑、放大器、时钟管理、存储器、接口电路以及其他信号处理电路。
半导体晶片包括基础衬底材料和多个半导体管芯，所述多个半导体管芯形成在由锯道分开的晶片的有源表面上。图1a示出具有基础衬底材料12、有源表面14和背表面16的常规半导体晶片10。
许多应用要求减小半导体管芯的高度或厚度以最小化半导体封装的尺寸。图1b示出用研磨机或砂轮20进行的研磨操作，移除了半导体晶片10的背表面16的一部分，并将半导体晶片的厚度减小至约100微米(μm)。砂轮20受控，以围绕半导体晶片10的周边留出基础衬底材料12的边缘支撑环22，用于结构支撑。砂轮20减小了边缘支撑环22内晶片的内部区或晶片研磨区域24中半导体晶片10的厚度。图1c示出砂轮20的顶视图，移除了半导体晶片10的背表面16的一部分并减小了研磨区域24中半导体管芯的厚度或高度，同时围绕半导体晶片10的周边留出基础衬底材料12的边缘支撑环22。边缘支撑环22的高度大于半导体晶片10的研磨后厚度，以维持更薄半导体晶片的结构完整性，用于晶片操作和制造工艺。边缘支撑环22的宽度围绕半导体晶片10对称，从晶片的内壁26至外边缘28的典型宽度W22为3.0毫米(mm)。
半导体晶片10还包括有源表面14上的晶片划线识别标记30，位于半导体晶片10的边缘附近，邻近取向凹口32，如图1d的顶视图所示。晶片划线标记30采用激光雕刻，带有半导体晶片10的唯一标识符。激光使用多个ID点在晶片划线ID区内切割出有源表面14，以标记唯一晶片标识符编号或代码。激光ID点的深度为45μm±15μm，或者典型地为约35μm。因此，晶片划线标记30内的基础衬底材料12的某些部分由于激光标记而具有减小的厚度。
为了利用半导体晶片10生产出最多的半导体管芯，将研磨区域24制造得尽可能大，同时留出足以维持半导体晶片结构完整性的边缘支撑环22的宽度和高度，用于晶片操作和制造工艺。背表面16中研磨区域24的垂直投影重叠有源表面14中的晶片划线标记30。晶片划线标记30的一部分设置在边缘支撑环22上，并且晶片划线标记的一部分设置在研磨区域24的垂直投影内，即在有源表面14的与研磨区域相对的区域上。在一些情况下，研磨区域24延伸至晶片划线标记30中激光ID点的深度，留下完全穿过基础衬底材料12的开口，尤其是当半导体晶片薄至40μm以下时。在其它情况下，研磨区域24几乎延伸至晶片划线标记30中激光ID点的深度，其中激光ID点与研磨区域之间的基础衬底材料12的剩余厚度疑似有缺陷。换句话讲，将背表面16研磨成在激光ID点的深度处或附近的点形成孔或应力集中点，这可导致后续制造工艺期间半导体晶片10破损。
发明内容
根据本公开的一个方面，提供了一种制备半导体器件的方法，包括：提供包括基础材料的半导体晶片；在所述基础材料的第一表面上提供晶片划线标记；以及从与所述第一表面相对的第二表面移除所述基础材料的一部分，同时留下围绕所述半导体晶片的具有非对称宽度的所述基础材料的边缘支撑环，其中所述晶片划线标记设置在所述边缘支撑环内。
根据本公开的另一方面，提供了一种半导体晶片，其包括基础材料，所述半导体晶片包括：位于所述基础材料的第一表面上的晶片划线标记；所述基础材料的边缘支撑环，围绕所述半导体晶片，具有第一厚度和非对称宽度；以及所述基础材料的第二表面的内部区，具有小于所述第一厚度的第二厚度，其中所述晶片划线标记设置在所述边缘支撑环内。
附图说明
图1a-1d示出常规的半导体晶片减薄工艺；
图2a-2c示出具有由锯道分开的多个半导体管芯的半导体晶片；并且
图3a-3l示出减小半导体晶片的厚度同时使用非对称边缘支撑环包围晶片划线标记的工艺。
具体实施方式
下文参照附图描述了一个或多个实施方案，其中类似的数字表示相同或相似的元件。虽然按照实现某些目标的最佳模式描述了附图，但描述旨在涵盖可包括在本公开的实质和范围内的替代形式、修改形式和等同形式。如本文使用的术语“半导体管芯”兼指该词语的单数形式和复数形式，并且相应地，可同时涉及单个半导体器件和多个半导体器件。
半导体器件一般采用两种复杂的制造工艺制造：前端制造和后端制造。前端制造涉及在半导体晶片的表面上形成多个管芯。晶片上的每个管芯可包含有源电子部件、无源电子部件以及光学器件，它们电连接以形成功能电路。有源电子部件诸如晶体管和二极管具有控制电流流动的能力。无源电子部件诸如电容器、电感器和电阻器形成执行电路功能所必需的电压电流关系。光学器件通过将光波或电磁辐射的可变衰减转换成电信号来检测和记录图像。
后端制造是指将成品晶片切割或切割成单独的半导体管芯，并封装半导体管芯以用于结构支撑、电互连和环境隔离。使用等离子蚀刻、激光切割工具或锯片沿晶片的非功能区(称为锯道或划道)对晶片进行切割。在切割后，单独半导体管芯被安装至封装衬底，该封装衬底包括用于与其他系统部件互连的引脚或互连焊盘。在半导体管芯上方形成的互连焊盘随后连接到封装内的互连焊盘。电连接可通过导电层、凸块、螺柱凸块、导电胶或焊丝形成。密封剂或其他模制材料沉积在封装件上方，以提供物理支撑和电绝缘隔离。然后，将成品封装件插入到电系统中，半导体器件的功能便可提供给其他系统部件使用。
图2a示出具有基础衬底材料102诸如硅、锗、磷化铝、砷化铝、砷化镓、氮化镓、磷化铟、碳化硅或其它块状半导体材料的半导体晶片100。多个半导体管芯104形成在晶片100上，通过无源锯道106分开，如上所述。锯道106提供用以将半导体晶片100分隔成单独半导体管芯104的切割区域。在一个实施方案中，半导体晶片100的宽度或直径为100-450毫米(mm)，并且厚度为675-775微米(μm)。在另一个实施方案中，半导体晶片100的宽度或直径为150-300mm。
图2b示出半导体晶片100的一部分的剖面图。每个半导体管芯104具有背表面108以及有源表面或区域110，该有源表面或区域包含模拟或数字电路，该模拟或数字电路实施为形成在管芯内并根据管芯的电学设计和功能电互连的有源器件、无源器件、导电层和介电层。例如，电路可包括一个或多个晶体管、二极管以及其他电路元件，这些元件形成在有源表面或区域110内以实现模拟电路或数字电路，诸如数字信号处理器(DSP)、微控制器、ASIC、功率转换、标准逻辑、放大器、时钟管理、存储器、接口电路以及其他信号处理电路。半导体管芯104还可包含用于射频信号处理的集成无源器件(IPD)，诸如电感器、电容器和电阻器。有源表面110可包含图像传感器区域，该图像传感器区域实施为互补金属氧化物半导体(CMOS)或N型金属氧化物半导体(NMOS)技术中的半导体电荷耦合器件(CCD)和有效像素传感器。另选地，半导体管芯104可为光学透镜、检测器、垂直腔面发射激光器(VCSEL)、波导、堆叠管芯、电磁(EM)滤波器或多芯片模块。
使用PVD、CVD、电解电镀、化学镀层工艺、蒸镀或其它合适的金属沉积工艺，在有源表面110上形成导电层112，或将导电层嵌入有源表面上方的钝化层。导电层112包括一层或多层铝(Al)、铜(Cu)、锡(Sn)、镍(Ni)、金(Au)、银(Ag)、钛(Ti)、钛钨(TiW)或其他合适的导电材料。导电层112用作与有源表面110上的电路电连接的互连焊盘。
作为质量控制流程的一部分，半导体晶片100经过电测试和检查。使用人工目视检查和自动光学系统对半导体晶片100执行检查。可使用软件对半导体晶片100进行自动光学分析。目视检验方法可采用设备诸如扫描电子显微镜、高强度光或紫外线、金相显微镜或光学显微镜。检查半导体晶片100的结构特性，包括翘曲、厚度变化、表面颗粒、不规则性、开裂、分层、污染和变色。
半导体管芯104内的有源部件和无源部件经受晶片级的电性能和电路功能测试。使用包括多个探针或测试引线118的测试探头116或者其他测试设备测试每个半导体管芯104的功能和电参数，如图2c所示。探针118用于与每个半导体管芯104上的节点或导电层112形成电接触，并且向互连焊盘112提供电刺激。半导体管芯104响应电刺激，该响应由计算机测试系统119测量并与预期响应进行比较，以测试半导体管芯的功能。电测试内容可包括电路功能、引线完整性、电阻率、连续性、可靠性、结深、ESD、射频性能、驱动电流、阈值电流、泄漏电流以及特定于部件类型的工作参数。对半导体晶片100的检查和电测试使检测合格的半导体管芯104能够被指定为用于半导体封装的已知合格管芯。
图3a-3l示出减小半导体晶片的厚度同时使用非对称边缘支撑环包围晶片划线标记的工艺。图3a示出具有背表面108和有源表面110的半导体晶片100的整个区域。半导体管芯104存在于有源表面110中，参见图2a-2c，但不应理解为仅用于现有解释的目的。半导体晶片100的研磨前厚度T1为675-775μm。
在图3b中，半导体晶片100被反转并安装，其中有源表面110面向背面研磨带120取向。在图3c中，整个背表面108通过研磨机或砂轮122经受第一次背面研磨操作，以将基础衬底材料102的一部分向下移除至最终的研磨后表面124。半导体晶片100在有源表面110与表面124之间具有约355μm的研磨后厚度T2。
在图3d中，使用研磨机或砂轮128将第二次研磨操作应用于表面124。砂轮128以环状旋转图案移动跨越半导体晶片100的内部区或晶片研磨区域130，以将基础衬底材料102的一部分向下移除至最终的研磨后表面134。砂轮128受控，以围绕半导体晶片100的周边留出基础衬底材料102的边缘支撑环136，用于结构支撑。在一个实施方案中，半导体晶片100的研磨后厚度T3为75μm或更小。在另一个实施方案中，半导体晶片100的研磨后厚度T3为10-50μm。
图3e示出砂轮128的顶视图，移除了半导体晶片100的表面124的一部分以减小研磨区域130中半导体晶片和对应的半导体管芯104的厚度，同时围绕半导体晶片的周边留出基础衬底材料102的边缘支撑环136。边缘支撑环136的高度为图3c中的第一研磨后厚度T2，其大于图3d中半导体晶片100的第二研磨后厚度T3，以维持更薄半导体晶片的结构完整性，用于晶片操作和制造工艺。半导体晶片100的边缘中设置有取向凹口138，以针对各种制造工艺指示基础衬底材料102内结晶结构的轴线。在一个实施方案中，取向凹口138的深度为1mm。
具体地讲，边缘支撑环136的宽度被制成围绕半导体晶片100非对称，即，围绕半导体晶片的一部分较宽，并且围绕半导体晶片的其它部分较窄。在邻近取向凹口138的边缘支撑环136的点140处，从半导体晶片100的内壁144至外边缘146的宽度W136为5.0mm±0.3mm。在边缘支撑环136的点150处，宽度W136为4.2mm±0.3mm。在边缘支撑环136的点152处，宽度W136为3.0mm±0.3mm。在边缘支撑环136的点154处，宽度W136为4.2mm±0.3mm。边缘支撑环136的宽度偏移成在点140处较宽，并且在围绕半导体晶片100的点150-154处比在点140处窄。例如，边缘支撑环136的宽度偏移成在点140处宽出1.5-2.0mm，留出偏心研磨区域130。
半导体晶片100还包括有源表面110上的晶片划线识别标记160，位于半导体晶片100的边缘附近，并以取向凹口138为中心，如图3f的顶视图所示。晶片划线标记160被激光雕刻有半导体晶片100的唯一标识符。激光使用多个ID点在晶片划线ID区内切割出有源表面110，以标记唯一的晶片标识符编号或代码。激光ID点的深度为45μm±15μm，或通常为约35μm。
为了利用半导体晶片100生产出最多的半导体管芯104，研磨区域130被制成尽可能大，同时留出足以维持半导体晶片结构完整性的边缘支撑环136的宽度和高度。邻近点140的边缘支撑环136的宽度W136被制成足够宽，考虑到取向凹口138，使得晶片划线标记160完全设置在边缘支撑环的宽度内并且激光ID点的深度完全形成于较厚的边缘支撑环内。晶片划线标记160中没有一个部分重叠研磨区域130的垂直投影。更具体地讲，形成于晶片划线标记160中的激光ID点中没有一个部分与研磨区域130的垂直投影相对。将晶片划线标记160完全设置在边缘支撑环136内意味着研磨区域130的垂直投影从激光ID点的深度偏移。将晶片划线标记160完全设置在边缘支撑环的非对称宽度的较宽部分内，激光ID点的深度形成于边缘支撑环136的完全厚度的区域内。因此，在晶片划线标记160完全设置在边缘支撑环136内并且从研磨区域130垂直偏移时，研磨区域不刺穿或不在激光ID点的深度附近。研磨区域130中没有一个部分可延伸至激光ID点的深度，原因是晶片划线标记160中没有一个部分重叠研磨区域。
通过将边缘支撑环136制成具有非对称宽度，包括较宽的宽度以包围或包括整个晶片划线标记160，激光ID点的深度完全形成于较厚的边缘支撑环136内。研磨区域130不延伸至激光ID点或其附近，并且半导体晶片100不表现出应力集中点，如在背景技术中所述，原因是研磨区域中没有一个部分在晶片划线标记的一部分的上方。给定边缘支撑环136的较宽部分位于点140处，边缘支撑环136的较窄宽度部分维持研磨区域130的总表面积。边缘支撑环136的非对称宽度尤其可用于直径为150-300mm或更大、厚度为10-50μm的半导体晶片100。
在另一个增大研磨区域130的实施方案中，点140处的宽度W136被制成最小宽度，以容纳取向凹口138并且仍然包围整个晶片划线标记160。例如，假设取向凹口138为1.0mm并且晶片划线标记160为2.0mm，则点140处的宽度W136为3.0mm。点152处的宽度W136为2.0mm±0.3mm，并且点150和154处的宽度W136为2.5mm±0.3mm，以增大研磨区域130并容纳更多的半导体管芯104。另选地，点140处的宽度W136为3.0mm，并且点150-154处的宽度W136为2.0mm±0.3mm，以增大研磨区域130并容纳更多的半导体管芯104。
图3g示出其中半导体晶片100经受研磨，同时安装在基底或载体170上的实施方案。
上接图3f，在图3h中使用研磨后应力消除蚀刻来消除或减少由研磨工艺导致的基础衬底材料102的表面134的损坏。半导体晶片100的表面134用冲洗溶液清洁。使用PVD、CVD、电解电镀、化学镀层工艺、蒸镀或其它合适的金属沉积工艺在表面134上方形成导电层172。导电层172包括一层或多层Al、Cu、Sn、Ni、Au、Ag、Ti、TiW或其它合适的导电材料。导电层172为半导体管芯104提供背侧电互连。根据半导体管芯104的功能，导电层172被图案化形成电共用的或电隔离的部分。通过将背部研磨带120暴露于紫外(UV)光并剥离来移除该带。
在图3i中，半导体晶片100被安装，其中有源表面110面向膜框架178的带部分176取向。在图3j中，通过研磨操作或锯片来移除边缘支撑环136，以与导电层172或表面134成平面或恰好位于其上方(10-13μm)。在图3k中，从膜框架178上移除半导体晶片100，反转，并以表面134上的导电层172面向膜框架182的带部分180进行安装。在图3l中，使用锯片或激光切割工具186或等离子蚀刻沿锯道106将半导体晶片100单切成单个的半导体管芯104。
概括地说，边缘支撑环136的宽度被制成为非对称的，使得晶片划线标记160完全设置在边缘支撑环的宽度内。研磨区域130不延伸至或靠近激光ID点，并且半导体晶片100不呈现出应力集中点。给定边缘支撑环136的较宽部分位于点140处，边缘支撑环136的较窄宽度部分维持研磨区域130的总表面积。
虽然已详细示出并描述了一个或多个实施方案，但技术人员将认识到，在不脱离本公开的范围的情况下，可对这些实施方案作出修改和变更。
在第一实施方案中，制成半导体器件的方法包括：提供包括在基础材料的第一表面与第二表面之间具有第一厚度的基础材料的半导体晶片，在基础材料的第一表面上提供晶片划线标记，以及移除基础材料的第二表面内部区的一部分以得到小于第一厚度的第二厚度，同时留下围绕半导体晶片的具有第一厚度和非对称宽度的基础材料的边缘支撑环。晶片划线标记完全设置在边缘支撑环内。
在第二实施方案中，根据第一实施方案所述的方法，其中基础材料的第二厚度小于75微米。
在第三实施方案中，根据第一实施方案所述的方法，其中基础材料的第二厚度为10-50微米。
在第四实施方案中，根据第一实施方案所述的方法，其中基础材料的第二表面的内部区的移除部分与晶片划线标记垂直偏移开。
在第五实施方案中，根据第一实施方案所述的方法，其中边缘支撑环的宽度较宽以包围晶片划线标记并且在围绕半导体晶片的其它地方较窄。
在第六实施方案中，根据第一实施方案所述的方法，其中边缘支撑环的非对称宽度为3.0-5.0毫米以包围晶片划线标记并且在围绕半导体晶片的其它地方为2.0-4.2毫米。
在第七实施方案中，制成半导体器件的方法包括：提供包括基础材料的半导体晶片，在基础材料的第一表面上提供晶片划线标记，以及从与第一表面相对的第二表面移除基础材料的一部分，同时留下围绕半导体晶片的具有非对称宽度的基础材料的边缘支撑环。晶片划线标记设置在边缘支撑环内。
在第八实施方案中，根据第七实施方案所述的方法，其中基础材料的移除部分的厚度小于75微米。
在第九实施方案中，根据第七实施方案所述的方法，其中基础材料的移除部分的厚度为10-50微米。
在第十实施方案中，根据第七实施方案所述的方法，其中半导体晶片的宽度为150-300毫米。
在第十一实施方案中，根据第七实施方案所述的方法，其中基础材料的移除部分从晶片划线标记垂直偏移。
在第十二实施方案中，根据第七实施方案所述的方法，其中边缘支撑环的宽度较宽以包围晶片划线标记并且在围绕半导体晶片的其它地方较窄。
在第十三实施方案中，根据第七实施方案所述的方法，其中边缘支撑环的非对称宽度为3.0-5.0毫米以包围晶片划线标记并且在围绕半导体晶片的其它地方为2.0-4.2毫米。
在第十四实施方案中，包括基础材料的半导体晶片在基础材料的第一表面上包括晶片划线标记。基础材料的边缘支撑环围绕半导体晶片设置有第一厚度和非对称宽度。基础材料的第二表面的内部区提供有小于第一厚度的第二厚度。晶片划线标记设置在边缘支撑环内。
在第十五实施方案中，根据第十四实施方案所述的半导体晶片，其中基础材料的第二厚度小于75微米。
在第十六实施方案中，根据第十四实施方案所述的半导体晶片，其中基础材料的第二厚度为10-50微米。
在第十七实施方案中，根据第十四实施方案所述的半导体晶片，其中半导体晶片的宽度为150-300毫米。
在第十八实施方案中，根据第十四实施方案所述的半导体晶片，其中基础材料的内部区从晶片划线标记垂直偏移。
在第十九实施方案中，根据第十四实施方案所述的半导体晶片，其中边缘支撑环的宽度较宽以包围晶片划线标记并且在围绕半导体晶片的其它地方较窄。
在第二十实施方案中，根据第十四实施方案所述的半导体晶片，其中边缘支撑环的非对称宽度为3.0-5.0毫米以包围晶片划线标记并且在围绕半导体晶片的其它地方为2.0-4.2毫米。

Claims (14)

1.一种减薄半导体晶片的方法，所述方法包括：
提供包括基础材料的半导体晶片，所述基础材料在所述基础材料的第一表面和第二表面之间具有第一厚度，取向凹口形成在所述半导体晶片的侧表面；
在所述基础材料的所述第一表面上提供与所述取向凹口相邻且与所述取向凹口对准的晶片划线识别标记；以及
移除所述基础材料的第二表面的内部区域的一部分，以留下小于所述第一厚度的第二厚度的所述基础材料以及所述基础材料的边缘支撑环，所述边缘支撑环具有所述第一厚度和围绕所述半导体晶片的非对称宽度，其中所述晶片划线识别标记完全设置在所述边缘支撑环内；
其中所述边缘支撑环的一部分在所述晶片划线识别标记处较宽以容纳完全包含在所述边缘支撑环内的所述取向凹口和所述晶片划线识别标记，而在其它处较窄，并且
其中所述边缘支撑环的所述第一厚度围绕所述半导体晶片一致。
2.根据权利要求1所述的方法，其中所述基础材料的所述第二厚度小于75微米。
3.根据权利要求1所述的方法，其中所述基础材料的所述第二表面的所述内部区域的所移除的部分与所述晶片划线识别标记垂直偏移。
4.一种减薄半导体晶片的方法，所述方法包括：
提供包括基础材料的半导体晶片，所述基础材料在所述基础材料的第一表面和第二表面之间具有第一厚度；
在所述基础材料的所述第一表面上提供直线取向的晶片划线识别标记；以及
从所述第二表面移除所述基础材料的一部分，同时留下围绕所述半导体晶片的具有非对称宽度的所述基础材料的边缘支撑环；
其中所述晶片划线识别标记设置在所述边缘支撑环内，所述边缘支撑环的一部分在所述晶片划线识别标记处较宽以容纳完全包含在所述边缘支撑环内的所述晶片划线识别标记，而在其它处较窄；
其中所述非对称宽度的最宽宽度比所述非对称宽度的最窄宽度宽1.5毫米-2.0毫米；并且
其中所述边缘支撑环具有围绕所述半导体晶片的一致的高度。
5.根据权利要求4所述的方法，其中所述基础材料的剩余部分的厚度在从所述第二表面移除所述基础材料的所述一部分之后小于75微米。
6.根据权利要求4所述的方法，其中所述基础材料的所移除的部分与所述晶片划线识别标记垂直偏移。
7.一种减薄半导体晶片的方法，所述半导体晶片包括具有第一厚度的基础材料，所述方法包括：
在所述基础材料的第一表面上提供直线取向的晶片划线识别标记；以及
形成所述基础材料的第二表面的内部区域，所述内部区域具有小于所述第一厚度的第二厚度的所述基础材料，并留下所述基础材料的边缘支撑环，所述边缘支撑环具有所述第一厚度以及围绕所述半导体晶片的非对称宽度；
其中所述晶片划线识别标记设置在所述边缘支撑环内，所述边缘支撑环的一部分在所述晶片划线识别标记处较宽以容纳完全包含在所述边缘支撑环内的所述晶片划线识别标记，而在其它处较窄；
其中所述非对称宽度的最宽宽度比所述非对称宽度的最窄宽度宽1.5毫米-2.0毫米；并且
其中所述边缘支撑环的所述第一厚度围绕所述半导体晶片一致。
8.根据权利要求7所述的方法，其中所述基础材料的所述第二厚度小于75微米。
9.根据权利要求7所述的方法，其中所述基础材料的所述内部区域与所述晶片划线识别标记垂直偏移。
10.一种半导体晶片，其包括基础材料，所述半导体晶片包括：
所述基础材料的边缘支撑环，围绕所述半导体晶片具有第一厚度和非对称宽度；
取向凹口，形成在所述边缘支撑环的侧表面；以及
所述基础材料的第二表面的内部区域，仅具有小于所述第一厚度的第二厚度，
其中晶片划线标记设置在所述边缘支撑环的第一表面内及第一表面上，并且与所述取向凹口对准；并且
其中所述边缘支撑环的一部分在所述晶片划线识别标记处较宽以容纳完全包含在所述边缘支撑环内的所述取向凹口和所述晶片划线识别标记，而在其它处较窄。
11.根据权利要求10所述的半导体晶片，其中所述基础材料的所述第二厚度小于75微米。
12.根据权利要求10所述的半导体晶片，其中所述基础材料的所述内部区域与所述晶片划线标记垂直偏移开。
13.一种包括基础材料的半导体晶片，包括：
所述基础材料的边缘支撑环，具有第一厚度和围绕所述半导体晶片的非对称宽度；以及
取向凹口，形成在所述边缘支撑环的侧表面；
其中晶片划线标记设置在所述边缘支撑环的第一表面内及第一表面上，并且与所述取向凹口对准，并且
其中所述边缘支撑环的一部分在所述晶片划线识别标记处较宽以容纳完全包含在所述边缘支撑环内的所述取向凹口和所述晶片划线识别标记，而在其它处较窄。
14.一种包括基础材料的半导体晶片，包括：
所述基础材料的第一表面上的晶片划线标记；
所述基础材料的边缘支撑环，具有第一厚度和围绕所述半导体晶片的非对称宽度；
取向凹口，形成在所述边缘支撑环的侧表面；以及
所述基础材料的第二表面的内部区域，具有小于所述第一厚度的第二厚度，其中所述晶片划线标记设置在所述边缘支撑环上并且与所述取向凹口对准，
其中所述边缘支撑环的一部分在所述晶片划线识别标记处较宽以容纳完全包含在所述边缘支撑环内的所述取向凹口和所述晶片划线识别标记，而在其它处较窄。
CN201710626632.2A 2016-07-29 2017-07-28 半导体晶片以及制备半导体器件的方法 Active CN107665818B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/223,405 2016-07-29
US15/223,405 US10109475B2 (en) 2016-07-29 2016-07-29 Semiconductor wafer and method of reducing wafer thickness with asymmetric edge support ring encompassing wafer scribe mark

Publications (2)

Publication Number Publication Date
CN107665818A CN107665818A (zh) 2018-02-06
CN107665818B true CN107665818B (zh) 2023-06-27

Family

ID=61009929

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710626632.2A Active CN107665818B (zh) 2016-07-29 2017-07-28 半导体晶片以及制备半导体器件的方法

Country Status (2)

Country Link
US (4) US10109475B2 (zh)
CN (1) CN107665818B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10109475B2 (en) * 2016-07-29 2018-10-23 Semiconductor Components Industries, Llc Semiconductor wafer and method of reducing wafer thickness with asymmetric edge support ring encompassing wafer scribe mark
JP6925714B2 (ja) * 2017-05-11 2021-08-25 株式会社ディスコ ウェーハの加工方法
US10741487B2 (en) * 2018-04-24 2020-08-11 Semiconductor Components Industries, Llc SOI substrate and related methods
US11361970B2 (en) * 2017-08-17 2022-06-14 Semiconductor Components Industries, Llc Silicon-on-insulator die support structures and related methods
US11393692B2 (en) * 2017-08-17 2022-07-19 Semiconductor Components Industries, Llc Semiconductor package electrical contact structures and related methods
DE102018103738A1 (de) * 2018-02-20 2019-08-22 Infineon Technologies Austria Ag Optisch detektierbares Referenzmerkmal für Die-Trennung
EP3757260A4 (en) * 2018-02-23 2021-10-27 Sumitomo Electric Industries, Ltd. INDIUM PHOSPHIDE CRYSTAL SUBSTRATE
US11387130B2 (en) * 2019-01-25 2022-07-12 Semiconductor Components Industries, Llc Substrate alignment systems and related methods
US20200321236A1 (en) * 2019-04-02 2020-10-08 Semiconductor Components Industries, Llc Edge ring removal methods

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303899B1 (en) * 1998-12-11 2001-10-16 Lsi Logic Corporation Method and apparatus for scribing a code in an inactive outer clear out area of a semiconductor wafer
CN103715104A (zh) * 2012-09-28 2014-04-09 新科金朋有限公司 在半导体管芯上形成支撑层的半导体器件和方法
US20160197046A1 (en) * 2013-11-26 2016-07-07 Mitsubishi Electric Corporation Method of manufacturing semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5956596A (en) * 1995-11-06 1999-09-21 Samsung Electronics Co., Ltd. Method of forming and cleaning a laser marking region at a round zone of a semiconductor wafer
JP2005101290A (ja) * 2003-09-25 2005-04-14 Disco Abrasive Syst Ltd 半導体ウエーハの分割方法
JP2007019379A (ja) * 2005-07-11 2007-01-25 Disco Abrasive Syst Ltd ウェーハの加工方法
JP4741332B2 (ja) * 2005-09-30 2011-08-03 株式会社ディスコ ウエーハの加工方法
JP4806282B2 (ja) * 2006-03-29 2011-11-02 株式会社ディスコ ウエーハの処理装置
US20080242052A1 (en) * 2007-03-30 2008-10-02 Tao Feng Method of forming ultra thin chips of power devices
JP2009064801A (ja) * 2007-09-04 2009-03-26 Disco Abrasive Syst Ltd ウエーハ
JP5356890B2 (ja) * 2009-04-02 2013-12-04 株式会社ディスコ ウェーハの加工方法
JP5772092B2 (ja) * 2011-03-11 2015-09-02 富士電機株式会社 半導体製造方法および半導体製造装置
US9082802B2 (en) * 2011-11-28 2015-07-14 Macronix International Co., Ltd. Wafer centering hardware design and process
US10109475B2 (en) * 2016-07-29 2018-10-23 Semiconductor Components Industries, Llc Semiconductor wafer and method of reducing wafer thickness with asymmetric edge support ring encompassing wafer scribe mark

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303899B1 (en) * 1998-12-11 2001-10-16 Lsi Logic Corporation Method and apparatus for scribing a code in an inactive outer clear out area of a semiconductor wafer
CN103715104A (zh) * 2012-09-28 2014-04-09 新科金朋有限公司 在半导体管芯上形成支撑层的半导体器件和方法
US20160197046A1 (en) * 2013-11-26 2016-07-07 Mitsubishi Electric Corporation Method of manufacturing semiconductor device

Also Published As

Publication number Publication date
US20190019668A1 (en) 2019-01-17
CN107665818A (zh) 2018-02-06
US20180033739A1 (en) 2018-02-01
US20200185334A1 (en) 2020-06-11
US10777509B2 (en) 2020-09-15
US10615127B2 (en) 2020-04-07
US11018092B2 (en) 2021-05-25
US20190019667A1 (en) 2019-01-17
US10109475B2 (en) 2018-10-23

Similar Documents

Publication Publication Date Title
CN107665818B (zh) 半导体晶片以及制备半导体器件的方法
US10199316B2 (en) Semiconductor device and method of aligning semiconductor wafers for bonding
US10685891B2 (en) Semicoductor wafer and method of backside probe testing through opening in film frame
CN107680936B (zh) 制作半导体器件的方法
US20220028812A1 (en) Semiconductor wafer and method of ball drop on thin wafer with edge support ring
US7482251B1 (en) Etch before grind for semiconductor die singulation
US10461000B2 (en) Semiconductor wafer and method of probe testing
US11694937B2 (en) Semiconductor wafer and method of probe testing
US11823965B2 (en) Substrate processing carrier
CN111799210A (zh) 基板处理载体
US20240021650A1 (en) Packaging structure and method of a photosensitive module

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant