CN107619419B - 铝化合物以及使用其形成薄膜和制造集成电路器件的方法 - Google Patents

铝化合物以及使用其形成薄膜和制造集成电路器件的方法 Download PDF

Info

Publication number
CN107619419B
CN107619419B CN201710244138.XA CN201710244138A CN107619419B CN 107619419 B CN107619419 B CN 107619419B CN 201710244138 A CN201710244138 A CN 201710244138A CN 107619419 B CN107619419 B CN 107619419B
Authority
CN
China
Prior art keywords
aluminum
film
forming
compound
aluminum compound
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710244138.XA
Other languages
English (en)
Other versions
CN107619419A (zh
Inventor
朴圭熙
林载顺
曹仑廷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107619419A publication Critical patent/CN107619419A/zh
Application granted granted Critical
Publication of CN107619419B publication Critical patent/CN107619419B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C07—ORGANIC CHEMISTRY
    • C07F—ACYCLIC, CARBOCYCLIC OR HETEROCYCLIC COMPOUNDS CONTAINING ELEMENTS OTHER THAN CARBON, HYDROGEN, HALOGEN, OXYGEN, NITROGEN, SULFUR, SELENIUM OR TELLURIUM
    • C07F5/00—Compounds containing elements of Groups 3 or 13 of the Periodic Table
    • C07F5/06—Aluminium compounds
    • C07F5/061—Aluminium compounds with C-aluminium linkage
    • C07F5/066—Aluminium compounds with C-aluminium linkage compounds with Al linked to an element other than Al, C, H or halogen (this includes Al-cyanide linkage)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • C—CHEMISTRY; METALLURGY
    • C07—ORGANIC CHEMISTRY
    • C07F—ACYCLIC, CARBOCYCLIC OR HETEROCYCLIC COMPOUNDS CONTAINING ELEMENTS OTHER THAN CARBON, HYDROGEN, HALOGEN, OXYGEN, NITROGEN, SULFUR, SELENIUM OR TELLURIUM
    • C07F5/00—Compounds containing elements of Groups 3 or 13 of the Periodic Table
    • C07F5/06—Aluminium compounds
    • C07F5/061—Aluminium compounds with C-aluminium linkage
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/403—Oxides of aluminium, magnesium or beryllium
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45553—Atomic layer deposition [ALD] characterized by the use of precursors specially adapted for ALD
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02145—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing aluminium, e.g. AlSiOx
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

提供了一种由通式(I)表示的铝化合物、一种形成薄膜的方法以及一种制造集成电路器件的方法。通式(I)
Figure DDA0001270153140000011

Description

铝化合物以及使用其形成薄膜和制造集成电路器件的方法
相关申请的交叉引用
申请号为10-2016-0089206的韩国专利申请通过引用以其整体结合于本文中，该申请于2016年7月14日提交至韩国知识产权局，名称为：“铝化合物以及使用其形成薄膜和制造集成电路器件的方法”。
技术领域
实施方案涉及铝化合物以及使用其形成薄膜和制造集成电路器件的方法。
背景技术
由于电子技术的发展，半导体器件的小型化在近年来迅速进行，并且因此，构成电子器件的图案变得更精细。
发明内容
实施方案涉及一种由通式(I)表示的铝化合物：
通式(I)
Figure BDA0001270153120000011
其中R1和R3各自独立地是C4至C10支链烷基、烯基或炔基，或者C4至C20取代或未取代的芳族或脂环族烃基；并且R2、R4和R5各自独立地是C1至C10直链或支链烷基、烯基或炔基，或者C6至C20取代或未取代的芳族或脂环族烃基。
实施方案还涉及一种形成薄膜的方法，所述方法包括通过使用由通式(I)表示的铝化合物在衬底上形成含铝膜。
实施方案还涉及一种制造集成电路器件的方法，所述方法包括：在衬底上形成下部结构，和通过使用由通式(I)表示的铝化合物在约300℃至约600℃的温度在所述下部结构上形成含铝膜。
附图说明
通过参考附图详细描述示例性实施方案，对于本领域技术人员来说特征将变得明显，附图中：
图1示出了根据一个示例性实施方案的形成薄膜的方法的流程图；
图2示出了根据一个示例性实施方案的形成含铝膜的一种示例性方法的流程图；
图3A至3H示出了显示根据一个示例性实施方案的制造集成电路器件的顺次工序的剖视图；
图4A至4J示出了显示根据示例性实施方案的制造集成电路器件的顺次工序的剖视图；
图5A至5D示出了显示根据示例性实施方案的制造集成电路器件的顺次工序的剖视图；
图6A至6C示出了用于解释根据一个示例性实施方案的制造集成电路器件的方法的示意图，并且特别地，图6A是集成电路器件的平面图，图6B是图6A的集成电路器件的透视图，并且图6C显示分别沿图6A的X-X'和Y-Y'线得到的集成电路器件的剖视图；
图7示出了描绘根据一个示例性实施方案的铝化合物的热重分析(TGA)的结果的曲线图；
图8示出了描绘根据一个示例性实施方案的铝化合物的差示扫描量热法(DSC)的结果的曲线图；
图9示出了描绘对于根据一个示例性实施方案的铝化合物的蒸气压连同温度的测量结果的曲线图；
图10示出了根据一个示例性实施方案的铝化合物的TGA曲线图；
图11示出了根据一个示例性实施方案的铝化合物的DSC分析曲线图；
图12示出了描绘对于根据一个示例性实施方案的铝化合物的蒸气压连同温度的测量结果的曲线图；
图13示出了描绘对于通过使用根据一个示例性实施方案的铝化合物作为前体形成的氧化铝膜的沉积速率连同前体供应时间的测量结果的曲线图；
图14示出了描绘对于通过使用根据一个示例性实施方案的铝化合物作为前体形成的氧化铝膜的沉积速率连同工艺温度的测量结果的曲线图；
图15示出了描绘对于通过使用根据一个示例性实施方案的铝化合物作为前体形成的氧化铝膜的X射线光电子能谱(XPS)深度分布结果的曲线图；和
图16示出了描绘对于通过使用根据一个示例性实施方案的铝化合物作为前体形成的氧化铝膜的沉积速率连同工艺温度的测量结果的曲线图。
具体实施方式
现在将参考附图在下文更充分地描述示例性实施方案；然而，它们可以以不同形式具体体现并且不应解释为限于本文提出的实施方案。更确切地，提供这些实施方案以使此公开内容是充分和完整的，并将对本领域技术人员完整传达示例性实施。在附图中，为了清楚显示，层和区的尺寸可能被放大。通篇中相同标记指示相同元件。
如本文使用的，术语″烷基″是指仅含有碳和氢原子的饱和官能团。另外，术语″烷基″是指直链、支链或环状烷基。直链烷基的实例可以包括甲基、乙基、丙基、丁基等，但不限于此。支链烷基的实例可以包括叔丁基，但不限于此。环状烷基的实例可以包括环丙基、环戊基、环己基等，但不限于此。如本文使用的，缩写″Me″是指甲基；缩写″Et″是指乙基；缩写″iPr″是指异丙基；并且缩写″tBu″是指叔丁基。如本文使用的，术语″室温″是指约20℃至约28℃的温度并且可以随季节变化。
根据一个示例性实施方案，铝化合物可以由通式(I)表示：
通式(I)
Figure BDA0001270153120000041
其中R1和R3各自独立地是C4至C10支链烷基、烯基或炔基，或者C4至C20取代或未取代的芳族或脂环族烃基；并且R2、R4和R5各自独立地是C1至C10直链或支链烷基、烯基或炔基，或者C6至C20取代或未取代的芳族或脂环族烃基。所述由通式(I)表示的铝化合物可以具有约350℃至约500℃的热分解温度。
在一个示例性实施方案中，由通式(I)表示的铝化合物的R1和R3各自包含直接键接至所示氮原子的叔碳原子(键接至三个其他碳原子的碳原子)。作为一个实例，叔丁基可以用于R1和/或R3。当由通式(I)表示的铝化合物的R1和R3各自包含直接键接至氮原子的叔碳原子时，由通式(I)表示的铝化合物在相对于Al原子的β-位置的碳处不具有氢原子。
在一个示例性实施方案中，由通式(I)表示的铝化合物的R1和R3可以在相对于Al原子的β-位置处不具有氢原子。通式(I)中的R1和R3可以被选择作为在相对于作为中心金属原子的Al原子的β-位置处不具有氢原子的官能团，这可以有助于提高所述铝化合物的热稳定性。
如果在所述β-位置处存在氢原子，则随着温度升高可能诱导β-H消除。因此，中心金属(铝)和N配体之间的键(Al-N)可能断裂。作为结果，铝化合物的热分解温度可能降低。如果铝化合物的热分解温度降低，则该铝化合物的热稳定性会劣化，并且因此，在通过使用该铝化合物形成薄膜的工艺时的工艺温度可能被限于相对低的温度。
在半导体器件中出于多种目的使用含铝膜，并且半导体器件的可靠性可能取决于含铝膜的膜性质。例如，当通过原子层沉积(ALD)工艺形成氧化铝膜时，用作铝前体的铝化合物可以被汽化以形成氧化铝膜。另外，为了形成具有优异膜性质的氧化铝膜，ALD工艺时的工艺温度可能被设置得较高。因此，如果使用的铝化合物具有低的热稳定性，则该铝化合物在较高温度例如约400℃以上的温度下进行的ALD工艺期间可能会热分解。作为结果，代替ALD所需的自限制反应，可能主要发生化学汽相沉积(CVD)。因此，可能不会获得具有所需膜性质的氧化铝膜。如果将ALD工艺时的温度设置为低的温度以避免这样的结果，则薄膜可能不会具有不含杂质的良好质量并且在高纵横比的情况下可能不会提供足够的阶梯覆盖。
另一方面，根据本发明示例性实施方案的铝化合物可以表现出约350℃至约500℃的较高的热分解温度。因此，通过使用本发明示例性实施方案的铝化合物，即使ALD工艺在约400℃以上的温度下进行，也可以满足ALD沉积性质。另外，含铝膜可以通过相对高温工艺来形成，并且作为结果，可以防止不希望的杂质保留在所获得的含铝膜中。因此，所述含铝膜也可以表现出改善的膜性质和改善的阶梯覆盖，即使在高纵横比的情况下。
另外，根据本发明示例性实施方案的铝化合物可以提供足够的挥发性以进行ALD工艺，并且由于其低熔点而在室温处于液态。因此，当该铝化合物用于集成电路器件的制造工艺时，可以使该铝化合物的处理容易，并且该铝化合物可以适合作为用于通过ALD形成薄膜的原料。
在一个示例性实施方案中，R1和R3的每一个可以是叔烷基。例如，由通式(I)表示的铝化合物可以是由化学式(1)和化学式(2)中的一个表示的铝化合物。
化学式(1)
Figure BDA0001270153120000051
化学式(2)
Figure BDA0001270153120000052
如化学式(1)和化学式(2)中所示，在根据本发明示例性实施方案的铝化合物，R1和R3的每一个可以是叔丁基以最小化β-H的数量。在这种情况下，由于在铝化合物中不存在β-H，所以可以防止由β-H消除所致的铝化合物热稳定性的劣化。
图1是根据一个示例性实施方案的形成薄膜的方法的流程图。
参照图1，在工序P12中，准备衬底。
所述衬底可以具有如以下参考图3A对于衬底110所述的构造。
在图1的工序P14中，通过使用用于形成薄膜的原料在衬底上形成含铝膜，所述原料包含由通式(I)表示的铝化合物。
在一些实施方案中，在工序P14中使用的原料中包含的铝化合物可以在室温下为液体。
在一些实施方案中，在工序P14中使用的铝化合物可以具有约350℃至约500℃的热分解温度。在一些实施方案中，所述铝化合物可以具有由化学式(1)和化学式(2)表示的结构中的一个。
在形成薄膜的方法中，根据一个示例性实施方案，用于形成薄膜的原料可以包括根据实施方案的铝化合物中的至少一种。用于形成薄膜的原料可以随着预期形成的薄膜变化。在一个实施方案中，用于形成薄膜的原料可以不包含不同于根据本发明示例性实施方案的铝化合物的金属化合物和半金属化合物。在另一个实施方案中，当制造包含两种以上金属和/或半金属的薄膜时，除了根据本发明示例性实施方案的铝化合物，用于形成薄膜的原料可以包括包含所需金属或半金属的化合物(下文用术语″另一种前体″表示)。在再一个实施方案中，除了根据本发明示例性实施方案的铝化合物，用于形成薄膜的原料可以包含有机溶剂或亲核试剂。
可以用于形成薄膜的方法中的另一种前体的实例可以包括至少一种Si或金属化合物，其选自具有氢化物、氢氧化物、卤化物、叠氮化物、烷基、烯基、环烷基、烯丙基、炔基、氨基、二烷基氨基烷基、一烷基氨基、二烷基氨基、二氨基、二(甲硅烷基-烷基)氨基、二(烷基-甲硅烷基)氨基、二甲硅烷基氨基、烷氧基、烷氧基烷基、酰肼、磷化物、腈、二烷基氨基烷氧基、烷氧基烷基二烷基氨基、甲硅烷氧基(siloxy)、二酮基(diketonate)、环戊二烯基、甲硅烷基、吡唑特(pyrazolate)、胍基(guanidinate)、磷酸胍基(phosphoguanidinate)、脒基(amidinate)、磷酸脒基(phosphoamidinate)、酮亚胺基(ketoiminate)、二酮亚胺基(diketoiminate)、羰基或磷酸脒基(phosphoamidinate)基团作为配体的化合物。
该前体中包含的金属可以包括Ti、Ta、Mg、Ca、Sr、Ba、Ra、Sc、Y、Zr、Hf、V、Nb、Cr、Mo、W、Mn、Fe、Os、Co、Rh、Ir、Ni、Pd、Pt、Cu、Ag、Au、Zn、Cd、Ga、In、Ge、Sn、Pb、Sb、Bi、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb等。然而，本发明构思不限于以上作为实例例举的金属。
包含根据本发明示例性实施方案的铝化合物的用于形成薄膜的原料可以合适地用于ALD工艺，并且根据本发明示例性实施方案的铝化合物可以用作在形成薄膜的工艺中ALD工艺所需的Al前体，所述薄膜用于制造集成电路器件。
在形成薄膜的方法中，根据实施方案，含铝膜可以通过使用由通式(I)表示的铝化合物在沉积设备的反应室中形成。例如，为了形成含铝膜，可以将铝化合物供应到维持在约300℃至约600℃的温度的反应室中。反应室可以维持在约10Pa至大气压的压力。在一些实施方案中，为了形成含铝膜，可以将铝化合物单独供应到衬底上。在一些其他实施方案中，为了形成含铝膜，可以将多组分原料(其包含所述铝化合物与前体化合物、反应气体和有机溶剂中的至少一种的混合物)供应到衬底上，所述前体化合物包含与铝不同的金属。用于将气体供应到反应室中一次的时间可以在约0.1秒至约100秒的范围。
在一些实施方案中，当形成氮化铝膜时，反应气体可以选自NH3、一烷基胺、二烷基胺、三烷基胺、有机胺化合物、肼化合物或其组合。
在一些实施方案中，当形成氧化铝膜时，反应气体可以是选自O2、O3、等离子体O2、H2O、NO2、NO、N2O(一氧化二氮)、CO2、H2O2、HCOOH、CH3COOH、(CH3CO)2O或其组合中的氧化性气体。
在一些另外的实施方案中，反应气体可以是还原性气体，例如，H2。
铝化合物和反应气体可以同时或顺序地供应到衬底上。
在形成薄膜的方法中，根据实施方案，用于形成薄膜的衬底可以包括：硅衬底；陶瓷衬底如SiN、TiN、TaN、TiO、TiN、RuO、ZrO、HfO或LaO；玻璃衬底；金属衬底如钌等。
图2是根据一个示例性实施方案的形成含铝膜的示例性方法的流程图。将参考图2描述根据图1的工序14的通过ALD工艺形成含铝膜的方法。
参照图2，在工序P32中，将包含铝化合物的气体源汽化。铝化合物可以包含由通式(I)表示的铝化合物。
在工序P33中，通过将根据工序P32获得的汽化气体源供应到衬底上同时将室的内部维持在约300℃至约600℃的温度，在衬底上形成吸附Al源的层。可以通过将气体源供应到衬底上，在衬底上形成包含气体源的化学吸附层和物理吸附层的吸附Al源的层。
在工序P34中，通过将吹扫气体供应到衬底上同时将室内部维持在约300℃至约600℃的温度来除去衬底上的非所需副产物。吹扫气体可以包括，例如，惰性气体如Ar、He或Ne、N2气体等。
在工序P35中，将反应气体供应到在衬底上形成的吸附Al源的层上同时将室内部维持在约300℃至约600℃的温度。
在一些实施方案中，当形成氮化铝膜时，反应气体可以选自NH3、一烷基胺、二烷基胺、三烷基胺、有机胺化合物、肼化合物或其组合。
在一些其他实施方案中，当形成氧化铝膜时，反应气体可以是选自O2、O3、等离子体O2、H2O、NO2、NO、N2O、CO2、H2O2、HCOOH、CH3COOH、(CH3CO)2O或其组合中的氧化性气体。
在一些另外的实施方案中，反应气体可以是还原性气体，例如，H2。
在工序P36中，通过将吹扫气体供应到衬底上来除去衬底上的非所需副产物。
在进行工序P36之后，可以进行将含铝膜退火的工序。退火可以在高于在工序P33至P36中使用的工艺温度的温度下进行。例如，退火可以在选自约500℃至约1150℃的范围的温度下进行。在一些实施方案中，退火可以在氮气氛中进行。如上所述，当进行退火工序时，通过除去含铝膜中的杂质，含铝膜可以被致密化并且可以表现出改善的膜性质。例如，当通过图2的工序形成氧化铝膜时，氧化铝膜可以由于其通过退火工序所致的致密化而收缩，并且因此可以具有增大的密度。
参考图2所描述的形成含铝膜的方法仅仅是一个实例，在没有背离实施方案的精神和范围的情况下，可以进行所述方法的多种更改和变化。
为了形成含铝膜，作为一个实例，由通式(I)表示的铝化合物，以及另一种前体、反应气体、载气和吹扫气体中的至少一种可以同时或顺序地供应到衬底上。
根据一个示例性实施方案，当通过ALD工艺形成含铝膜时，ALD循环的数量可以进行调节以将含铝膜控制至所需厚度。
例如，当通过ALD工艺形成含铝膜时，可以施加能量如等离子体、光、电压等。用于施加能量的时间点可以不同地选取。例如，在将包含铝化合物的气体源引入到反应室中时的时间点，在气体源被吸附到衬底上时的时间点，在通过使用吹气体进行排气工序时的时间点，在将反应气体引入到反应室中时的时间点，或这些时间点之间，可以施加能量如等离子体、光、电压等。
根据本发明示例性实施方案的形成薄膜的方法还可以包括，在通过使用由通式(I)表示的铝化合物形成含铝膜之后，在惰性、氧化性或还原性气氛中将含铝膜退火的工序。另外，为了填充在含铝膜表面上形成的阶梯，如需要，形成薄膜的方法还可以包括使含铝膜回流(reflow)的工序。退火工序和回流工序中的每一个可以在选自约200℃至约1150℃范围(但不限于此)的温度下进行。
根据所述形成薄膜的方法，可以适当地选取根据本发明示例性实施方案的铝化合物、与所述铝化合物一起使用的另一种前体、反应气体和用于形成薄膜的条件，从而形成多种含铝膜。
在一些实施方案中，通过根据本发明示例性实施方案的形成薄膜的方法形成的含铝膜可以包括由Al2O3表示的氧化铝膜、由AlN表示的氮化铝膜、铝合金膜、包含铝合金的复合氧化物膜等。在一些实施方案中，复合氧化物膜可以包含碳原子。在复合氧化物膜中包含的碳原子可以来源于在由通式(I)表示的铝化合物中包含的碳原子。尽管复合氧化物膜可以包括Ti和Al的复合氧化物膜、Ta和Al的复合氧化物膜等，但本发明构思不限于以上列出的实例。
通过根据本发明示例性实施方案的形成薄膜的方法制造的含铝膜可以用于多种目的。例如，含铝膜可以用于三维电荷阱闪存(CTF)单元中包含的栅极绝缘膜的隧道屏障、晶体管的栅极、金属线如铜线中包含的导电阻挡膜、电容器的介电膜、液晶用阻挡金属膜、薄膜太阳能电池用元件、半导体设备用元件、纳米结构等，但不限于此。
图3A至3H是显示根据一个示例性实施方案的制造集成电路器件的顺序工序的剖视图。将参考图3A至3H描述制造构成垂直非易失性存储器的集成电路器件100(参见图3H)的存储单元阵列的方法。
参照图3A，将蚀刻停止绝缘膜122形成在衬底110上，并将多个牺牲层P124和多个绝缘层126一层一层地交替堆叠在蚀刻停止绝缘膜122上。最上绝缘层126的厚度可以大于另一绝缘层126的厚度。
衬底110可以包括半导体如Si或Ge，或者化合物半导体如SiC、GaAs、InAs或InP。衬底110可以包括半导体衬底和在该半导体衬底上的包含至少一个绝缘膜或至少一个导电区的结构。所述至少一个导电区可以包括，例如，杂质掺杂阱或杂质掺杂结构。在一些实施方案中，衬底110可以具有多种器件隔离结构如浅沟道隔离(STI)结构。
蚀刻停止绝缘膜122和多个绝缘层126可以包含绝缘材料，例如，氧化硅。多个牺牲层P124可以包含与蚀刻停止绝缘膜122和多个绝缘层126不同的具有蚀刻选择性的材料。例如，多个牺牲层P124可以包括氮化硅膜、氧氮化硅膜、多晶硅膜或多晶硅锗膜。
参照图3B，形成多个通道孔130，所述多个通道孔130穿过多个绝缘层126、多个牺牲层P124和蚀刻停止绝缘膜122并且暴露衬底110。
参照图3C，电荷存储膜132和隧道介电膜134以所述顺序形成并且覆盖所述多个通道孔130每一个的内壁，并且形成通道区140并覆盖隧道介电膜134。
更具体地，将电荷存储膜132和隧道介电膜134形成在所述多个通道孔130中。接下来，将用于形成通道区的半导体层形成在所述多个通道孔130每一个中的隧道介电膜134上，接着各向异性地蚀刻该半导体层，由此将衬底110在所述多个通道孔130每一个中暴露。半导体层可以保持为覆盖所述多个通道孔130每一个中的隧道介电膜134侧壁的隔体状通道区(spacer-shaped channel region)140。在一些实施方案中，电荷存储膜132可以包括氮化硅膜。隧道介电膜134可以包括氧化硅膜。
通道区140可以不完全地填充每个通道孔130的内部。绝缘膜142可以填充每个通道孔130中通道区140上剩余的空间。
接下来，部分地去除多个通道孔130每一个中的电荷存储膜132、隧道介电膜134、通道区140和绝缘膜142，从而在多个通道孔130每一个中形成上部空间，并且导电图案150可以填充该上部空间。导电图案150可以包含掺杂多晶硅或金属。导电图案150可以用作漏极区。
参照图3D，形成多个开口160，所述多个开口160穿过多个绝缘层126、多个牺牲层P124和蚀刻停止绝缘膜122，并且暴露衬底110。
多个开口160的每一个可以是字线切割区。
参照图3E，将多个牺牲层P124从所述多个开口160除去，由此以下述方式形成多个栅极空间GS，所述方式使得一个栅极空间布置在多个绝缘层126的两个相邻绝缘层之间。电荷存储膜132可以通过多个栅极空间GS暴露。
参照图3F，形成阻挡绝缘膜136并覆盖多个栅极空间GS的内壁。
阻挡绝缘膜136可以包括氧化铝膜。为了形成阻挡绝缘膜136，可以使用形成薄膜的方法，该方法已参考图1或图2进行了描述。在一些实施方案中，为了形成阻挡绝缘膜136，可以使用ALD工艺。这里，作为Al源，可以将根据一个示例性实施方案的铝化合物，例如，由化学式(1)或(2)表示的铝化合物，通过多个开口160供应。所述ALD工艺可以在选自约300℃至约600℃范围的第一温度下进行。在形成氧化铝膜之后，该氧化铝膜可以通过在高于第一温度的第二温度下将氧化铝膜退火而致密化。第二温度可以选自约500℃至约1150℃的范围。
参照图3G，形成用于栅电极的导电层并且填充由阻挡绝缘膜136包围且在多个栅极空间GS中剩余的空间，接着部分地去除阻挡绝缘膜136和用于栅电极的导电层，以使在多个开口160中的多个绝缘层126每一个的侧壁暴露，从而将阻挡绝缘膜136和栅电极164保留在多个开口160中。
在一些实施方案中，栅电极164可以包括接触阻挡绝缘膜136的第一导电阻挡膜，和在该第一导电阻挡膜上的第一导电膜。第一导电阻挡膜可以包括导电金属氮化物，例如，TiN或TaN。第一导电膜可以包括导电多晶硅、金属、金属硅化物或其组合。
阻挡绝缘膜136可以包括不含非所需外来物质如碳残余物的氧化铝膜。如参考图3F描述的，将氧化铝膜退火并因此致密化，这可以有助于防止例如填充栅极空间GS的栅电极164的构成材料由于以下原因受损：在将阻挡绝缘膜136和用于栅电极的导电层在图3G的工序中部分地除去以使所述多个绝缘层126每一个的侧壁暴露的同时，过量的阻挡绝缘膜136被蚀刻溶液消耗或者在多个栅极空间GS的入口侧处的阻挡绝缘膜136经历由蚀刻溶液的非所需除去。
如上所述，在多个栅极空间GS每一个中的阻挡绝缘膜136和栅电极164的形成之后，衬底110可以通过多个开口160暴露。可以通过将杂质注入通过多个开口160暴露的衬底110中而在衬底110中形成多个共用源区168。
参照图3H，将绝缘隔体172形成在多个开口160每一个的内侧壁上，并且导电塞174填充多个开口160每一个的内部空间。
在一些实施方案中，绝缘隔体172可以包括氧化硅膜、氮化硅膜或其组合。导电塞174可以包括接触绝缘隔体172的第二导电阻挡膜，并且第二导电膜填充在多个开口160每一个中的由第二导电阻挡膜包围的空间。第二导电阻挡膜可以包括导电金属氮化物，例如，TiN或TaN。第二导电膜可以包括金属，例如，钨。
多个第一触点182可以形成在多个导电塞174上，并且多个第一导电层184可以形成在多个第一触点182上。多个第一触点182和多个第一导电层184中的每一个可以包括金属、金属氮化物或其组合。
多个第二触点192和多个位线194可以形成在多个导电图案150上。多个第二触点192和多个位线194中的每一个可以包括金属、金属氮化物或其组合。
根据制造集成电路器件100的方法(其已参考图3A至3H进行了描述)，将根据一个示例性实施方案的铝化合物用于形成包含氧化铝的阻挡绝缘膜136的ALD工艺中，这可以提供作为ALD工艺时的原料化合物有用的性质，例如，高的热稳定性、低熔点、高蒸气压、在液态的可运输性、易于汽化等。因此，通过使用根据一个示例性实施方案的铝化合物可以容易地形成阻挡绝缘膜136。另外，可以获得沿着具有高纵横比的孔的深度具有均匀阶梯覆盖的阻挡绝缘膜136。
图4A至4J是显示根据示例性实施方案，按照工序顺序制造集成电路器件200(参见图4J)的顺次工序的剖视图。
参照图4A，将层间电介质220形成在包含多个有源区AC的衬底110上，接着形成多个导电区224，其穿过层间电介质220并且分别地连接至多个有源区AC。
多个有源区AC可以由多个器件隔离区212限定。器件隔离区212可以包括氧化硅膜、氮化硅膜、氧氮化硅膜或其组合。层间电介质220可以包括氧化硅膜。
多个导电区224可以包括多晶硅、金属、导电金属氮化物、金属硅化物或其组合。
参照图4B，形成绝缘层228并覆盖层间电介质220和多个导电区224。绝缘层228可以用作蚀刻停止层。
绝缘层228可以包含相对于层间电介质220和在随后工序中形成的模具膜230(参见图4C)具有蚀刻选择性的绝缘材料。在一些实施方案中，绝缘层228可以包括氮化硅、氧氮化硅或其组合。
参照图4C，在绝缘层228上形成模具膜230。模具膜230可以包括氧化物膜。在一些实施方案中，模具膜230可以包括支撑膜(未显示)。支撑膜可以包含相对于模具膜230具有蚀刻选择性的材料。
参照图4D，将牺牲膜242和掩模图案244以所述顺序形成在模具膜230上。
牺牲膜242可以包括氧化物膜。牺牲膜242可以保护在模具膜230中包含的支撑膜。
掩模图案244可以包括氧化物膜、氮化物膜、多晶硅膜、光刻胶膜或其组合。其中要形成电容器的下电极的区域可以通过掩模图案244限定。
参照图4E，通过使用掩模图案244作为蚀刻掩模并且使用绝缘层228作为蚀刻停止层对牺牲膜242和模具膜230进行干法蚀刻，由此形成牺牲图案242P和模具图案230P，其限定多个孔H1。这里，绝缘层228也可能由于过度蚀刻被蚀刻，从而可以形成绝缘图案228P并暴露多个导电区224。
参照图4F，将掩模图案244从图4E的所得物除去，接着形成用于下电极的导电膜250，导电膜250覆盖多个孔H1每一个的内侧壁、绝缘图案228P的暴露表面、多个孔H1内的多个导电区224每一个的暴露表面和牺牲图案242P的暴露表面。
用于形成下电极的导电膜250可以共形地形成在多个孔H1的侧壁上使得多个孔H1每一个的内部空间部分地保留。
在一些实施方案中，用于形成下电极的导电膜250可以包括掺杂半导体、导电金属氮化物、金属、金属硅化物、导电氧化物或其组合。例如，用于形成下电极的导电膜250可以包括TiN、TiAlN、TaN、TaAlN、W、WN、Ru、RuO2、SrRuO3、Ir、IrO2、Pt、PtO、SRO(SrRuO3)、BSRO((Ba,Sr)RuO3)、CRO(CaRuO3)、LSCO((La,Sr)CoO3)或其组合。为了形成用于形成下电极的导电膜250，可以使用CVD、金属有机CVD(MOCVD)或ALD工艺。
参照图4G，将用于形成下电极的导电膜250的上侧部分地除去，由此将用于形成下电极的导电膜250分成多个下电极LE。
为了形成多个下电极LE，可以通过使用深腐蚀(etchback)或化学机械抛光(CMP)工艺除去用于形成下电极的导电膜250的上侧的一部分和牺牲图案242P(参见图4F)使得模具图案230P的上表面被暴露。
参照图4H，除去模具图案230P，由此暴露具有圆筒形形状的多个下电极LE的外壁。
通过使用LAL(氟化铵、氢氟酸和水)或氢氟酸的剥离工艺，可以除去模具图案230P。
参照图4I，在多个下电极LE上形成介电膜260。
介电膜260可以共形地覆盖多个下电极LE的暴露表面。介电膜260可以包括氧化铝膜。介电膜260可以通过ALD工艺形成。为了形成介电膜260，可以使用根据本发明示例性实施方案的形成薄膜的方法，该方法已经参考图1或2进行了描述。
在一些实施方案中，介电膜260可以包括氧化铝膜的单个层。在一些其他实施方案中，介电膜260可以包括至少一个氧化铝膜和至少一个选自氧化钽膜和氧化锆膜的高-K介电膜的组合。
在一些实施方案中，为了通过ALD工艺形成构成介电膜260的氧化铝膜，根据本发明示例性实施方案的铝化合物，例如，由化学式(1)或(2)表示的铝化合物，可以用作Al源。用于形成介电膜260的ALD工艺可以在约300℃至约600℃进行。在形成介电膜260之后，可以将介电膜260在约500℃至约1150℃的温度退火。
参照图4J，在介电膜260形成上电极UE。
下电极LE、介电膜260和上电极UE可以构成电容器270。
上电极UE可以包括掺杂的半导体、导电金属氮化物、金属、金属硅化物、导电氧化物或其组合。为了形成上电极UE，可以使用CVD、MOCVD、PVD或ALD工艺。
尽管制造集成电路器件200的方法(其包括形成电容器270的介电膜260的工序)已经参考图4A至4J进行了描述，但是发明构思不限于以上提出的实例。例如，代替圆筒形下电极LE，可以形成不具有内部空间的柱型下电极，并且介电膜260可以形成在该柱型下电极上。
集成电路器件200的电容器270(其通过根据如参考图4A至4J所述的实施方案的方法形成)包括具有三维电极结构的下电极LE以便增大电容器270的电容。为了补偿由于设计规则减少所致的电容的降低，增加三维结构的下电极LE的纵横比。当介电膜260通过ALD工艺形成在下电极LE上时，用于形成介电膜260的铝化合物可以被容易地递送直至具有较高纵横比的三维结构的下部。因此，可以在具有较高纵横比的下电极LE上形成表现出良好阶梯覆盖的介电膜260。
图5A至5D是示出根据示例性实施方案，按照工序顺序制造集成电路器件300(参见图5D)的顺次工序的剖视图。
参照图5A，将导电图案312形成在衬底110上，并且将具有孔314H的层间电介质图案314形成在导电图案312上。导电图案312的一部分可以通过孔314H被暴露。
导电图案312可以是源/漏区、栅电极或布线层。层间电介质图案314可以包括单个层或多个层。层间电介质图案314可以包括氧化硅膜、氮化硅膜或其组合。
参照图5B，将导电阻挡膜320形成在导电图案312的暴露表面和层间电介质图案314的暴露表面上并且覆盖孔314H的内壁。
导电阻挡膜320可以包括氮化铝膜。为了形成导电阻挡膜320，可以使用ALD工艺。为了形成导电阻挡膜320，可以使用根据本发明示例性实施方案的形成薄膜的方法，该方法已经参考图1或2进行了描述。为了通过ALD工艺形成构成导电阻挡膜320的氮化铝膜，可以使用根据本发明示例性实施方案的铝化合物，例如，由化学式(1)或(2)表示的铝化合物，作为Al源。用于形成导电阻挡膜320的ALD工艺可以在约300℃至约600℃进行。在形成导电阻挡膜320之后，可以将导电阻挡膜320在约500℃至约1150℃的温度退火。
参照图5C，将布线层330形成在导电阻挡膜320上，布线层330具有足以填充孔314H(参见图5B)的厚度。
布线层330可以包括金属，例如，钨或铜。
参照图5D，导电阻挡膜320和布线层330的不必要部分通过使用深腐蚀、CMP或其组合除去，从而将导电阻挡膜320和布线层330保留在孔314H中(参见图5B)。
根据制造集成电路器件300的方法(其已经参考图5A至5D进行了描述)，可以通过显著减少构成导电阻挡膜320的氮化铝膜中的杂质的量而提供具有优异膜质量的导电阻挡膜320，这可以改善集成电路器件300的可靠性。
图6A至6C是用于解释根据一个示例性实施方案的制造集成电路器件的方法的示意图，并且尤其是，图6A是集成电路器件400的平面图，图6B是图6A的集成电路器件400的透视图，并且图6C显示集成电路器件400的剖视图，它们分别沿着图6A的X-X'和Y-Y'线截取。
参照图6A至6C，集成电路器件400包括从衬底110突出的鳍型有源区FA。
鳍型有源区FA可以沿着一个方向(图6A和6B中的Y方向)延伸。将器件隔离膜402形成在衬底110上并且覆盖鳍型有源区FA的下侧壁。鳍型有源区FA从器件隔离膜402朝上以鳍形状突出。在一些实施方案中，器件隔离膜402可以包括氧化硅膜、氮化硅膜、氧氮化硅膜或其组合，但不局限于此。
在衬底110上的鳍型有源区FA上，栅结构420可以在与鳍型有源区FA的延伸方向相交的方向(X方向)上延伸。成对的源/漏区430可以在栅结构420的两侧形成在鳍型有源区FA中。
所述成对的源/漏区430可以包括在鳍型有源区FA上外延生长的半导体层。成对的源/漏区430的每一个可以包括嵌入SiGe结构(包括多个外延生长的SiGe层)、外延生长的Si层或外延生长的SiC层。成对的源/漏区430不限于图6B中所示的示例性形状，并且可以具有多种形状。
MOS晶体管TR可以形成在鳍型有源区FA与栅结构420相交的区域中。MOS晶体管TR可以包括三维结构MOS晶体管，其中通道形成在鳍型有源区FA的上表面和两个侧表面上。MOS晶体管TR可以构成NMOS晶体管或PMOS晶体管。
如图6C中所示，栅结构420可以包括界面层412、高-K介电膜414、第一含金属层426A、第二含金属层426B和间隙填充金属层428，它们以此所述顺序形成在鳍型有源区FA的表面上。栅结构420的第一含金属层426A、第二含金属层426B和间隙填充金属层428可以构成栅电极420G。
绝缘隔体442可以形成在栅结构420的两个侧表面上。绝缘隔体442用层间电介质444覆盖。
界面层412可以形成在鳍型有源区FA的表面上。界面层412可以包括绝缘材料如氧化物膜、氮化物膜或氧氮化物膜。
高-K介电膜414可以包含具有比氧化硅膜大的介电常数的材料。例如，高-K介电膜414可以具有约10至约25的介电常数。高-K介电膜414可以包含金属氧化物或金属氧氮化物。
在一些实施方案中，第一含金属层426A可以包括P-型功函导电材料，例如，TiN。第二含金属层426B可以包括N-型功函导电材料，例如，包含含Ti或Ta的Al化合物的NMOS晶体管所需的N-型含金属层。在一些实施方案中，第二含金属层426B可以包括包含碳原子的含Al膜。例如，第二含金属层426B可以包括TiAlC、TiAlCN、TaAlC、TaAlCN或其组合。在一些其他实施方案中，第二含金属层426B可以包括TiAl、TiAlN、TaAlN或其组合。
为了形成第二含金属层426B，可以使用形成薄膜的方法，该方法已经参考图1或2进行了描述。为了形成第二含金属层426B，可以使用ALD工艺。这里，可以使用根据一个示例性实施方案的铝化合物，例如，由化学式(1)或(2)表示的铝化合物，作为Al源。用于形成第二含金属层426B的ALD工艺可以在约300℃至约600℃进行。在一些实施方案中，在形成第二含金属层426B之后，可以将第二含金属层426B退火。退火可以在约500℃至约1150℃进行。
第二含金属层426B连同第一含金属层426A可以调节栅结构420的功函。栅结构420的阈值电压可以通过第一含金属层426A和第二含金属层426B的功函调节进行调节。
当通过更换金属栅(RMG)工艺形成栅结构420时，间隙填充金属层428可以填充第二含金属层426B上方的剩余栅空间。如果第二含金属层426B上方的剩余栅空间在形成第二含金属层426B之后不存在，则间隙填充金属层428可以被省略而不用形成在第二含金属层426B上。间隙填充金属层428可以包括W、金属氮化物如TiN或TaN、Al、金属碳化物、金属硅化物、金属铝碳化物、金属铝氮化物或金属硅氮化物。
当通过根据实施方案的方法(该方法已经参考图6A至6C进行了描述)制造集成电路器件400时，进行使用根据一个示例性实施方案的铝化合物的ALD工艺以形成第二含金属层426B，由此改善集成电路器件400的可靠性。
提供以下实施例和比较例以便突显一个或多个实施方案的特性，但是将理解的是，这些实施例和比较例不被解释为限制实施方案的范围，比较例也不被解释为在实施方案的范围之外。此外，将理解的是，所述实施方案不局限于在实施例和比较例中描述的特定细节。
实施例1
由化学式(1)表示的化合物的合成
在氩气气氛下将100mL的甲基锂在乙醚中的溶液(1.08M,29.7mmol)置于反应烧瓶中，并且将反应烧瓶冷却并维持在0℃至6℃的温度。在将4.5g(29.2mmol)的二叔丁基碳二亚胺缓慢地逐滴加入到反应烧瓶中的同时，将这些组分搅拌1小时。接下来，将3.5g(29.0mmol)的二乙基氯化铝缓慢地逐滴加入到反应烧瓶中并且将这些组分搅拌15分钟，由此获得处于液态的所得产物。将获得的所得产物用过滤器(硅藻土过滤器)过滤，接着将所得产物在133.3Pa的减压下纯化，由此获得6.29g的处于无色液态的(二-叔丁基(甲基)脒基)二乙基铝(收率85％)。
(分析)
1H-NMR(C6D6,δ(ppm))
0.35(4H,q),1.10(18H,s),1.41(6H,t),1.70(3H,s)
图7是曲线图，其描绘了在加热速率为10℃/min的条件下在氩气气氛中，10mg由化学式(1)表示且在实施例1中获得的化合物的热重分析(TGA)的结果，所述化合物是在实施例1中获得的。
图7显示由化学式(1)表示的化合物随着温度的重量损失百分比。如可以从图7看到的，由化学式(1)表示的化合物表现出快速汽化并且在约170℃被汽化99％以上，同时没有由于热分解所致的残余物。
图8是描绘了由化学式(1)表示且在实施例1中获得的化合物的差示扫描量热法(DSC)分析结果的曲线图。
对于图8的评价，将2mg由化学式(1)表示的化合物以10℃/min的加热速率加热至500℃。这里，热分解峰直至400℃也没有观察到。
图9是描绘了由化学式(1)表示且在实施例1中获得的化合物随着温度的蒸气压的测量结果的曲线图。
从图9的结果，确认了由化学式(1)表示的化合物在70℃具有约1托的蒸气压。
实施例2
由化学式(2)表示的化合物的合成
在氩气气氛下将2.00g(17.5mmol)的三乙基铝配合物和50mL的有机溶剂(己烷)置于反应烧瓶中，并且将反应烧瓶冷却并维持在0℃至6℃的温度。在将2.73g(17.5mmol)的二叔丁基碳二亚胺缓慢地逐滴加入到反应烧瓶中的同时，将这些组分搅拌15小时。将获得的所得产物在133.3Pa的减压下纯化，由此获得4.43g的为无色液体的(二-叔丁基(乙基)脒基)二乙基铝(收率94％)。
(分析)
1H-NMR(C6D6,δ(ppm))
0.35(4H,q),0.98(3H,t),1.14(18H,s),1.40(6H,t),2.14(2H,q)
图10是曲线图，其描绘了在加热速率为10℃/min的条件下在氩气气氛中，10mg由化学式(2)表示且在实施例2中获得的化合物的TGA的结果。
如可以从图10看到的，由化学式(2)表示的化合物表现出快速汽化并且在约170℃被汽化99％以上，同时没有由于热分解所致的残余物。
图11是描绘了由化学式(2)表示且在实施例2中获得的化合物的DSC分析结果的曲线图。
对于图11的评价，将2mg由化学式(2)表示的化合物以10℃/min的加热速率加热至500℃。这里，热分解峰直至400℃也没有观察到。
图12是描绘了由化学式(2)表示且在实施例2中获得的化合物随温度的蒸气压的测量结果的曲线图。
从图12的结果，确认了由化学式(2)表示的化合物在70℃具有约1托的蒸气压。
实施例3
氧化铝膜的形成
通过使用由化学式(1)和(2)表示的铝化合物中的每一种作为原料，通过ALD工艺，在硅衬底上形成氧化铝膜，所述铝化合物是在实施例1和2中合成的。用于形成氧化铝膜的ALD工艺的条件如下。
反应温度(衬底温度)：200℃至500℃
反应气体：H2O(水气)
(工艺)
在上述条件下，当将以下的工序(1)至(4)系列定义为1个循环时，重复500个循环。
工序(1)：通过将每一种铝化合物的蒸气引入到反应室中，在2hPa的压力下进行沉积0.1秒至1秒的工序，所述蒸气通过在70℃的原料容器加热温度和100Pa的原料容器压力的条件下将每一种铝化合物汽化获得。
工序(2)：通过进行Ar吹扫4秒来除去未反应的原料的工序。
工序(3)：通过将反应气体引入到反应室中在2hPa的压力下进行反应0.1秒的工序。
工序(4)：通过进行Ar吹扫5秒来除去未反应的原料的工序。
图13是曲线图，其描绘了对于在实施例3中通过使用由化学式(1)表示的铝化合物作为前体在500℃的衬底温度下形成的氧化铝膜，随着前体供应时间的沉积速率的测量结果。
对于图13的评价，评价了随着将由化学式(1)表示的铝化合物供应到反应室中的时间的沉积速率。作为结果，由化学式(1)表示的铝化合物显示理想的ALD行为，其允许ALD沉积速率在薄膜生长速率在约0.3秒的时间点饱和之后保持恒定。
图14是曲线图，其描绘了对于在实施例3中通过使用由化学式(1)表示的铝化合物作为前体形成的氧化铝膜，随着工艺温度的沉积速率的测量结果。
如可以从图14看到的，当衬底温度分别为300℃、450℃和500℃时，沉积速率相似。当通过使用由化学式(1)表示的铝化合物作为前体形成氧化铝膜时，确认了尽管工艺温度变化，但存在允许沉积速率恒定的温度范围，并且即使在500℃的较高温度下，也没有观察到由铝化合物热分解所致的沉积速率的增大。
图15是曲线图，其描绘了用于分析在实施例3中通过使用由化学式(1)表示的铝化合物作为前体在500℃的衬底温度下形成的氧化铝膜的组分的浓度的X-射线光电子能谱(XPS)深度分布结果。
确认了由于在通过使用由化学式(1)表示的铝化合物作为前体获得的氧化铝膜中检测到的碳原子的量低于约3原子％，所以没有产生由所述前体分解所致的杂质。
图16是曲线图，其描绘了对于在实施例3中通过使用由化学式(2)表示的铝化合物作为前体形成的氧化铝膜，随着工艺温度的沉积速率的测量结果。
如可以从图16看到的，当衬底温度分别为200℃、300℃、400℃、450℃和500℃时，沉积速率相似。因此，当通过使用由化学式(2)表示的铝化合物作为前体形成氧化铝膜时，确认了存在允许沉积速率恒定的温度范围而与工艺温度无关，并且即使在500℃的较高温度下，也没有观察到由铝化合物热分解所致的沉积速率的增大。
实施例4
铝化合物的热分解温度的评价
将由化学式(1)表示且在实施例1中获得的铝化合物和由化学式(2)表示且在实施例2中获得的铝化合物中的每一种的热分解温度与由化学式(3)表示的比较化合物((二-异丙基(甲基)脒基)二乙基铝)的热分解温度进行比较。
化学式(3)
Figure BDA0001270153120000221
对于热分解温度的评价，对由化学式(1)表示的铝化合物、由化学式(2)表示的铝化合物和由化学式(3)表示的比较化合物进行DSC分析。作为结果，由化学式(1)和(2)表示的铝化合物分别具有396℃和403℃的相对高的热分解温度(放热点)，而由化学式(3)表示的比较化合物具有353℃的相对较低的热分解温度。
由化学式(3)表示的比较化合物包含iPr基团并且因此在相对于Al原子的β-位置处具有一个氢原子。不受理论约束，据信在β-位置处的氢原子(β-H)随着温度升高诱导β-H消除，从而中心金属和N配体之间的键(Al-N)可能会断裂。作为结果，比较化合物的热分解温度可能由于该比较化合物热稳定性的劣化而降低。
另一方面，由化学式(1)和(2)表示的铝化合物的每一种在所述β-位置处不具有氢原子并且每一种铝化合物具有比所述比较化合物高的热分解温度。因此，通过使用根据本发明示例性实施方案的铝化合物，即使在约400℃以上的温度下进行ALD工艺，也可以满足ALD沉积性质。另外，由于含铝膜可以通过相对高温工艺形成，所以可以降低所述含铝膜中非所需杂质的量。因此，所述含铝膜可以表现出改善的膜性质和改善的阶梯覆盖，即使在高纵横比的情况下。
作为总结和回顾，需要一种用于形成薄膜的原料化合物，所述原料通过确保在形成含铝薄膜时的热稳定性，能够经受在较高温度下形成薄膜的工艺同时使杂质不残留在所述薄膜中。
如上所述，实施方案涉及铝化合物，所述铝化合物在室温为液体，以及使用其来形成薄膜和制造集成电路器件的方法。实施方案可以提供这样一种铝化合物，所述铝化合物在使用其作为源材料形成含铝薄膜时，能够抑制所述含铝薄膜中的非所需杂质并且提供优异的热稳定性、工艺稳定性和可大规模生产性。实施方案还提供一种形成含铝薄膜的方法，其可以抑制所述含铝薄膜中的非所需杂质并且可以提供优异的工艺稳定性和可大规模生产性，以及一种制造集成电路器件的方法，其通过使用所述形成含铝薄膜的方法可以提供优异的电学性质。
根据实施方案，铝化合物在室温处于液态并且可以提供极优异的热稳定性，并且可以便于该铝化合物的处理和转移。所述铝化合物可以作为用于制造集成电路器件的薄膜形成材料使用。另外，所述铝化合物可以抑制薄膜中残留的外来物质如碳残留物。因此，可以获得良好质量的含铝膜。根据实施方案，含铝膜可以通过使用在工艺稳定性和大规模生产方面具有优势的工艺条件形成，并且因此，可以制造能够提供优异电学性质的集成电路器件。
本文中已经公开了示例性实施方案，并且虽然采用了特定术语，但是它们仅以一般和描述性意义使用和解释而不用于限制目的。在一些情况下，如截至本申请提交时对本领域普通技术人员将明显的是，除非另有具体指明，关于特定实施方案描述的特征、特性和/或要素可以单独使用或者与关于其他实施方案描述的特征、特性和/或要素组合使用。因此，本领域技术人员将理解，在不背离如在所附权利要求中阐述的本发明的精神和范围的情况下，可以进行形式和细节方面的多种变化。

Claims (24)

1.一种由通式(I)表示的铝化合物：
通式(I)
Figure FDA0002965507120000011
其中：
R1和R3各自独立地是C4至C10支链烷基、烯基或炔基，或者C4至C20取代或未取代的芳族或脂环族烃基，且R1和R3在相对于Al原子的β-位置处不具有氢原子；并且
R2、R4和R5各自独立地是C1至C10直链或支链烷基、烯基或炔基，或者C6至C20取代或未取代的芳族或脂环族烃基。
2.如权利要求1所述的铝化合物，其中所述铝化合物具有350℃至500℃的热分解温度。
3.如权利要求1所述的铝化合物，其中R1和R3中的每一个是叔烷基。
4.如权利要求1所述的铝化合物，其中所述铝化合物由化学式(1)和化学式(2)中的一个表示：
化学式(1)
Figure FDA0002965507120000012
化学式(2)
Figure FDA0002965507120000021
其中Me是甲基、Et是乙基，并且tBu是叔丁基。
5.一种形成薄膜的方法，所述方法包括：通过使用由通式(I)表示的铝化合物在衬底上形成含铝膜：
通式(I)
Figure FDA0002965507120000022
其中：
R1和R3各自独立地是C4至C10支链烷基、烯基或炔基，或者C4至C20取代或未取代的芳族或脂环族烃基，且R1和R3在相对于Al原子的β-位置处不具有氢原子；并且
R2、R4和R5各自独立地是C1至C10直链或支链烷基、烯基或炔基，或者C6至C20取代或未取代的芳族或脂环族烃基。
6.如权利要求5所述的方法，其中所述铝化合物具有350℃至500℃的热分解温度。
7.如权利要求5所述的方法，其中R1和R3中的每一个是叔烷基。
8.如权利要求5所述的方法，其中所述铝化合物由化学式(1)和化学式(2)中的一个表示：
化学式(1)
Figure FDA0002965507120000023
化学式(2)
Figure FDA0002965507120000031
其中Me是甲基、Et是乙基，并且tBu是叔丁基。
9.如权利要求5所述的方法，其中所述含铝膜的形成在300℃至600℃的温度进行。
10.如权利要求5所述的方法，其中所述含铝膜的形成包括同时或依次地将所述铝化合物和反应气体供应到所述衬底上。
11.如权利要求5所述的方法，其中所述含铝膜的形成包括：
使包含所述铝化合物的气体源汽化；
通过将汽化的气体源供应到所述衬底上形成吸附Al源的层；和
将反应气体供应到所述吸附Al源的层上。
12.如权利要求5所述的方法，其中所述含铝膜是氧化铝膜、氮化铝膜或包含碳的铝合金膜。
13.一种制造集成电路器件的方法，所述方法包括：
在衬底上形成下部结构；和
通过使用由通式(I)表示的铝化合物在300℃至600℃的温度在所述下部结构上形成含铝膜：
通式(I)
Figure FDA0002965507120000032
其中：
R1和R3各自独立地是C4至C10支链烷基、烯基或炔基，或者C4至C20取代或未取代的芳族或脂环族烃基，且R1和R3在相对于Al原子的β-位置处不具有氢原子；并且
R2、R4和R5各自独立地是C1至C10直链或支链烷基、烯基或炔基，或者C6至C20取代或未取代的芳族或脂环族烃基。
14.如权利要求13所述的方法，其中所述下部结构的形成包括：
在所述衬底上一层一层地交替堆叠多个绝缘层和多个牺牲层，所述多个绝缘层和所述多个牺牲层平行于所述衬底延伸；
形成开口，所述开口穿透所述多个牺牲层和所述多个绝缘层并且暴露所述多个牺牲层；和
通过经由所述开口去除所述多个牺牲层以一个栅极空间被布置在所述多个绝缘层的两个相邻绝缘层之间的方式形成多个栅极空间，并且
所述含铝膜的形成包括：
通过经由所述开口供应所述铝化合物，在选自300℃至600℃的范围的第一温度形成氧化铝膜，所述氧化铝膜覆盖所述多个栅极空间的内壁和所述多个绝缘层在所述开口中的暴露侧壁。
15.如权利要求14所述的方法，所述方法还包括：
在形成所述氧化铝膜之后，通过将所述氧化铝膜在高于所述第一温度的第二温度退火使所述氧化铝膜致密化。
16.如权利要求14所述的方法，所述方法还包括：
在形成所述氧化铝膜之后，形成导电膜，所述导电膜填充由所述氧化铝膜包围的所述多个栅极空间；和
通过部分地去除在所述开口中的所述氧化铝膜和所述导电膜，在所述多个栅极空间的每一个中形成阻挡绝缘膜和栅电极，所述阻挡绝缘膜是所述氧化铝膜的一部分，并且所述栅电极是所述导电膜的一部分。
17.如权利要求13所述的方法，所述方法还包括：
在所述衬底上形成电容器，所述电容器包括下电极、介电膜和上电极，
其中所述下部结构的形成包括在所述衬底上形成所述电容器的下电极，并且
所述含铝膜的形成包括形成氧化铝膜以形成所述介电膜，所述氧化铝膜覆盖所述下电极的表面。
18.如权利要求17所述的方法，其中所述电容器的形成包括：形成包含所述含铝膜和至少一种金属氧化物膜的组合的高-K介电膜以形成所述介电膜，所述至少一种金属氧化物膜包含与铝不同的金属。
19.如权利要求13所述的方法，其中所述下部结构的形成包括：
通过部分蚀刻所述衬底形成鳍型有源区，所述鳍型有源区从所述衬底向上突出；和
在所述鳍型有源区上形成高-K介电膜，并且
所述含铝膜的形成包括：通过使用所述由通式(I)表示的铝化合物和包含与铝不同的金属的金属化合物在300℃至600℃的温度形成Al合金导电膜，所述Al合金导电膜覆盖所述鳍型有源区的上表面和两个侧壁，其中所述高-K介电膜插入在所述鳍型有源区和所述Al合金导电膜之间。
20.一种合成如权利要求1所述的铝化合物的方法，所述方法包括：
将烷基锂化合物与碳二亚胺化合物混合，并且随后，向其中加入二烷基卤化铝化合物，所述铝化合物是所述烷基锂化合物、所述碳二亚胺化合物和所述二烷基卤化铝化合物的反应产物。
21.如权利要求20所述的方法，其中所述烷基锂化合物是甲基锂并且所述二烷基卤化铝化合物是二乙基卤化铝。
22.如权利要求20所述的方法，其中所述碳二亚胺化合物是二叔丁基碳二亚胺。
23.一种合成如权利要求1所述的铝化合物的方法，所述方法包括：将三烷基铝配合物与碳二亚胺化合物混合，所述铝化合物是所述三烷基铝配合物和所述碳二亚胺化合物的反应产物。
24.如权利要求23所述的方法，其中所述三烷基铝配合物是三乙基铝并且所述碳二亚胺化合物是二叔丁基碳二亚胺。
CN201710244138.XA 2016-07-14 2017-04-14 铝化合物以及使用其形成薄膜和制造集成电路器件的方法 Active CN107619419B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160089206A KR102592325B1 (ko) 2016-07-14 2016-07-14 알루미늄 화합물과 이를 이용한 박막 형성 방법 및 집적회로 소자의 제조 방법
KR10-2016-0089206 2016-07-14

Publications (2)

Publication Number Publication Date
CN107619419A CN107619419A (zh) 2018-01-23
CN107619419B true CN107619419B (zh) 2021-08-10

Family

ID=60940262

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710244138.XA Active CN107619419B (zh) 2016-07-14 2017-04-14 铝化合物以及使用其形成薄膜和制造集成电路器件的方法

Country Status (5)

Country Link
US (1) US10242877B2 (zh)
JP (1) JP7017328B2 (zh)
KR (1) KR102592325B1 (zh)
CN (1) CN107619419B (zh)
TW (1) TWI737746B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102384865B1 (ko) * 2018-01-31 2022-04-08 삼성전자주식회사 반도체 소자 제조 방법
US11685991B2 (en) 2018-02-14 2023-06-27 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
KR20200080478A (ko) 2018-12-26 2020-07-07 삼성전자주식회사 알루미늄 화합물 및 이를 이용한 반도체 소자의 제조 방법
TW202115827A (zh) * 2019-09-26 2021-04-16 美商應用材料股份有限公司 選擇性和自我限制性之鎢蝕刻製程
WO2021086006A1 (ko) * 2019-10-30 2021-05-06 솔브레인 주식회사 인듐 전구체 화합물, 이를 이용한 박막의 제조 방법 및 이로부터 제조된 기판
CN115279940B (zh) * 2020-02-24 2024-04-09 Up化学株式会社 铝前体化合物、其制备方法和使用其形成含铝膜的方法
JP2021150486A (ja) 2020-03-19 2021-09-27 キオクシア株式会社 半導体記憶装置
CN113161484A (zh) * 2021-04-19 2021-07-23 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101061585A (zh) * 2004-11-23 2007-10-24 麦克隆科技公司 可缩放集成逻辑和非易失性存储器
CN101238095A (zh) * 2005-08-04 2008-08-06 东曹株式会社 含有金属的化合物,其制备方法、含有金属的薄膜和其形成方法
CN102146089A (zh) * 2010-02-05 2011-08-10 罗门哈斯公司 制备有机金属化合物的方法
CN103380139A (zh) * 2011-02-25 2013-10-30 尤米科尔股份公司及两合公司 具有n-氨基脒基配体的金属络合物
US9064900B2 (en) * 2013-07-08 2015-06-23 Globalfoundries Inc. FinFET method comprising high-K dielectric
WO2016108398A1 (ko) * 2014-12-31 2016-07-07 주식회사 유진테크 머티리얼즈 유기 13족 전구체 및 이를 이용한 박막 증착 방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6228794B1 (en) 1997-03-14 2001-05-08 University Of Iowa Research Foundation Cationic group 13 complexes incorporating bidentate ligands as polymerization catalysts
TW548239B (en) 2000-10-23 2003-08-21 Asm Microchemistry Oy Process for producing aluminium oxide films at low temperatures
KR102220703B1 (ko) 2002-11-15 2021-02-26 프레지던트 앤드 펠로우즈 오브 하바드 칼리지 금속 아미디네이트를 이용한 원자층 증착법
JP2007507902A (ja) 2003-09-30 2007-03-29 アヴィザ テクノロジー インコーポレイテッド 原子層堆積による高誘電率誘電体の成長
US7300873B2 (en) 2004-08-13 2007-11-27 Micron Technology, Inc. Systems and methods for forming metal-containing layers using vapor deposition processes
US7374964B2 (en) 2005-02-10 2008-05-20 Micron Technology, Inc. Atomic layer deposition of CeO2/Al2O3 films as gate dielectrics
US7348445B2 (en) 2005-02-14 2008-03-25 Praxair Technology, Inc. Organoaluminum precursor compounds
JP5042548B2 (ja) 2005-08-04 2012-10-03 東ソー株式会社 金属含有化合物、その製造方法、金属含有薄膜及びその形成方法
KR100863063B1 (ko) 2007-04-06 2008-10-10 주식회사 유피케미칼 화학 증착용 유기 알루미늄 전구체 용액 및 그 제조 방법
US7659414B2 (en) 2007-07-20 2010-02-09 Rohm And Haas Company Method of preparing organometallic compounds
CN101418009B (zh) 2008-12-01 2011-05-04 华东理工大学 不对称脒基铝化合物及其制备方法和应用
KR101773044B1 (ko) 2010-05-24 2017-09-01 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조 방법과, 이를 포함하는 메모리 모듈 및 시스템
US8455940B2 (en) * 2010-05-24 2013-06-04 Samsung Electronics Co., Ltd. Nonvolatile memory device, method of manufacturing the nonvolatile memory device, and memory module and system including the nonvolatile memory device
US20130078454A1 (en) 2011-09-23 2013-03-28 Applied Materials, Inc. Metal-Aluminum Alloy Films From Metal Amidinate Precursors And Aluminum Precursors
JP5843318B2 (ja) * 2012-02-14 2016-01-13 株式会社Adeka Ａｌｄ法用窒化アルミニウム系薄膜形成用原料及び該薄膜の製造方法
KR101221861B1 (ko) * 2012-03-26 2013-01-14 솔브레인 주식회사 금속 전구체 및 이를 이용하여 제조된 금속 함유 박막
TWI554636B (zh) 2012-04-25 2016-10-21 應用材料股份有限公司 由金屬脒鹽前驅物製造介電膜的方法
US8835273B2 (en) 2012-09-19 2014-09-16 Intermolecular, Inc. High temperature ALD process of metal oxide for DRAM applications
US20150146341A1 (en) 2013-11-27 2015-05-28 GlobalFoundries, Inc. ALD dielectric films with leakage-reducing impurity layers
JP6343481B2 (ja) 2014-04-21 2018-06-13 株式会社Adeka 薄膜形成用原料、薄膜の製造方法及びアルコール化合物

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101061585A (zh) * 2004-11-23 2007-10-24 麦克隆科技公司 可缩放集成逻辑和非易失性存储器
CN101238095A (zh) * 2005-08-04 2008-08-06 东曹株式会社 含有金属的化合物,其制备方法、含有金属的薄膜和其形成方法
CN102146089A (zh) * 2010-02-05 2011-08-10 罗门哈斯公司 制备有机金属化合物的方法
CN103380139A (zh) * 2011-02-25 2013-10-30 尤米科尔股份公司及两合公司 具有n-氨基脒基配体的金属络合物
US9064900B2 (en) * 2013-07-08 2015-06-23 Globalfoundries Inc. FinFET method comprising high-K dielectric
WO2016108398A1 (ko) * 2014-12-31 2016-07-07 주식회사 유진테크 머티리얼즈 유기 13족 전구체 및 이를 이용한 박막 증착 방법

Also Published As

Publication number Publication date
TW201823254A (zh) 2018-07-01
TWI737746B (zh) 2021-09-01
JP2018011054A (ja) 2018-01-18
KR20180007815A (ko) 2018-01-24
KR102592325B1 (ko) 2023-10-20
US10242877B2 (en) 2019-03-26
JP7017328B2 (ja) 2022-02-08
CN107619419A (zh) 2018-01-23
US20180019135A1 (en) 2018-01-18

Similar Documents

Publication Publication Date Title
CN107619419B (zh) 铝化合物以及使用其形成薄膜和制造集成电路器件的方法
US10651031B2 (en) Tantalum compound
CN107026072B (zh) 形成薄膜的方法、制造集成电路器件的方法和形成半导体器件的方法
JP7140476B2 (ja) アルミニウム化合物を利用した薄膜形成方法、並びに集積回路素子の製造方法
US10752645B2 (en) Method of forming a thin film
JP7185394B2 (ja) スズ化合物、その合成方法、ａｌｄ用スズ前駆体化合物、及びスズ含有物質膜の形成方法
US9941114B2 (en) Organometallic precursors and methods of forming thin layers using the same
KR20170016748A (ko) 물질막 형성 방법
TW202200598A (zh) 有機金屬加成物化合物及使用其製造積體電路的方法
TWI808246B (zh) 鋁化合物以及使用其製造半導體元件之方法
US11466043B2 (en) Niobium compound and method of forming thin film

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant