CN107591402A - 集成电路及其制作方法 - Google Patents

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Abstract

本发明公开一种集成电路及其制作方法。该制作方法包含有以下步骤：提供一定义有一存储区与一核心区的基底，并于该存储区内形成至少二个半导体字符线、二个存储单元以及一半导体栅极。随后于该核心区内形成至少一晶体管元件，该晶体管元件包含有一虚置栅极，且该虚置栅极的高度大于该半导体字符线的高度。接下来于该多个半导体字符线、该多个存储单元、该半导体栅极以及该晶体管元件上形成一保护层，随后移除部分该保护层以暴露出该晶体管元件的该虚置栅极。接下来，移除该虚置栅极，以于该晶体管元件内形成一栅极沟槽，之后于该栅极沟槽内形成一金属栅极。

Description

集成电路及其制作方法
技术领域
本发明涉及一种集成电路及其制作方法，尤其是涉及一种包含有闪存存储器的集成电路及其制作方法。
背景技术
非挥发性存储器(nonvolatile memory)是现今各种电子装置中用于存储结构数据、程序数据等的存储器元件，其中闪存存储器由于具有可进行多次数据的存入、读取、抹除(erase)等动作，且存入的数据在断电后不会消失等优点，而成为个人电脑或电子设备所广泛采用的一种非挥发性存储器(non-volatile memory)元件。
而在半导体集成电路的发展中，为了达到降低成本及简化制作工艺步骤的需求，将存储单元(memory cell)与周边/核心电路的元件整合在同一芯片上已逐渐成为一种趋势，例如将闪存存储器与逻辑元件整合在同一芯片上，则称之为嵌入式闪存存储器(embedded flash memory)。由于存储单元与周边/核心电路的元件架构并非全然相同，因此嵌入式闪存存储器技术无法避免的增加了制作工艺复杂度与制作工艺难度，甚至造成集成电路整合性的问题。
发明内容
因此，本发明的一目的在于提供一种包含有闪存存储器的集成电路及其制作方法，以解决上述问题。
为达上述目的，本发明提供的一种集成电路的制作方法，该制作方法包含有以下步骤：首先提供一基底，该基底上定义有一存储区(memory region)与一核心区(coreregion)。接下来，在该存储区内形成至少二个半导体字符线(word line)、二个存储单元(memory cell)以及一半导体栅极，该多个存储单元设置于该多个半导体字符线之间，且该半导体栅极设置于该多个存储单元之间。随后，在该核心区内形成至少一晶体管元件，该晶体管元件包含有一虚置栅极。该多个半导体字符线包含有一第一高度，该虚置栅极包含有一第二高度，且该第二高度大于该第一高度。在形成包含有虚置栅极的晶体管元件之后，在该多个半导体字符线、该多个存储单元、该半导体栅极以及该晶体管元件上形成一保护层，随后移除部分该保护层以暴露出该晶体管元件的该虚置栅极，但该多个半导体位线与该半导体栅极仍然被该保护层覆盖。接下来，移除该虚置栅极，以于该晶体管元件内形成一栅极沟槽。在形成该栅极沟槽之后，在该栅极沟槽内形成一金属栅极。
本发明另提供一种集成电路，该集成电路包含有一其上定义有一存储区与一核心区的基底、二个设置于该存储区内的半导体字符线、二个设置于该存储区内，且设置于该多个半导体字符线之间的存储单元、一设置于该存储区内，且设置于该多个栅极堆叠之间的半导体栅极、以及至少一设置于该核心区内的晶体管元件，且该晶体管元件包含有一金属栅极。该金属栅极的一高度等于或大于该多个半导体字符线的一高度与该半导体栅极的一高度。
根据本发明所提供的集成电路的制作方法，至少提供高度小于虚置栅极的高度的半导体字符线，且字符线上更可形成一保护层。因此，在进行取代/置换(replacement)栅极制作工艺移除晶体管元件的虚置栅极时，此高度差以及保护层的存在，可使半导体字符线不受到取代/置换栅极制作工艺的影响。更重要的是，根据本发明所提供的集成电路及其制作方法，可在不增加光掩模的前提下，有效地保护半导体字符线。换句话说，本发明所提供的集成电路及其制作方法，可在不再增加制作工艺复杂的前提下，完成具有不同结构要求的存储区元件与核心区元件，而更有利于现有的半导体集成电路整合制作工艺。
附图说明
图1～图8为本发明所提供的一集成电路及其制作方法的较佳实施例的示意图；
图9为本发明所提供的集成电路的制作方法的一变化型的示意图；
图10为本发明所提供的一集成电路的另一较佳实施例的示意图。
主要元件符号说明
10、10’、20 集成电路
100、200 基底
102、202 存储区
104、204 核心区
106、206 隔离结构
110、210 存储单元
110d 虚置栅极堆叠
112 介电层
114 导电层
214FG 浮置栅极
214CG 控制栅极
116a 图案化硬掩模/氮化硅硬掩模
116b 图案化硬掩模/氧化硅间隙壁
116c 穿隧氧化层
216 图案化硬掩模
118 半导体层
118P 平坦化制作工艺
118E 回蚀刻制作工艺
120、120’、220 半导体字符线
122、122’、222 半导体栅极
130、230 晶体管元件
132 虚置栅极
134 栅极介电层
136 半导体层
136t 栅极沟槽
138 图案化硬掩模
140、240 接触洞蚀刻停止层
142、242 内层介电层
150、250 金属栅极
152、252 功函数金属层
154、254 填充金属层
T1 半导体层的第一厚度
T2 半导体层的第二厚度
H1、H1’ 半导体字符线与半导体栅极的高度
H2 虚置栅极的高度
H3 存储单元的高度
H4 金属栅极的高度
具体实施方式
请参阅图1至图8，图1至图8为本发明所提供的集成电路的制作方法的一较佳实施例的示意图。如图1所示，本较佳实施例所提供的集成电路的制作方法首先提供一基底100，如一硅基底、含硅基底、或硅覆绝缘(silicon-on-insulator，以下简称为SOI)基底等。在本发明的实施例中，基底100上定义有一存储区(memory region)102与一核心区(coreregion)104，且基底100内形成有多个隔离结构106，用以于基底100内，例如于核心区104内定义出用以容置p型和/或n型场效晶体管(FET)元件的主动区域，并提供电性隔离。隔离结构106可以是浅沟绝缘(shallow trench isolation，STI)，但不限于此。
请继续参阅图1。接下来，在存储区102内形成至少二个存储单元110。在本实施例中，可通过以下步骤形成存储单元110。首先，可于基底100上形成一介电层112与一导电层114。在本实施例中，导电层114可包含一多晶硅层，而介电层112可以是一氧化硅层，但不限如此。随后，在存储区102以及核心区104内分别形成多个图案化硬掩模116a/116b。在本发明的某些实施例中，图案化硬掩模可仅包含一氮化硅硬掩模116a；在本发明的其他实施例中，图案化硬掩模可包含一氮化硅硬掩模116a以及形成于氮化硅硬掩模116a的间隙壁的氧化硅间隙壁116b。随后，通过图案化硬掩模116a/116b蚀刻与导电层114与介电层112，而在存储区102内形成至少二个存储单元110，如图1所示。此外，也可于核心区104内选择性地形成至少一虚置栅极堆叠110d。然而，本发明所提供的存储单元110与虚置栅极堆叠110d的制作方法可依不同的产品以及制作工艺需求而异，故熟悉该技术的人应知存储单元110与虚置栅极堆叠110d的制作方法不应限于上述步骤。
请继续参阅图1。接下来，在基底100上形成一半导体层118，例如一多晶硅层118。另外需注意的是，在形成多晶硅层118之前，可先移除部分的氧化硅间隙壁116b，尤其是二个存储单元110中相邻侧的部分氧化硅间隙壁116b，随后在基底100上形成一穿隧氧化层(tunneling oxide)116c。如图2所示，穿隧氧化层116c至少覆盖导电层114的侧壁，以及两个存储单元110之间的基底表面。而在形成穿隧氧化层116c之后，方于基底100上形成半导体层118。值得注意的是，半导体层118填满存储单元110之间的空隙，如图1所示。
请参阅图2。在形成半导体层118之后，进行一平坦化制作工艺118P。如图2所示，平坦化制作工艺118P用以平坦化半导体层118，使半导体层118的一顶部表面与存储单元110的顶部表面以及虚置栅极堆叠110d的顶部表面共平面。而在平坦化制作工艺118P之后，半导体层118包含一第一厚度T1。
请参阅图3。接下来，进行一回蚀刻制作工艺118E，用以回蚀刻半导体层118，使半导体层118的顶部表面低于存储单元110的顶部表面。如图3所示，在回蚀刻制作工艺118E之后，半导体层118包含一第二厚度T2。值得注意的是，在图3中，更特别标示出回蚀刻制作工艺之前半导体层118所包含的第一厚度T1，用以与回蚀刻制作工艺之后半导体层118所包含的第二厚度T2比较。如图3所示，第一厚度T1与第二厚度T2之差介于170埃与之间，但不限于此。
接下来请参阅图4。在回蚀刻制作工艺118E之后，可在存储区102内形成一图案化保护层(图未示)，用以覆盖并保护存储单元110及其周边的部分半导体层，随后移除存储区102之内未被图案化保护层覆盖的部分半导体层118，而在存储器102内形成二个半导体字符线(word line)120，同时在存储单元110之间形成一半导体栅极122。如图4所示，二个存储单元110设置于二个半导体字符线120之间，而半导体栅极122则设置于二个存储单元110之间。值得注意的是，半导体字符件120与半导体栅122分别包含一高度H1，此高度H1可视为穿隧氧化层116c的厚度以及半导体层1118的第二厚度T2的和。另外可注意的是，在移除部分半导体层118以形成半导体字符线120与半导体栅极122的同时，可移除核心区104内基底100上的所有膜层，是以如图4所示，暴露出核心区104内的基底100表面。
请参阅图5。接下来，在核心区104内形成至少一晶体管元件130。在本较佳实施例中，晶体管元件130包含有一虚置栅极132，而虚置栅极132还包含有一栅极介电层134、一半导体层136、与一图案化硬掩模138。熟悉该技术的人应知，晶体管元件130可还包含形成于基底100之内的轻掺杂漏极与源极/漏极等组成元件，以及形成于虚置栅极132侧壁的间隙壁等组成元件。另外，在本发明的实施例中，也可利用选择性外延成长(selectiveepitaxial growth，SEG)方法来制作源极/漏极，以利用外延层与栅极通道硅之间的应力作用更改善电性表现。当半导体元件130为一n型FET元件时，可利用包含有碳化硅(SiC)或磷化硅(SiP)的外延层形成源极/漏极；而当半导体元件130为一p型FET元件时，则可利用包含有锗化硅(SiGe)的外延层形成源极/漏极。此外，源极/漏极表面可分别包含有一金属硅化物(图未示)，以改善源极/漏极与后续形成的接触插塞之间的接触电阻。而在完成晶体管元件130的制作后，可于基底100上形成一蚀刻衬垫层如接触洞蚀刻停止层(contact etchstop layer，以下简称为CESL)140。CESL 140覆盖半导体字符线120的顶部与侧壁、存储单元110的顶部与部分侧壁、半导体栅极122的顶部、以及晶体管元件130的顶部与侧壁。之后，在基底100上形成一内层介电(inter-layer dielectric，以下简称为ILD)层142。值得注意的是，ILD层142与CESL 140不仅是可作为绝缘层与后续制作工艺所需的蚀刻停止层，更可在本发明中作为一保护层。换句话说，本发明的实施例更于半导体字符线120、存储单元110、半导体栅极122以及晶体管元件130上形成一保护层140/142。
请继续参阅图5。在形成ILD层142之后，对ILD层142与CESL 140进行一平坦化制作工艺，移除多余的ILD层142与CESL 140，而如图5所示，暴露出各存储单元110的图案化硬掩模116a以及虚置栅极132的图案化硬掩模138。值得注意的是，虚置栅极132包含有一高度H2，而在本发明的各实施例中，虚置栅极132的第二高度H2大于半导体字符线120与半导体栅极122的第一高度H1。因此，在进行用以暴露出半导体虚置栅极132上方的图案化硬掩模138的平坦化制作工艺时，比较矮的半导体字符线120与半导体栅极122将不会受到平坦化制作工艺的影响，而仍然被保护层140/142所覆盖，故能确保其轮廓的完整。
请参阅图6。接下来，进行一蚀刻制作工艺，用以移除虚置栅极132的图案化硬掩模138，而暴露出虚置栅极132的半导体层134。如图6所示，在此蚀刻制作工艺中，有可能同时影响到ILD层142、CESL 140、以及存储单元110的图案化硬掩模116a/116b，因此存储单元110的高度可能因此降低。在本较佳实施例中，存储单元110的高度H3可等于虚置栅极132的高度H2，但不限于此。更值得注意的是，由于虚置栅极132的高度H2大于半导体字符线120与半导体栅极122的高度H1。因此，在进行用以暴露出半导体层136的蚀刻制作工艺时，比较矮的半导体字符线120与半导体栅极122仍然收到保护层142和/或140的覆盖，而未受到此蚀刻制作工艺的影响，故仍能确保其轮廓的完整。
请参阅图7。接下来，移除虚置栅极132的半导体层136，以如图7所示，在晶体管元件130内形成一栅极沟槽136t。在本发明的实施例中，栅极介电层134较佳为一高介电常数(以下简称为high-k)栅极介电层，而high-k栅极介电层134可选自氮化硅(SiN)、氮氧化硅(SiON)以及金属氧化物所组成的一群组，其中金属氧化物则包含氧化铪(hafnium oxide，HfO)、硅酸铪氧化合物(hafnium silicon oxide，HfSiO)、硅酸铪氮氧化合物(hafniumsilicon oxynitride，HfSiON)、氧化铝(aluminum oxide，AlO)、氧化镧(lanthanum oxide，LaO)、铝酸镧(lanthanum aluminum oxide，LaAlO)、氧化钽(tantalum oxide，TaO)、氧化锆(zirconium oxide，ZrO)、硅酸锆氧化合物(zirconium silicon oxide，ZrSiO)、或锆酸铪(hafnium zirconium oxide，HfZrO)等，但不限于此。值得注意的是，在本发明的实施例中，可与先栅极介电层(high-k first)技术整合，故栅极介电层134包含有「一」字形状，且可暴露于栅极沟槽136t的底部，如图7所示。然而本发明的其他实施例也可与后栅极介电层(high-k last)技术整合，此时暴露于栅极沟槽136t的底部的介电层134可作为一界面层(interfacial layer，IL)，用以在基底100与后续形成的一high-k栅极介电层(图未示)之间提供一良好的界面。
请参阅图8。在形成栅极沟槽136t之后，在栅极沟槽136t内，尤其是high-k栅极介电层134之上，依序形成至少一功函数金属层(work function metal layer)152与一填充金属层154。功函数金属层152可依照不同的产品需求而包含不同的材料，举例来说，当晶体管元件130为一p型FET元件时，功函数金属层152可包含满足p型晶体管所需功函数要求的金属，例如TiN、TaN、碳化钛(titanium carbide，TiC)、碳化钽(tantalum carbide，TaC)、碳化钨(tungsten carbide，WC)、或氮化铝钛(aluminum titanium nitride，TiAlN)，且较佳为TiN。但熟悉该技术的人应知，功函数金属层152可包含任何满足p型金属栅极的功函数需求(功函数介于4.8eV与5.2eV之间)的金属材料，故不限于此。而当晶体管元件130为一n型FET元件时，功函数金属层152可包含满足n型晶体管所需功函数要求的金属，例如铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)或铝化铪(HfAl)。如前所述，熟悉该技术的人员应知，功函数金属层152可包含任何满足n型金属栅极的功函数需求(功函数介于3.9eV与4.3eV之间)的金属材料，故亦不限于此。此外，功函数金属层152可以是单层结构或复合层结构。填充金属层154为具有较佳填洞能力的单层金属层或复合金属层，其可包含铝(Al)、钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钼(Mo)、铜(Cu)、氮化钛(TiN)、碳化钛(TiC)、氮化钽(TaN)、钛钨(Ti/W)、或钛与氮化钛(Ti/TiN)，但不限于此。此外，熟悉该技术的人员应知，在功函数金属层152与介电层134之间，以及功函数金属层152与填充金属层154之间，可依产品或制作工艺需要设置其他金属层，例如底部阻障层(bottom barrier layer)、蚀刻停止层(etch stop layer)、以及顶部阻障层(top barrier layer)等。
请继续参阅图8。在形成填充金属层154之后，进行一平坦化制作工艺，用以移除多余的功函数金属层152与填充金属层154，而在栅极沟槽136t内形成一金属栅极150。值得注意的是，金属栅极150可包含一高度H4，且金属栅极150的高度H4可等于或大于半导体字符线120与半导体栅极122的高度H1。如图8所示，在本较佳实施例中，金属栅极150的高度H4即等于半导体字符线120与半导体栅极122的高度H1。
请仍然参阅图8。是以，本较佳实施例提供一种集成电路10，其包含其上定义有存储区102与核心区104的基底100、二个设置于存储区102内的半导体字符线120、二个设置于存储区102内，且设置于半导体字符线120之间的存储单元110、设置于存储区102内，且设置于存储单元100之间的半导体栅极122、以及至少一设置于核心区104内的晶体管元件130。在本较佳实施例中，各存储单元110的导电层114可作为一浮置栅极(floating gate)，而夹设于这两个存储单元110之间的半导体栅极122作为一抹除栅极(erase gate)。如前所述，本较佳实施例中，晶体管元件130包含的金属栅极150的高度H4等于半导体字符线120与半导体栅极122的高度H1。此外，如图8所示，存储单元110的高度H3可等于金属栅极150的高度H4，故存储单元110的高度H3也可等于半导体字符线120与半导体栅极122的高度H1。换句话说，在本较佳实施例中，金属栅极150的一底部、各存储单元110的一底部、半导体栅极122的一底部与各半导体字符线120的一底部是共平面，且金属栅极150的一顶部、半导体栅极122的一顶部、各存储单元110的一顶部、与各半导体字符线120的一顶部亦共平面，如图8所示。
除此之外，熟悉该技术的人员应知，在完成集成电路10的制作后，后续仍须于基底100上形成接触插塞(图未示)等元件，用以提供半导体字符线120、半导体栅极122以及晶体管元件130与其他元间或电路的电连接。因此，半导体栅极122和半导体字符线120上的保护层140/142可能被部分移除，以暴露出半导体栅极122和半导体字符线120，而与接触插塞连接。然而保护层140/142仍然至少覆盖半导体字符线120的部分顶部与半导体栅极122的部分顶部。
另外，请参阅图9，图9为本较佳实施例的一变化型的示意图。在本变化型中，可调整回蚀刻制作工艺的参数，因此回蚀刻制作工艺后所获得的半导体字符线120’与半导体栅极122’的一高度H1’更小于虚置栅极132的高度H2以及存储单元110的高度H3。是以，在本变化型中，集成电路10’的金属栅极150的底部、存储单元110的底部、半导体栅极122’的底部与半导体字符线120’的底部是共平面，但半导体栅极122’的顶部与半导体字符线120’的顶部是低于金属栅极150的顶部与存储单元110的顶部。换句话说，存储单元110的高度H3以及金属栅极150的高度H4大于半导体字符线120’与半导体栅极122’的高度H1’。此外，如图9所示，存储单元110的高度H3可等于金属栅极150的高度H4，但不限于此。
接下来请参阅图10，图10为本发明所提供的集成电路的另一较佳实施例的示意图。如图10所示，本较佳实施例提供一种集成电路20，首先须知的是，集成电路20的制作步骤可参考前述较佳实施例的步骤，尤其是半导体字符线/半导体栅极的形成步骤，可同于前述较佳实施例，而其他组成元件的形成步骤，是可依不同的产品要求调整，且为熟悉该技术的人所知，故该多个细节于此皆不予已赘述。集成电路20包含其上定义有存储区202与核心区204的基底200，且核心区204内设置有用以定义出容置p型和/或n型场效晶体管(FET)元件的主动区域，并提供电性隔离的隔离结构206。。集成电路20还包含二个设置于存储区202内的半导体字符线220、二个设置于存储区202内，且设置于半导体字符线220之间的存储单元210、一设置于存储区202内，且设置于存储单元210之间的半导体栅极222、以及至少一设置于核心区204内的晶体管元件230。在本较佳实施例中，各存储单元210可分别包含一浮置栅极214FG、一图案化硬掩模216、以及一夹设于图案化硬掩模216与浮置栅极214FG之间的控制栅极214CG，而夹设于这两个存储单元210之间的半导体栅极222即作为抹除栅极。如图10所示，晶体管元件230包含有一金属栅极250，金属栅极250则至少包含一high-k栅极介电层232、一功函数金属层252与一填充金属层254。此外，集成电路20还包含CESL 240与ILD层242。
如图10所示，金属栅极250的高度H4可等于或大于半导体字符线220与半导体栅极222的高度H1。此外如图10所示，存储单元210的高度H3可等于或大于半导体字符线220与半导体栅极222的高度H1。此外，存储单元210的高度H3可等于金属栅极250的高度H4。换句话说，金属栅极250的一底部、各存储单元210的一底部、半导体栅极222的一底部与各半导体字符线220的一底部是共平面，如图10所示。
请仍然参阅图10。在本实施例中，不仅金属栅极250的底部、各存储单元210的底部、半导体栅极222的底部与各半导体字符线220的底部是共平面，金属栅极250的一顶部、半导体栅极222的一顶部、各存储单元210的一顶部、与各半导体字符线220的一顶部亦共平面。然而如前所述，在制作半导体字符线220与半导体栅极222时，可调整回蚀刻制作工艺的制作工艺参数，使得金属栅极250的底部、存储单元210的底部、半导体栅极222的底部与半导体字符线220的底部共平面，但半导体栅极222的顶部与半导体字符线220的顶部低于金属栅极250的顶部与存储单元210的顶部。
综上所述，根据本发明所提供的集成电路的制作方法，提供高度小于虚置栅极的高度的半导体字符线和作为抹除栅极的半导体栅极，且半导体字符线与半导体栅极上更可形成一保护层。因此，在进行取代/置换栅极制作工艺移除虚置栅极时，此高度差以及保护层的存在，可使半导体字符线与半导体栅极不受到取代/置换栅极制作工艺的影响。更重要的是，根据本发明所提供的集成电路及其制作方法，可在不增加光掩模的前提下，有效地保护半导体字符线。换句话说，本发明所提供的集成电路及其制作方法，可在不再增加制作工艺复杂的前提下，完成具有不同结构要求的存储区元件与核心区元件的制作，故更有利于现有的半导体集成电路整合制作工艺。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (20)

1.一种集成电路的制作方法，包含有：
提供一基底，该基底上定义有存储区(memory region)与核心区(core region)；
在该存储区内形成至少二个半导体字符线(word line)、二个存储单元(memory cell)以及一半导体栅极，该多个存储单元设置于该多个半导体字符线之间，且该半导体栅极设置于该多个存储单元之间，其中该多个半导体字符线包含有一第一高度；
在该核心区内形成至少一晶体管元件，该晶体管元件包含有一虚置栅极，该虚置栅极包含有一第二高度，且该第二高度大于该第一高度；
在该多个半导体字符线、该多个存储单元、该半导体栅极以及该晶体管元件上形成一保护层；
移除部分该保护层以暴露出该晶体管元件的该虚置栅极，其中该多个半导体位线与该半导体栅极仍然被该保护层覆盖；
移除该虚置栅极，以于该晶体管元件内形成一栅极沟槽；以及
在该栅极沟槽内形成一金属栅极。
2.如权利要求1所述的集成电路的制作方法，还包含：
在该存储区内形成该多个存储单元；
在该基底上形成一半导体层，用以填满该多个存储单元之间的空隙；
进行一平坦化制作工艺，以平坦化该半导体层，使该半导体层的一顶部表面与该多个存储单元的顶部表面共平面；以及
进行一回蚀刻制作工艺，以回蚀刻该半导体层形成该多个半导体字符线，使该半导体层的一顶部表面低于该多个存储单元的顶部表面。
3.如权利要求2所述的集成电路的制作方法，其中该半导体层在该回蚀刻制作工艺之前包含有一第一厚度，在该回蚀刻制作工艺之后包含有一第二厚度，且该第一厚度与该第二厚度之差介于170埃(angstrom，)与之间。
4.如权利要求2所述的集成电路的制作方法，其中在该回蚀刻制作工艺之后，该多个存储单元包含有一第三高度，且该第三高度大于该第一高度。
5.如权利要求4所述的集成电路的制作方法，其中该第三高度等于该第二高度。
6.如权利要求1所述的集成电路的制作方法，其中各该存储单元分别包含有至少一浮置栅极(floating gate)与一图案化硬掩模。
7.如权利要求6所述的集成电路的制作方法，其中各该存储单元还分别包含一控制栅极(control gate)，夹设于该浮置栅极与该图案化硬掩模之间。
8.如权利要求1所述的集成电路的制作方法，其中于该栅极沟槽内形成该金属栅极的步骤还包含：
在该栅极沟槽内依序形成至少一功函数金属层(work function metal layer)与一填充金属层；以及
移除多余的该功函数金属层与该填充金属层，以形成该金属栅极。
9.如权利要求8所述的集成电路的制作方法，其中该栅极沟槽内还包含有高介电常数(high-k)栅极介电层，且该功函数金属层与该填充金属层形成于该high-k栅极介电层之上。
10.如权利要求1所述的集成电路的制作方法，其中该金属栅极包含有一第四高度，且该第四高度大于或等于该第一高度。
11.如权利要求1所述的集成电路的制作方法，其中该保护层至少包含一接触洞蚀刻停止层(contact etch stop layer，CESL)。
12.一种集成电路，包含有：
基底，该基底上定义有一存储区与一核心区；
二个半导体字符线，设置于该存储区内；
二个存储单元，设置于该存储区内，且设置于该多个半导体字符线之间；
半导体栅极，设置于该存储区内，且设置于该多个存储单元之间；以及
至少一晶体管元件，设置于该核心区内，该晶体管元件包含有金属栅极，且该金属栅极的一高度等于或大于该多个半导体字符线的一高度与该半导体栅极的一高度。
13.如权利要求12所述的集成电路，还包含保护层，且该保护层至少覆盖该多个半导体字符线的部分顶部与该半导体栅极的部分顶部。
14.如权利要求13所述的集成电路，其中该保护层更覆盖该多个半导体字符线的侧壁与该金属栅极的侧壁。
15.如权利要求12所述的集成电路，其中该多个存储单元的一高度等于该金属栅极的该高度。
16.如权利要求12所述的集成电路，其中该多个存储单元分别包含浮置栅极与图案化硬掩模。
17.如权利要求16所述的集成电路，其中该多个存储单元的还分别包含控制栅极，夹设于该浮置栅极与该图案化硬掩模之间。
18.如权利要求12所述的集成电路，其中该金属栅极包含至少一high-k栅极介电层、一功函数金属层与一填充金属层。
19.如权利要求12所述的集成电路，其中该金属栅极的底部、各该存储单元的底部、该半导体栅极的底部与各该半导体字符线的底部共平面。
20.如权利要求19所述的集成电路，其中该金属栅极的顶部、该半导体栅极的顶部、各该存储单元的顶部、与各该半导体字符线的顶部共平面。
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