CN107591179A - 一种扩展存储器操作次数的电路结构及方法 - Google Patents

Abstract

本发明提供一种扩展存储器操作次数的电路结构及方法，所述电路结构包括N位循环计数器电路，与所述N位循环计数器电路连接的N个地址产生电路，及与N个所述地址产生电路连接存储器阵列，通过把对一个存储器字的N次操作分散到N个不同的存储器字中，避免了对一个存储器字的过度操作，在每次掉电时，把触发器电路的状态存储在非挥发相变存储器中，在每次上电时，读出非挥发相变存储器中的数据，使触发器电路及N位循环计数器电路恢复到掉电前状态，实现了存储器字在任何情况下的均衡操作。通过本发明所述一种扩展存储器操作次数的电路结构及方法，解决了现有技术中相变存储器无法实现每个存储单元的读写擦均衡的问题。

Description

一种扩展存储器操作次数的电路结构及方法

技术领域

本发明属于集成电路存储器应用领域，特别是涉及一种扩展存储器操作次数的电路结构及方法。

背景技术

随着信息化、网络化和智能化的快速发展，嵌入式存储系统已成为数据处理的重要节点，作为嵌入式系统内存的存取，存储器读写擦的次数也迅速提高；但由于存储器的读写擦次数是有限的，当读写擦达到一定的限制次数后，存储器存储的数据就会变得不可靠。而且，随着集成电路工艺技术的提高，电荷型存储器如DRAM、Flash Memory普遍存在写入耐久性低、存储单元性能低等缺陷，都遇到了发展瓶颈，限制了其广泛应用。

为了提高存储器的寿命，使得每个比特的存储单元获得读写擦均衡，现有技术中一般采用磨损均衡技术(wear-leveling)，这个技术是存储器领域研究的关键技术之一。

由于传统的非易失性存储器闪存(flash memory)写入数据的速度很慢，不适合应用于纳秒级数据处理速度的系统，并且这种存储器是按存储器的块进行操作的，结构上不适合用于系统状态的保存，故在需要高速数据处理、快速上电、及状态恢复的情况下，迫切需要新的替代技术来突破这个瓶颈。

而以相变存储器(PCRAM)为代表的新型非易失性存储器技术，因其具有非易失性、低能耗、低延迟、高密度和易扩展等优势，为嵌入式系统的设计带来了新的可能，从而得到国内外学术界和工业界的高度重视；然而，对于相变存储器，如何实现其每个存储单元的读写擦均衡是现在丞待解决的问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种扩展存储器操作次数的电路结构及方法，用于解决现有技术中相变存储器无法实现每个存储单元的读写擦均衡的问题。

为实现上述目的及其他相关目的，本发明提供一种扩展存储器操作次数的电路结构，所述电路结构包括：

N位循环计数器电路，用于根据输入的地址脉冲信号，在N个输出端依次产生一有效输出信号，并在所述电路结构上电时，根据地址产生电路反馈的置位信号和复位信号，将所述N位循环计数器电路的状态恢复到掉电前状态；

N个地址产生电路，与所述N位循环计数器电路连接，用于在所述电路结构正常工作时，根据所述N位循环计数器电路一输出端产生的有效输出信号，使与所述输出端对应的所述地址产生电路产生一地址信号并输出；在所述电路结构掉电时，将所述地址信号及地址信号的反相信号进行处理，产生一与所述地址信号对应的地址状态信号及地址状态信号的反相信号并进行存储；在所述电路结构上电时，读出存储的所述地址状态信号及地址状态信号的反相信号，并根据所述地址状态信号及地址状态信号的反相信号产生一置位信号和复位信号，通过所述置位信号和复位信号使所述地址产生电路输出与所述地址状态信号对应的地址信号，同时将所述置位信号和复位信号反馈至N位循环计数器电路；

存储器阵列，与N个所述地址产生电路连接，包括N个存储器字，用于根据所述地址产生电路输出的地址信号，将输入所述存储器阵列的数据写入所述地址信号对应的存储器字中，实现输入数据依次循环写入N个存储器字中；

其中，N为大于等于2的整数。

优选地，所述N位循环计数器电路包括N个第一触发器，N个第一与门及一个第一或非门，第一个第一触发器的输入端与所述第一或非门的输出端连接，后(N-1)个第一触发器的输入端均与前一第一触发器的输出端连接，N个所述第一触发器的输出端分别与N个所述第一与门的第一输入端一一对应连接，同时与所述第一或非门的输入端连接，N个所述第一与门的第二输入端接所述地址脉冲信号，N个所述第一与门的输出端作为所述N位循环计数器电路的输出端，其中，N个所述第一触发器的clk端口接地址脉冲信号，N个所述第一触发器的复位端分别接N个地址产生电路反馈的复位信号，N个所述第一触发器的置位端分别接N个地址产生电路反馈的置位信号。

优选地，所述地址产生电路包括：

触发器电路，用于在所述电路结构正常工作时，根据所述N位循环计数器电路输出的有效输出信号，产生一地址信号并输出，并在所述电路结构上电时，根据状态恢复电路输出的置位信号和复位信号，产生一与所述地址状态信号对应的地址信号及地址信号的反相信号并输出；

写控制电路，与所述触发器电路连接，用于在所述电路结构掉电时，将所述触发器电路输出的地址信号及地址信号的反相信号进行处理，产生一地址信号的同相延迟信号及地址信号的反相信号的同相延迟信号并输出；

存储电路，与所述写控制电路连接，用于在所述电路结构掉电时，根据所述写控制电路输出的地址信号的同相延迟信号及地址信号的反相信号的同相延迟信号，产生一地址状态信号及地址状态信号的反相信号并进行存储，及在所述电路结构上电时，读出存储的所述地址状态信号及地址状态信号的反相信号并输出；

状态恢复电路，其输入端与所述存储电路连接，其输出端与所述触发器电路连接，用于在所述电路结构上电时，根据所述存储电路输出的地址状态信号及地址状态信号的反相信号，产生一置位信号和复位信号并输出。

优选地，所述地址产生电路还包括：

电源检测电路，用于检测电源以产生电源状态信号；

写信号产生电路，与所述电源检测电路连接，用于根据电源状态信号及外部控制信号，产生写信号；

读信号产生电路，与所述电源检测电路连接，用于根据电源状态信号及外部控制信号，产生读信号。

优选地，所述触发器电路包括第一、第二、第三、第四传输门，第一与非门，第一、第二反相器及第二或非门：所述第一传输门的第一连接端与所述N位循环计数器电路的一输出端连接，所述第一传输门的第二连接端与所述第一与非门的第一输入端连接，同时与所述第二传输门的第一连接端连接，所述第一与非门的第二输入端与所述状态恢复电路产生的复位信号连接，所述第一与非门的输出端与所述第三传输门的第一连接端连接，同时与所述第一反相器的输入端连接，所述第一反相器的输出端与所述第二传输门的第二连接端连接，所述第三传输门的第二连接端与所述第二反相器的输入端连接，同时与所述第四传输门的第一连接端连接，所述第二反相器的输出端作为所述触发器电路的输出端，输出地址信号，同时与所述第二或非门的第一输入端连接，所述第二或非门的第二输入端与所述状态恢复电路产生的置位信号连接，所述第二或非门的输出端与所述第四传输门的第二连接端连接，同时作为所述触发器电路的输出端，输出地址信号的反相信号。

优选地，所述写控制电路包括第二、第三与非门，第三、第四、第五、第六、第七反相器，第三、第四或非门，第一、第二PMOS管，及第一、第二、第三、第四NMOS管；所述第二与非门的第一输入端与所述第三反相器的输入端、第四反相器的输入端、第三与非门的第一输入端及第五反相器的输入端连接，同时接所述写信号产生电路产生的写信号，所述第二与非门的第二输入端与所述第三或非门的第一输入端连接，同时接所述触发器电路输出的地址信号，所述第三或非门的第二输入端与所述第三反相器的输出端连接，所述第二与非门的输出端与第一PMOS管的栅极连接，所述第一PMOS管的源极接电源电压Vdd，所述第一PMOS管的漏极与所述第一NMOS管的漏极连接，作为所述写控制电路的输出端，输出地址状态信号，同时与所述第六反相器的输入端连接，所述第六反相器的输出端作为所述写控制电路的输出端，输出地址状态信号的反相信号，所述第一NMOS管的栅极与所述第三或非门的输出端连接，所述第一NMOS管的源极接参考地，所述第三与非门的第二输入端与所述第四或非门的第一输入端连接，同时接所述触发器电路输出的地址信号的反相信号，所述第四或非门的第二输入端与所述第五反相器的输出端连接，所述第三与非门的输出端与所述第二PMOS管的栅极连接，所述第二PMOS管的源极接电源电压Vdd，所述第二PMOS管的漏极与所述第二NMOS管的漏极连接，作为所述写控制电路的输出端，输出地址状态信号的反相信号，同时与所述第七反相器的输入端连接，所述第七反相器的输出端作为所述写控制电路的输出端，输出地址状态信号，所述第二NMOS管的栅极与所述第四或非门的输出端连接，所述第二NMOS管的源极接参考地，所述第四反相器的输出端分别与所述第三NMOS管的栅极及第四NMOS管的栅极连接，所述第三NMOS管的漏极与所述第六反相器的输入端连接，所述第三NMOS管的源极接参考地，所述第四NMOS管的漏极与所述第七反相器的输入端连接，所述第四NMOS管的源极接参考地。

优选地，所述存储电路包括第一、第二电流源电路，第一、第二相变存储器，及第五、第六NMOS管，所述第一电流源电路的第一输入端和第二输入端分别与所述写控制电路连接，所述第一电流源电路的连接端与所述第一相变存储器的第一连接端连接，所述第一相变存储器的第二连接端与第五NMOS管的漏极连接，所述第五NMOS管的栅极接所述写信号产生电路产生的写信号及读信号产生电路产生的读信号，所述第五NMOS管的源极接参考地；所述第二电流源电路的第一输入端和第二输入端分别与所述写控制电路连接，所述第二电流源电路的连接端与所述第二相变存储器的第一连接端连接，所述第二相变存储器的第二连接端与所述第六NMOS管的漏极连接，所述第六NMOS管的栅极接所述写信号产生电路产生的写信号及读信号产生电路产生的读信号，所述第六NMOS管的源极接参考地。

优选地，所述第一电流源电路和第二电流源电路的电路结构相同，均包括第一、第二、第三电流源，及第一、第二、第三开关，所述第一电流源的输入端与所述第二电流源的输入端及所述第三电流源的输入端相连，同时与所述写控制电路及状态恢复电路连接，所述第一电流源的输出端与所述第一开关的第一连接端连接，所述第一开关的控制端接复位信号，所述第二电流源的输出端与所述第二开关的第一连接端连接，所述第二开关的控制端接置位信号，所述第三电流源的输出端与所述第三开关的第一连接端连接，所述第三开关的控制端接读信号，所述第一开关的第二连接端与所述第二开关的第二连接端及所述第三开关的第二连接端连接，同时与所述第一或第二相变存储器的第一连接端连接。

优选地，所述状态恢复电路包括第一灵敏放大器及第二灵敏放大器，所述第一灵敏放大器及第二灵敏放大器的输入端均与所述存储电路连接，所述第一灵敏放大器的输出端与所述触发器电路连接，输出复位信号，所述第二灵敏放大器的输出端与所述触发器电路连接，输出置位信号。

本发明还提供一种利用上述任一项所述扩展存储器操作次数的电路实现扩展存储器操作次数的方法，所述方法包括：

在所述电路结构正常工作时，所述N位循环计数器电路根据输入的地址脉冲信号，在N个输出端依次产生一有效输出信号，所述N个地址产生电路根据所述N位循环计数器电路一输出端产生的有效输出信号，使与所述输出端对应的所述地址产生电路产生一地址信号并输出，所述存储器阵列根据所述地址产生电路输出的地址信号，将输入所述存储器阵列的数据写入所述地址信号对应的存储器字中，实现输入数据依次循环写入N个存储器字中；

在所述电路结构掉电时，所述N个地址产生电路将所述地址信号及地址信号的反相信号进行处理，产生一与所述地址信号对应的地址状态信号及地址状态信号的反相信号并进行存储；

在所述电路结构上电时，所述地址产生电路读出存储的所述地址状态信号及地址状态信号的反相信号，并根据所述地址状态信号及地址状态信号的反相信号产生一置位信号和复位信号，通过所述置位信号和复位信号使所述地址产生电路输出与所述地址状态信号对应的地址信号，同时将所述置位信号和复位信号反馈至N位循环计数器电路，所述N位循环计数器电路根据地址产生电路反馈的置位信号和复位信号，将所述N位循环计数器电路的状态恢复到掉电前状态。

如上所述，本发明的一种扩展存储器操作次数的电路结构及方法，具有以下有益效果：

通过本发明所述电路结构和方法，实现把对一个存储器字的N次操作分散到N个不同的存储器字中，避免了对一个存储器字的过度操作；并在每次掉电时，通过把触发器电路的状态存储在非挥发相变存储器中，并在每次上电时，读出非挥发相变存储器中的数据，使触发器电路恢复到掉电前状态，同时使N位循环脉冲计数器电路恢复到掉电前的状态，并从掉电前的状态开始计数，避免了掉电、上电给某个存储器字产生不均衡的影响，保证了存储器字在任何情况下的均衡操作，扩展了存储器中各存储器字的操作次数，以满足对存储器字操作次数有较高要求的系统。

附图说明

图1显示为本发明所述电路结构的电路框图。

图2显示为本发明所述N位循环计数器电路的电路图。

图3显示为本发明所述N位循环计数器电路的输入信号和输出信号的波形图。

图4显示为本发明所述地址产生电路的电路图。

图5显示为本发明所述电源检测电路输出的电源状态信号示意图。

图6显示为本发明所述触发器电路的电路图。

图7显示为本发明所述电流源电路的电路图。

元件标号说明

10 N位循环计数器电路

11 第一触发器

12 第一与门

13 第一或非门

20 地址产生电路

21 触发器电路

211a 第一传输门

211b 第二传输门

211c 第三传输门

211d 第四传输门

212 第一与非门

213a 第一反相器

213b 第二反相器

214 第二或非门

22 写控制电路

221a 第二与非门

221b 第三与非门

222a 第三反相器

222b 第四反相器

222c 第五反相器

222d 第六反相器

222e 第七反相器

223a 第三或非门

223b 第四或非门

23 存储电路

231 第一电流源电路

2311 第一电流源

2312 第二电流源

2313 第三电流源

232 第二电流源电路

24 状态恢复电路

241 第一灵敏放大器

242 第二灵敏放大器

30 存储器阵列

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

如图1所示，本实施例提供一种扩展存储器操作次数的电路结构，所述电路结构包括：

N位循环计数器电路10，用于根据输入的地址脉冲信号，在N个输出端依次产生一有效输出信号，并在所述电路结构上电时，根据地址产生电路反馈的置位信号和复位信号，将所述N位循环计数器电路的状态恢复到掉电前状态；

N个地址产生电路20，与所述N位循环计数器电路10连接，用于在所述电路结构正常工作时，根据所述N位循环计数器电路一输出端产生的有效输出信号，使与所述输出端对应的所述地址产生电路产生一地址信号并输出；在所述电路结构掉电时，将所述地址信号及地址信号的反相信号进行处理，产生一与所述地址信号对应的地址状态信号及地址状态信号的反相信号并进行存储；在所述电路结构上电时，读出存储的所述地址状态信号及地址状态信号的反相信号，并根据所述地址状态信号及地址状态信号的反相信号产生一置位信号和复位信号，通过所述置位信号和复位信号使所述地址产生电路输出与所述地址状态信号对应的地址信号，同时将所述置位信号和复位信号反馈至N位循环计数器电路；

存储器阵列30，与N个所述地址产生电路20连接，包括N个存储器字，用于根据所述地址产生电路输出的地址信号，将输入所述存储器阵列的数据写入所述地址信号对应的存储器字中，实现输入数据依次循环写入N个存储器字中；

其中，N为大于等于2的整数。

作为示例，如图2所示，所述N位循环计数器电路包括N个第一触发器11，N个第一与门12及一个第一或非门13，第一个第一触发器11的输入端与所述第一或非门13的输出端连接，后(N-1)个第一触发器11的输入端均与前一第一触发器11的输出端连接，N个所述第一触发器11的输出端分别与N个所述第一与门12的第一输入端一一对应连接，同时与所述第一或非门13的输入端连接，N个所述第一与门12的第二输入端接所述地址脉冲信号Address，N个所述第一与门12的输出端作为所述N位循环计数器电路10的输出端，其中，N个所述第一触发器11的Clk端口接地址脉冲信号Address，N个所述第一触发器11的复位端分别接N个地址产生电路反馈的复位信号RNi，N个所述第一触发器11的置位端分别接N个地址产生电路反馈的置位信号SNi；其中，i大于等于1，小于等于N。

如图3所示，所述地址脉冲信号Address经过所述N位循环计数器电路后，其N个输出端依次产生一高电平脉冲信号。

作为示例，如图4所示，所述地址产生电路20包括：

触发器电路21，用于在所述电路结构正常工作时，根据所述N位循环计数器电路输出的有效输出信号，产生一地址信号并输出，并在所述电路结构上电时，根据状态恢复电路输出的置位信号和复位信号，产生一与所述地址状态信号对应的地址信号及地址信号的反相信号并输出；

写控制电路22，与所述触发器电路21连接，用于在所述电路结构掉电时，将所述触发器电路输出的地址信号及地址信号的反相信号进行处理，产生一地址信号的同相延迟信号及地址信号的反相信号的同相延迟信号并输出；

存储电路23，与所述写控制电路22连接，用于在所述电路结构掉电时，根据所述写控制电路输出的地址信号的同相延迟信号及地址信号的反相信号的同相延迟信号，产生一地址状态信号及地址状态信号的反相信号并进行存储，及在所述电路结构上电时，读出存储的所述地址状态信号及地址状态信号的反相信号并输出；

状态恢复电路24，其输入端与所述存储电路23连接，其输出端与所述触发器电路21连接，用于在所述电路结构上电时，根据所述存储电路输出的地址状态信号及地址状态信号的反相信号，产生一置位信号和复位信号并输出。

作为示例，如图4所示，所述地址产生电路20还包括：

电源检测电路25，用于检测电源以产生电源状态信号；

写信号产生电路26，与所述电源检测电路25连接，用于根据电源状态信号及外部控制信号，产生写信号；

读信号产生电路27，与所述电源检测电路25连接，用于根据电源状态信号及外部控制信号，产生读信号。

如图5所示，电源检测电路25在所述电路结构上电至掉电过程中所输出的电源状态信号如下：当所述电路结构上电至电源电压Vdd时，所述电源检测电路25输出电源状态信号POR＝”1”、PowerOK＝”1”，此时所述读信号产生电路26输出一读信号Read；当所述电路结构正常工作时，所述电源检测电路输出电源状态信号PowerOK＝”1”；当所述电路结构掉电时，所述电源检测电路输出的电源状态信号POFF＝”1”，此时，所述写信号产生电路26输出一写信号Write。

作为示例，如图6所示，所述触发器电路21包括第一、第二、第三、第四传输门211a～211d，第一与非门212，第一、第二反相器213a和213b及第二或非门214：所述第一传输门211a的第一连接端与所述N位循环计数器电路10的一输出端连接，所述第一传输门211a的第二连接端与所述第一与非门212的第一输入端连接，同时与所述第二传输门211b的第一连接端连接，所述第一与非门212的第二输入端与所述状态恢复电路产生24的复位信号RNi连接，所述第一与非门212的输出端与所述第三传输门211c的第一连接端连接，同时与所述第一反相器213a的输入端连接，所述第一反相器213a的输出端与所述第二传输门211b的第二连接端连接，所述第三传输门211c的第二连接端与所述第二反相器213b的输入端连接，同时与所述第四传输门211d的第一连接端连接，所述第二反相器213b的输出端作为所述触发器电路21的输出端，输出地址信号D，同时与所述第二或非门214的第一输入端连接，所述第二或非门214的第二输入端与所述状态恢复电路24产生的置位信号SNi连接，所述第二或非门214的输出端与所述第四传输门211d的第二连接端连接，同时作为所述触发器电路21的输出端，输出地址信号的反相信号Dn。

如图6所示，当所述触发器电路21在所述电路结构正常工作时，由于Read＝”0”，且Write＝”0”，故不对所述第一相变存储器和第二相变存储器进行读或写操作，此时，所述触发器电路21的复位端RNi为高电平，置位端SNi为低电平，其输入端接入所述N位循环计数器电路第i个输出端的输出信号Mi，并输出指向第i个存储器字的地址信号；当所述触发器电路21在所述电路结构掉电时，所述触发器电路21将地址信号D和地址信号的反相信号Dn输出至所述写控制电路22；当所述触发器电路21在所述电路结构上电时，所述触发器电路21根据所述状态恢复电路24输出的复位信号RNi和置位信号SNi，使其状态恢复至掉电前的状态。

作为示例，如图4所示，所述写控制电路包括第二、第三与非门221a和221b，第三、第四、第五、第六、第七反相器222a～222e，第三、第四或非门223a和223b，第一、第二PMOS管MP1和MP2，及第一、第二、第三、第四NMOS管MN1～MN4；所述第二与非门221a的第一输入端与所述第三反相器222a的输入端、第四反相器222b的输入端、第三与非门221b的第一输入端及第五反相器223c的输入端连接，同时接所述写信号产生电路27产生的写信号Write，所述第二与非门221a的第二输入端与所述第三或非门223a的第一输入端连接，同时接所述触发器电路21输出的地址信号D，所述第三或非门223a的第二输入端与所述第三反相器222a的输出端连接，所述第二与非门221a的输出端与第一PMOS管MP1的栅极连接，所述第一PMOS管MP1的源极接电源电压Vdd，所述第一PMOS管MP1的漏极与所述第一NMOS管MN1的漏极连接，作为所述写控制电路22的输出端，输出地址状态信号Da，同时与所述第六反相器222d的输入端连接，所述第六反相器222d的输出端作为所述写控制电路22的输出端，输出地址状态信号的反相信号Dna，所述第一NMOS管MN1的栅极与所述第三或非门223a的输出端连接，所述第一NMOS管MN1的源极接参考地Gnd，所述第三与非门221b的第二输入端与所述第四或非门223b的第一输入端连接，同时接所述触发器电路21输出的地址信号的反相信号Dn，所述第四或非门223b的第二输入端与所述第五反相器222c的输出端连接，所述第三与非门221b的输出端与所述第二PMOS管MP2的栅极连接，所述第二PMOS管MP2的源极接电源电压Vdd，所述第二PMOS管MP2的漏极与所述第二NMOS管MN2的漏极连接，作为所述写控制电路22的输出端，输出地址状态信号的反相信号Dna，同时与所述第七反相器222e的输入端连接，所述第七反相器222e的输出端作为所述写控制电路22的输出端，输出地址状态信号Da，所述第二NMOS管MN2的栅极与所述第四或非门223b的输出端连接，所述第二NMOS管MN2的源极接参考地Gnd，所述第四反相器222b的输出端分别与所述第三NMOS管MN3的栅极及第四NMOS管MN4的栅极连接，所述第三NMOS管MN3的漏极与所述第六反相器222d的输入端连接，所述第三NMOS管MN3的源极接参考地Gnd，所述第四NMOS管MN4的漏极与所述第七反相器222e的输入端连接，所述第四NMOS管MN4的源极接参考地Gnd。

如图4所示，当所述电路结构掉电时，此时，所述写信号Write＝”1”，所述写控制电路22基于所述触发器电路21输出的地址信号D和地址信号的反相信号Dn，输出地址信号的同相延迟信号Da及地址信号的反相信号的同相延迟信号Dna。

作为示例，如图4所示，所述存储电路23包括第一、第二电流源电路231和232，第一、第二相变存储器cell 1和cell 2，及第五、第六NMOS管MN5和MN6，所述第一电流源电路231的第一输入端和第二输入端分别与所述写控制电路22连接，所述第一电流源电路231的连接端与所述第一相变存储器cell 1的第一连接端连接，所述第一相变存储器cell 1的第二连接端与第五NMOS管MN5的漏极连接，所述第五NMOS管MN5的栅极接所述写信号产生电路27产生的写信号Write及读信号产生电路26产生的读信号Read，所述第五NMOS管MN5的源极接参考地Gnd；所述第二电流源电路232的第一输入端和第二输入端分别与所述写控制电路22连接，所述第二电流源电路232的连接端与所述第二相变存储器cell 2的第一连接端连接，所述第二相变存储器cell 2的第二连接端与所述第六NMOS管MN6的漏极连接，所述第六NMOS管MN6的栅极接所述写信号产生电路27产生的写信号Write及读信号产生电路26产生的读信号Read，所述第六NMOS管MN6的源极接参考地Gnd。

作为示例，如图7所示，所述第一电流源电路231和第二电流源电路232的电路结构相同，均包括第一、第二、第三电流源2311～2313，及第一、第二、第三开关K1～K3，所述第一电流源2311的输入端与所述第二电流源2312的输入端及所述第三电流源2313的输入端相连，同时与所述写控制电路22及状态恢复电路24连接，所述第一电流源2311的输出端与所述第一开关K1的第一连接端连接，所述第一开关K1的控制端接复位信号RNi，所述第二电流源2312的输出端与所述第二开关K2的第一连接端连接，所述第二开关K2的控制端接置位信号SNi，所述第三电流源2313的输出端与所述第三开关K3的第一连接端连接，所述第三开关K3的控制端接读信号Read，所述第一开关K1的第二连接端与所述第二开关K2的第二连接端及所述第三开关K3的第二连接端连接，同时与所述第一或第二相变存储器cell 1或cell 2的第一连接端连接。

如图7所示，在所述电路结构掉电时，即所述存储电路23在电源状态信号POFF＝”1”时，根据所述写控制电路22输出的地址信号的同相延迟信号Da和地址信号的反相信号的同相延迟信号Dna的电平高低，使所述第一或第二相变存储器发生复位或置位操作(即写入”0“或”1“)，将地址状态信号及地址状态信号的反相信号存储至第一或第二相变存储器中，实现掉电时对所述触发器电路输出的地址信号进行存储；在所述电路结构上电时，即所述存储电路23在电源状态信号POR＝”1“时，所述存储电路23在读信号Read的控制下，读出所述第一或第二相变存储器中存储的地址状态信号或地址状态信号的反相信号，并将其输出至状态恢复电路24。

作为示例，如图4所示，所述状态恢复电路24包括第一灵敏放大器241及第二灵敏放大器242，所述第一灵敏放大器241及第二灵敏放大器242的输入端均与所述存储电路23连接，所述第一灵敏放大器241的输出端与所述触发器电路21连接，输出复位信号RNi，所述第二灵敏放大器242的输出端与所述触发器电路21连接，输出置位信号SNi。

如图4所示，在所述电路结构上电时，所述读信号Read＝”1“，所述第一、第二灵敏放大器读出所述存储电路23输出的地址状态信号及地址状态信号的反相信号，根据所述地址状态信号及地址状态信号的反相信号产生复位信号和置位信号并输出(即若所述地址状态信号是”1”，则RNi＝”1”，SNi＝”0”，若所述地址状态信号是”0”，则RNi＝”0”，SNi＝”1”)，同时，将所述复位信号RNi和置位信号SNi反馈至所述N位循环计数器电路。

实施例二

本实施例提供一种利用实施例一所述电路实现扩展存储器操作次数的方法，所述方法包括：

在所述电路结构正常工作时，所述N位循环计数器电路根据输入的地址脉冲信号，在N个输出端依次产生一有效输出信号，所述N个地址产生电路根据所述N位循环计数器电路一输出端产生的有效输出信号，使与所述输出端对应的所述地址产生电路产生一地址信号并输出，所述存储器阵列根据所述地址产生电路输出的地址信号，将输入所述存储器阵列的数据写入所述地址信号对应的存储器字中，实现输入数据依次循环写入N个存储器字中；

在所述电路结构掉电时，所述N个地址产生电路将所述地址信号及地址信号的反相信号进行处理，产生一与所述地址信号对应的地址状态信号及地址状态信号的反相信号并进行存储；

在所述电路结构上电时，所述地址产生电路读出存储的所述地址状态信号及地址状态信号的反相信号，并根据所述地址状态信号及地址状态信号的反相信号产生一置位信号和复位信号，通过所述置位信号和复位信号使所述地址产生电路输出与所述地址状态信号对应的地址信号，同时将所述置位信号和复位信号反馈至N位循环计数器电路，所述N位循环计数器电路根据地址产生电路反馈的置位信号和复位信号，将所述N位循环计数器电路的状态恢复到掉电前状态。

需要说明的是，当所述电路结构正常工作时，所述N位循环计数器电路基于所述地址脉冲信号在N个输出端依次输出一有效输出信号，此时，与所述有效输出信号对应的地址产生电路中的所述触发器电路的复位端RNi为高电平，置位端SNi为低电平，由于此时Read＝”0”，且Write＝”0”，故不对所述第一相变存储器和第二相变存储器进行读或写操作，所述触发器电路根据所述N位循环计数器电路一输出端的输出信号Mi，输出指向第i个存储器字的地址信号，使输入存储器阵列中的数据写入第i个存储器字中；当所述电路结构掉电时，所述写控制电路22在写信号Write控制下，对所述触发器电路输出的地址信号及地址信号的反相信号进行处理，输出地址信号的同相延迟信号及地址信号的反相信号的同相延迟信号，所述存储电路在POFF的控制下，根据所述地址信号的同相延迟信号及地址信号的反相信号的同相延迟信号产生一地址状态信号及地址状态信号的反相信号并存储至第一相变存储器或第二相变存储器中，实现掉电时对所述触发器电路输出的地址信号进行存储；当所述电路结构上电时，所述存储电路在POR的控制下，读出第一相变存储器和第二相变存储器中存储的地址状态信号及地址状态信号的反相信号，并输出至状态恢复电路，所述状态恢复电路根据地址状态信号及地址状态信号的反相信号，产生复位信号和置位信号(如果地址状态信号是”1”，则RNi＝”1”，SNi＝”0”，如果地址状态信号是”0”，则RNi＝”0”，SNi＝”1”)，使触发器电路恢复到掉电前状态，同时将所述复位信号和置位信号反馈至所述N位循环计数器电路，使所述N位循环计数器电路的状态恢复至掉电前状态。

综上所述，本发明的一种扩展存储器操作次数的电路结构及方法，具有以下有益效果：

通过本发明所述电路结构和方法，实现把对一个存储器字的N次操作分散到N个不同的存储器字中，避免了对一个存储器字的过度操作；并在每次掉电时，通过把触发器电路的状态存储在非挥发相变存储器中，并在每次上电时，读出非挥发相变存储器中的数据，使触发器电路恢复到掉电前状态，同时使N位循环脉冲计数器电路恢复到掉电前的状态，并从掉电前的状态开始计数，避免了掉电、上电给某个存储器字产生不均衡的影响，保证了存储器字在任何情况下的均衡操作，扩展了存储器中各存储器字的操作次数，以满足对存储器字操作次数有较高要求的系统。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种扩展存储器操作次数的电路结构，其特征在于，所述电路结构包括：

N位循环计数器电路，用于根据输入的地址脉冲信号，在N个输出端依次产生一有效输出信号，并在所述电路结构上电时，根据地址产生电路反馈的置位信号和复位信号，将所述N位循环计数器电路的状态恢复到掉电前状态；

N个地址产生电路，与所述N位循环计数器电路连接，用于在所述电路结构正常工作时，根据所述N位循环计数器电路一输出端产生的有效输出信号，使与所述输出端对应的所述地址产生电路产生一地址信号并输出；在所述电路结构掉电时，将所述地址信号及地址信号的反相信号进行处理，产生一与所述地址信号对应的地址状态信号及地址状态信号的反相信号并进行存储；在所述电路结构上电时，读出存储的所述地址状态信号及地址状态信号的反相信号，并根据所述地址状态信号及地址状态信号的反相信号产生一置位信号和复位信号，通过所述置位信号和复位信号使所述地址产生电路输出与所述地址状态信号对应的地址信号，同时将所述置位信号和复位信号反馈至N位循环计数器电路；

存储器阵列，与N个所述地址产生电路连接，包括N个存储器字，用于根据所述地址产生电路输出的地址信号，将输入所述存储器阵列的数据写入所述地址信号对应的存储器字中，实现输入数据依次循环写入N个存储器字中；

其中，N为大于等于2的整数。

2.根据权利要求1所述的扩展存储器操作次数的电路结构，其特征在于，所述N位循环计数器电路包括N个第一触发器，N个第一与门及一个第一或非门，第一个第一触发器的输入端与所述第一或非门的输出端连接，后(N-1)个第一触发器的输入端均与前一第一触发器的输出端连接，N个所述第一触发器的输出端分别与N个所述第一与门的第一输入端一一对应连接，同时与所述第一或非门的输入端连接，N个所述第一与门的第二输入端接所述地址脉冲信号，N个所述第一与门的输出端作为所述N位循环计数器电路的输出端，其中，N个所述第一触发器的clk端口接地址脉冲信号，N个所述第一触发器的复位端分别接N个地址产生电路反馈的复位信号，N个所述第一触发器的置位端分别接N个地址产生电路反馈的置位信号。

3.根据权利要求1所述的扩展存储器操作次数的电路结构，其特征在于，所述地址产生电路包括：

触发器电路，用于在所述电路结构正常工作时，根据所述N位循环计数器电路输出的有效输出信号，产生一地址信号并输出，并在所述电路结构上电时，根据状态恢复电路输出的置位信号和复位信号，产生一与所述地址状态信号对应的地址信号及地址信号的反相信号并输出；

写控制电路，与所述触发器电路连接，用于在所述电路结构掉电时，将所述触发器电路输出的地址信号及地址信号的反相信号进行处理，产生一地址信号的同相延迟信号及地址信号的反相信号的同相延迟信号并输出；

存储电路，与所述写控制电路连接，用于在所述电路结构掉电时，根据所述写控制电路输出的地址信号的同相延迟信号及地址信号的反相信号的同相延迟信号，产生一地址状态信号及地址状态信号的反相信号并进行存储，及在所述电路结构上电时，读出存储的所述地址状态信号及地址状态信号的反相信号并输出；

状态恢复电路，其输入端与所述存储电路连接，其输出端与所述触发器电路连接，用于在所述电路结构上电时，根据所述存储电路输出的地址状态信号及地址状态信号的反相信号，产生一置位信号和复位信号并输出。

4.根据权利要求3所述的扩展存储器操作次数的电路结构，其特征在于，所述地址产生电路还包括：

电源检测电路，用于检测电源以产生电源状态信号；

写信号产生电路，与所述电源检测电路连接，用于根据电源状态信号及外部控制信号，产生写信号；

读信号产生电路，与所述电源检测电路连接，用于根据电源状态信号及外部控制信号，产生读信号。

5.根据权利要求4所述的扩展存储器操作次数的电路结构，其特征在于，所述触发器电路包括第一、第二、第三、第四传输门，第一与非门，第一、第二反相器及第二或非门：所述第一传输门的第一连接端与所述N位循环计数器电路的一输出端连接，所述第一传输门的第二连接端与所述第一与非门的第一输入端连接，同时与所述第二传输门的第一连接端连接，所述第一与非门的第二输入端与所述状态恢复电路产生的复位信号连接，所述第一与非门的输出端与所述第三传输门的第一连接端连接，同时与所述第一反相器的输入端连接，所述第一反相器的输出端与所述第二传输门的第二连接端连接，所述第三传输门的第二连接端与所述第二反相器的输入端连接，同时与所述第四传输门的第一连接端连接，所述第二反相器的输出端作为所述触发器电路的输出端，输出地址信号，同时与所述第二或非门的第一输入端连接，所述第二或非门的第二输入端与所述状态恢复电路产生的置位信号连接，所述第二或非门的输出端与所述第四传输门的第二连接端连接，同时作为所述触发器电路的输出端，输出地址信号的反相信号。

6.根据权利要求4所述的扩展存储器操作次数的电路结构，其特征在于，所述写控制电路包括第二、第三与非门，第三、第四、第五、第六、第七反相器，第三、第四或非门，第一、第二PMOS管，及第一、第二、第三、第四NMOS管；所述第二与非门的第一输入端与所述第三反相器的输入端、第四反相器的输入端、第三与非门的第一输入端及第五反相器的输入端连接，同时接所述写信号产生电路产生的写信号，所述第二与非门的第二输入端与所述第三或非门的第一输入端连接，同时接所述触发器电路输出的地址信号，所述第三或非门的第二输入端与所述第三反相器的输出端连接，所述第二与非门的输出端与第一PMOS管的栅极连接，所述第一PMOS管的源极接电源电压Vdd，所述第一PMOS管的漏极与所述第一NMOS管的漏极连接，作为所述写控制电路的输出端，输出地址状态信号，同时与所述第六反相器的输入端连接，所述第六反相器的输出端作为所述写控制电路的输出端，输出地址状态信号的反相信号，所述第一NMOS管的栅极与所述第三或非门的输出端连接，所述第一NMOS管的源极接参考地，所述第三与非门的第二输入端与所述第四或非门的第一输入端连接，同时接所述触发器电路输出的地址信号的反相信号，所述第四或非门的第二输入端与所述第五反相器的输出端连接，所述第三与非门的输出端与所述第二PMOS管的栅极连接，所述第二PMOS管的源极接电源电压Vdd，所述第二PMOS管的漏极与所述第二NMOS管的漏极连接，作为所述写控制电路的输出端，输出地址状态信号的反相信号，同时与所述第七反相器的输入端连接，所述第七反相器的输出端作为所述写控制电路的输出端，输出地址状态信号，所述第二NMOS管的栅极与所述第四或非门的输出端连接，所述第二NMOS管的源极接参考地，所述第四反相器的输出端分别与所述第三NMOS管的栅极及第四NMOS管的栅极连接，所述第三NMOS管的漏极与所述第六反相器的输入端连接，所述第三NMOS管的源极接参考地，所述第四NMOS管的漏极与所述第七反相器的输入端连接，所述第四NMOS管的源极接参考地。

7.根据权利要求4所述的扩展存储器操作次数的电路结构，其特征在于，所述存储电路包括第一、第二电流源电路，第一、第二相变存储器，及第五、第六NMOS管，所述第一电流源电路的第一输入端和第二输入端分别与所述写控制电路连接，所述第一电流源电路的连接端与所述第一相变存储器的第一连接端连接，所述第一相变存储器的第二连接端与第五NMOS管的漏极连接，所述第五NMOS管的栅极接所述写信号产生电路产生的写信号及读信号产生电路产生的读信号，所述第五NMOS管的源极接参考地；所述第二电流源电路的第一输入端和第二输入端分别与所述写控制电路连接，所述第二电流源电路的连接端与所述第二相变存储器的第一连接端连接，所述第二相变存储器的第二连接端与所述第六NMOS管的漏极连接，所述第六NMOS管的栅极接所述写信号产生电路产生的写信号及读信号产生电路产生的读信号，所述第六NMOS管的源极接参考地。

8.根据权利要求7所述的扩展存储器操作次数的电路结构，其特征在于，所述第一电流源电路和第二电流源电路的电路结构相同，均包括第一、第二、第三电流源，及第一、第二、第三开关，所述第一电流源的输入端与所述第二电流源的输入端及所述第三电流源的输入端相连，同时与所述写控制电路及状态恢复电路连接，所述第一电流源的输出端与所述第一开关的第一连接端连接，所述第一开关的控制端接复位信号，所述第二电流源的输出端与所述第二开关的第一连接端连接，所述第二开关的控制端接置位信号，所述第三电流源的输出端与所述第三开关的第一连接端连接，所述第三开关的控制端接读信号，所述第一开关的第二连接端与所述第二开关的第二连接端及所述第三开关的第二连接端连接，同时与所述第一或第二相变存储器的第一连接端连接。

9.根据权利要求4所述的扩展存储器操作次数的电路结构，其特征在于，所述状态恢复电路包括第一灵敏放大器及第二灵敏放大器，所述第一灵敏放大器及第二灵敏放大器的输入端均与所述存储电路连接，所述第一灵敏放大器的输出端与所述触发器电路连接，输出复位信号，所述第二灵敏放大器的输出端与所述触发器电路连接，输出置位信号。

10.一种利用如权利要求1～9任一项所述扩展存储器操作次数的电路实现扩展存储器操作次数的方法，其特征在于，所述方法包括：

在所述电路结构正常工作时，所述N位循环计数器电路根据输入的地址脉冲信号，在N个输出端依次产生一有效输出信号，所述N个地址产生电路根据所述N位循环计数器电路一输出端产生的有效输出信号，使与所述输出端对应的所述地址产生电路产生一地址信号并输出，所述存储器阵列根据所述地址产生电路输出的地址信号，将输入所述存储器阵列的数据写入所述地址信号对应的存储器字中，实现输入数据依次循环写入N个存储器字中；

在所述电路结构掉电时，所述N个地址产生电路将所述地址信号及地址信号的反相信号进行处理，产生一与所述地址信号对应的地址状态信号及地址状态信号的反相信号并进行存储；

在所述电路结构上电时，所述地址产生电路读出存储的所述地址状态信号及地址状态信号的反相信号，并根据所述地址状态信号及地址状态信号的反相信号产生一置位信号和复位信号，通过所述置位信号和复位信号使所述地址产生电路输出与所述地址状态信号对应的地址信号，同时将所述置位信号和复位信号反馈至N位循环计数器电路，所述N位循环计数器电路根据地址产生电路反馈的置位信号和复位信号，将所述N位循环计数器电路的状态恢复到掉电前状态。