CN107579117B - 晶体管结构 - Google Patents

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Abstract

本公开的各种实施例涉及晶体管结构。一种晶体管包括覆盖有绝缘栅的第一导电类型的准本征区域。该准本征区域在两个第二导电类型的第一掺杂区域之间延伸。主电极设置在这两个第一掺杂区域中的每一者上的。第二导电类型的第二掺杂区域被定位成与该准本征区域接触，但是与这两个第一掺杂区域电分离且物理分离一定距离。控制电极设置在该第二掺杂区域上。

Description

晶体管结构
优先权要求
本申请要求于2016年8月5日提交的法国申请专利号1657587的优先权益、以及于2016年7月5日提交的希腊申请专利号20160100358的优先权益，其公开内容以其全文通过引用结合在此。
技术领域
本公开涉及电子部件领域，并且具体涉及晶体管结构。
背景技术
N沟道MOS半导体晶体管包括均为N型掺杂的漏极区域和源极区域，该漏极区域和源极区域被覆盖着绝缘栅的沟道区域分离。主电极定位在漏极区域和源极区域上。正电压通过这些主电极被施加在漏极区域与源极区域之间。通过该晶体管在这些主电极之间的电流的流动于是由施加在栅极与源极之间的栅极电压、或控制电压控制。MOS半导体晶体管的优点是流向栅极的控制电流接近于零。
当控制电压大于阈值电压时，该晶体管在导电状态中并且电流通过晶体管在这些主电极之间流动。
当该控制电压从该导电状态减小时，一旦该控制电压低于该阈值电压，该MOS半导体晶体管就转换至关闭状态。只要该控制电压与该阈值电压之差小于几百毫伏，就仍有泄漏电流，则该晶体管处于轻微的断开状态中。泄漏电流的强度以取决于温度的方式随着控制电压的减小而减小。该泄漏电流根据该控制电压而变化通过该控制电压的减小所限定的亚阈值摆幅值来表征，该亚阈值摆幅值使得该泄漏电流的强度被除以10。在接近20℃的环境温度下，MOS半导体晶体管具有大于60mV/dec的亚阈值摆幅值。
由于高亚阈值摆幅值，为了使泄漏电流消失，控制电压应当比该阈值电压低得多，例如距离该阈值电压多于500mV。于是该晶体管被强有力地阻断，并且没有明显的电流流动通过该晶体管。
类似于该MOS半导体晶体管，双极晶体管包括与主电极接触的两个N型掺杂区域。发射极和集电极区域被基区分离开。正极电压被施加在该集电极与发射极之间。
当控制电流从该基区被导向至该发射极区域时，该双极晶体管处于开启状态中。为此，大于阈值电压的控制电压被施加在该基极与该发射极之间。该控制电流对应于通过该晶体管的空穴的流通。这种空穴的存在使得主电流能够在这些主电极之间流动。该双极晶体管于是具有由该主电流与该控制电流之比限定的增益。该双极晶体管的优点是其使得极高的主电流能够流动。
该控制电压被减小以阻断该双极晶体管。只要该控制电压接近该阈值电压，在该双极晶体管的主电极之间就剩余有泄漏电流，类似于MOS半导体晶体管的泄漏电流。与MOS半导体晶体管中的方式一样，该控制电压应当比该阈值电压低得多，这样使得该双极晶体管被强有力地阻断，并且没有明显的电流流动通过该晶体管。
需要一种能够结合MOS半导体晶体管和双极晶体管的一些优点并且克服它们全部或部分缺点的晶体管。
发明内容
因此，实施例提供了一种晶体管，包括：第一导电类型的准本征区域，该准本征区域覆盖有绝缘栅并且在两个第二导电类型的第一掺杂区域之间延伸，主电极安排在各第一区域上；以及该第二导电类型的第二掺杂区域，该第二掺杂区域与该准本征区域接触并且距这两个第一区域一定距离(电分离以及物理分离)，控制电极安排在该第二区域上。
根据实施例，该晶体管安排在SOI结构的绝缘体上。
根据实施例，该准本征区域是条形的，该第二掺杂区域包括安排在该准本征区域的一部分的任一侧上的两个电连接部分。
根据实施例，该准本征区域具有叉形，包括在柄与两个分支之间的连接部分，该柄的一部分在这两个第一区域之间延伸，该第二区域在这两个分支之间延伸，该第二区域与这两个分支接触并且与该连接部分接触。
根据实施例，该绝缘体安排在设有偏置触点的第一导电类型的半导体衬底上。
根据实施例，该绝缘体具有小于30nm的厚度。
根据实施例，该第二区域与第一区域物理分离小于500nm的距离。
根据实施例，该准本征区域的厚度小于20nm。
实施例提供了一种电子电路，该电子电路包括如以上限定的晶体管以及用于控制该晶体管的电路，其中，该第一导电类型是N型，并且该控制电路能够在每个主电极与该栅极之间施加大于0.5V的电压并且在该控制电极与该栅极之间施加大于1V的电压。
实施例提供了如以上限定的晶体管以及用于控制该晶体管的电路，其中，该第一导电类型是P型，并且该控制电路能够在该栅极与每个主电极之间施加大于0.5V的电压并且在该栅极与该控制电极之间施加大于1V的电压。
附图说明
上述特性和优势其他的特性和优势将在下文具体实施例的非限制性描述中结合所附附图进行详细描述，其中：
图1A至1D是简化图，展示了晶体管的实施例；
图2示出了根据图1A至图1D的实施例的晶体管中电流根据电压而产生的变化；
图3示出了电子电路，该电子电路包括根据图1A至图1D的实施例的晶体管；
图4是简化的横截面视图，展示了晶体管的另一个实施例；
图5是简化的顶视图，展示了晶体管的另一个实施例。
具体实施方式
为了清楚起见，相同部件在各种示意图中以相同的附图标记指示，此外，各个附图并不按比例绘制。为了清楚起见，仅示出并详细说明了对理解所描述的实施例有用的那些步骤和元件。
在下文的描述中，除非另外说明，当引用限制相对位置的术语(如术语“上方”和“下方”)时，参考相关元件在横截面视图中的定向。除非另外说明，表述“大约”意思是在10％之内，优选地在5％之内。
在本公开中，词语“准本征”指代本征半导体(未掺杂)或掺杂级别小于1015个原子/cm3的半导体。准本征半导体因此可以是轻微N型或P型掺杂的。进一步，“重掺杂”限定掺杂级别大于5*1018个原子/cm3的半导体。
图1A至1D展示了晶体管1的实施例。图1A是简化的透视图，其中未示出绝缘沟槽的绝缘材料。视图1B至1D对应沿着图1A中示出的对应面B、C、和D的截面视图。
晶体管1定位在绝缘体上半导体类型的SOI(例如，半导体上硅)结构的绝缘层3的一部分上。在SOI结构中，绝缘层3覆盖P型掺杂半导体衬底5，例如硅。
晶体管1包括P型准本征半导体(Pi)制成的准本征条带7。准本征条带7整个覆盖有栅极9，通过定位在该栅极与该条带之间的的绝缘体11被绝缘。晶体管1包括与准本征条带7的部分14相关联的导电结构13和与准本征条带7的部分16相关联的控制结构15。在图1B中示出的准本征条带7的准本征区域17定位在部分14与16之间并且将导电与控制结构13与15互连。
图1C中示出的导电结构13对应于MOS半导体晶体管的结构。导电结构13包括彼此相对地安排在准本征条带7的部分14的两侧的并且与准本征条带7的长边接触的重N型掺杂区域18和19。区域18对应于漏极区域，并且区域19对应于源极区域。连接至加有电位VC的节点23的主电极22与区域18接触。连接至加有电位VE的节点25的主电极24与N+区域19接触。栅极9连接至加有电位VG的节点27。
图1D中示出的控制结构15包括与区域18和19电分离且物理分离、彼此相对地安排在准本征条带7的部分16的两侧的并且例如通过突变结与准本征条带7的长边接触的重N型掺杂N+区域29和31。区域29和31通过电极37一起被连接至加有电位VB的节点35。
与区域18、19、29、和31中的一者相关联的各电极22、24、和37可以是部分或全部覆盖该N+区域的导电层部分或者可以是安排在该N+区域上的导电过孔。N+-型掺杂外延半导体部分(未示出)可以覆盖各个区域18、19、29、和31，相关联的电极于是覆盖该外延部分。衬底5通过接触区域39连接至施加有偏置电位VBG的节点。绝缘沟槽41界定并绝缘晶体管1与接触区域39。
根据不同于MOS半导体晶体管的操作模式来使用晶体管1。在此操作模式中，对应于导电结构13的MOS半导体晶体管被栅极电压强有力地阻断，例如该栅极电压距离该MOS半导体晶体管的阈值电压大于0.5V。正电压VC-VE施加在区域18与19之间，于是栅极电压对应与区域19之间的电压VG-VE。
虽然MOS半导体晶体管被强力阻断，控制结构15能够控制导电结构13的主电极之间的主电流的流动。为此，电压VB-VG被施加在一方面N+区域29和31与另一方面栅极9之间。
当电压VB-VG为正并且超过可能大于1V(例如大约为1.5V)的隧道效应阈值电压时，主电流流动。
确实，在此情况中，靠近N+区域29和31中的一者定位的区域7的价电子通过隧道效应离开区域7并且变成N+区域29或31中的导电电子。这些电子的离开对应于区域7中空穴的出现。从而获得从N+区域29和31流动至区域7的隧道电流。区域7与N+区域29和31之间的结点的突变有利于该隧道电流。
由于区域7的准本征特性，源自隧道电流的空穴可以通过再结合沿着显著的距离传播而不消失。因此，源自该隧道电流的空穴在定位在导电结构13中的区域7的部分14中传播。区域7的部分14与16之间的距离、或准本征区域17的宽度(在栅极宽度方向上)可以被限制为例如小于500nm的值。这能够使得在区域7的部分14中的空穴的传播变得容易。此外，由于区域7的条带形状，空穴被引导并且可以简单地到达整个区域7。同样，这能够使得在区域7的部分14中的空穴的传播变得容易。
在导电结构13中，定位在栅极9上方的准本征部分14的功能与双极晶体管的基区的功能类似。此双极晶体管包括形成发射极区域的区域19以及形成集电极区域的区域18。由于隧道效应阈值电压的高值，大于电压VE的电压VB足以使源自该隧道电流的空穴具有使其能够穿透到区域19中的能级。然后控制电流流动通过该双极晶体管。相应地，主电流在该双极晶体管中在区域18与区域19之间流动。
控制结构15的性质是当控制电压VB-VG从隧道效应阈值电压减小时，该隧道电流极其迅速地变成可以忽略的。此外，隧道电流与主电流之比对应于双极晶体管的增益。该隧道电流因此被该晶体管放大。
因此，根据优点，当控制电压VB-VG从该隧道效应阈值电压减小时，晶体管1中的主电流极其高并且极其迅速地减小。当控制电压VB-VG小于该隧道效应阈值电压时，由该控制电压的减小限定的亚阈值摆幅值小于60mV/dec，该亚阈值摆幅值使得主电流的强度被除以10。
图2示出了在图1A至图1D的晶体管1类型的晶体管中主电流ICE根据电位VB而发生变化的曲线的实例。这些曲线通过数字模拟被获得。曲线43、45、和47对应于栅极电位VG的固定负值，分别等于-0.9V、-0.8V、和-0.5V。电位VE和VBG为零，并且100mV的正电压被加在该集电极区域与该发射极区域之间。
在图2的实例中所使用的电位VG的固定至保证了MOS半导体晶体管被强力阻断。该亚阈值摆幅值大约为40mV。
在图1A至1D的实例中，设有接触区39的衬底5可以形成与晶体管1相关联的后栅极。MOS半导体晶体管阈值或隧道效应阈值电压的值可以通过施加至该后栅极的电位VBG的选定值来控制。当绝缘层3的厚度小时，例如小于30nm，这种控制更容易。
作为示例，N+区域29和31被掺杂至大于1020个原子/cm3的级别。作为示例，区域7具有小于20nm的厚度，该厚度对应于FDSOI类型的结构。使区域18与19分离的距离或栅极长度可以在从20至40nm的范围中。部分14的宽度可以在从0.5至2μm的范围中。部分16的宽度可以在从200至400nm的范围中。栅极9可以在区域18和19上沿着小于5nm的距离延伸。
应当注意的是，在晶体管1的实施例中，区域18和19可以相对于准本征区域7对称地安排。因此，虽然在所描述的实施例中，电压VC-VE是正的，但是其他操作模式是可能的，其他操作模式中电压VC-VE是负的，区域18对应于源极或发射极区域，并且区域19对应于漏极或集电极区域。
虽然已经描述了导电结构13的MOS半导体晶体管在强力阻断状态中的操作模式，但是该MOS半导体晶体管处于导电状态或轻微阻断状态中的其他操作模式是可能的。由栅极电压VG-VE控制的MOS半导体晶体管的操作于是可以与导电结构13的双极晶体管的操作相关联。为此，可以施加控制电压VB-VG，该控制电压能够将空穴注入到导电结构13中，同时施加通过其自身允许主电流在主电极之间的流动的电压VG-VE。
图3示出了电子电路50，该电子电路包括参照图1A至图1D进行描述的晶体管。在俯视图中以不同的比例示意性地展示了晶体管1。除了晶体管1之外的电子电路50的元件由短电路52(CTRL)代表。子电路52可以包括类似于晶体管1的晶体管。
当电路50操作时，子电路52对应地施加电位VB、VG、VE、和VC至晶体管1的对应的节点23、25、35、和37，同时将电位VBG施加至接触区39，这些电位对应于参照图1A至1D描述的操作模式。子电路52因此起到用于控制晶体管1的作用。
虽然参照图1A至1D描述的晶体管1的实施例包括安排在准本征区域7两侧的两个N+区域29和31，但是N+区域29和31中的一者被省略的实施例是可能的。
图4是晶体管60的实施例的简化俯视图，其中控制结构包括单个N+区域。绝缘栅极9A完全覆盖俯视图中具有矩形外形的准本征P型区域7A。重N型掺杂的N+区域18A和19A安排在该矩形的长边的两侧并且与区域7A接触。区域18A和19A通过主电极22和24连接至施加有电位VC和VE的节点23和25。与区域18A和19A物理分离且电分离的N+区域29A与区域7A的短边之一接触。虽然在图4中没有示出后栅极接触区，但是晶体管60可以关联后栅极。
虽然前文描述的实施例包括具有特定形状的准本征区域，但是该准本征区域可以具有包括与MOS半导体晶体管结构相关联的第一部分以及与重N型掺杂区域接触的第二部分的任何其他形状，此形状适配于该第一部分与该第二部分之间的空穴的流通。
图5是晶体管70的实施例的简化俯视图。晶体管70包括完全覆盖有绝缘栅极9B的准本征区域7B。准本征区域7B在俯视图中具有带有两个分支的叉形，即，其包括在条带中沿轴线延伸的柄，该条带通过连接部分在一端的两侧并且相对于此轴线正交地延续至矩形的分支。分支平行于该轴线远离该柄延伸。晶体管70包括导电结构13B，该导电结构与该柄的一部分相关联并且包括两个重N型掺杂N+区域18B和19B。区域18B和19B安排在该把手的两侧并且与连接部分分离。晶体管70进一步包括控制结构，该控制结构包括安排在分支之间、与其接触并且与该连接部分接触的重掺杂N型区域29B区域29B与区域7B之间的结点例如是突变的。晶体管70安排在覆盖衬底5的绝缘层3的表面上。
根据以上所描述的实施例，在操作中，电位VC、VE、VB、以及VG被对应地施加至区域18B、19B、29B、以及栅极9B上。
对于由该控制结构提供的给定的隧道电流强度，控制结构15B的构型能够限制寄生电容元件的电容，这些寄生电容元件一方面通过绝缘体11形成在准本征区域17与栅极9之间，另一方面通过绝缘层3形成在准本征区域17与衬底5之间。从而，控制结构15B提供了能够在高频率下操作的快速晶体管。
已经描述了具体实施例。本领域技术人员将想到各种变化、修改和改进。具体地，虽然所描述的实施例包括单个控制结构，但是其实实施例是可能的，在其他实施例中，准本征区域中央部分和两个末端部分，该中央部分被包括在导电结构中，并且各末端部分被包括在控制结构中。这两个控制结构于是可以对称地安排在该导电结构的两侧。这两个控制结构的重掺杂N型区域可以被连接至加有电位VB的相同节点。
虽然，在所描述的实施例中，该晶体管与后栅极相关联，但是该晶体管不与后栅极关联的其他实施例是可能的。
在所描述的实施例中，晶体管1包括对应于MOS半导体晶体管的导电结构。该MOS半导体晶体管还可以包括LDD-型(轻度掺杂漏极)区域。
虽然所描述的实施例包括与安排在栅极下方的准本征P型区域接触的N型重掺杂区域，但是该N和P导电类型可以交换。从而获得晶体管的实施例，包括：安排在准本征N型区域的两侧并且与其接触的第一重P型掺杂区域；以及与该准本征区域接触的至少一个第二重P型掺杂区域。这些操作模式类似于外加电压被替换成异号的电压的所描述的操作模式。
这些替换、修改和改进旨在为本公开内容的一部分，并且旨在位于本发明的精神和范围内。因此，上述描述只是举例而非旨在限制。本发明仅如在所附权利要求及其等效物中所限定的那样进行限制。

Claims (11)

1.一种晶体管，包括：
覆盖有绝缘栅的第一导电类型的准本征区域；
与所述准本征区域接触的两个第二导电类型的第一掺杂区域，其中，所述准本征区域在所述两个第一掺杂区域之间延伸；
安排在所述两个第一掺杂区域中的每一者上的主电极；
所述第二导电类型的第二掺杂区域，所述第二掺杂区域与所述准本征区域接触但是与所述两个第一掺杂区域中的每一者电分离且物理分离，以及
安排在所述第二掺杂区域上的控制电极，
其中所述第二掺杂区域被配置为响应于施加至所述控制电极的偏置将电荷提供至所述准本征区域，以将所述晶体管操作为双极晶体管，其中两个所述第一掺杂区域形成所述双极晶体管的发射极和集电极并且所述准本征区域形成所述双极晶体管的基极端子。
2.如权利要求1所述的晶体管，所述晶体管安排在绝缘体上半导体(SOI)结构的绝缘体层上。
3.如权利要求1所述的晶体管，其中，所述准本征区域是条形的，包括一对长边，所述长边各自与所述两个第一掺杂区域之一接触，并且其中，所述第二掺杂区域包括与所述准本征区域的所述长边接触的两个电连接部分。
4.如权利要求1所述的晶体管，其中，所述准本征区域是条形的，包括一对长边，所述长边各自与所述两个第一掺杂区域之一接触，并且其中，所述第二掺杂区域与所述准本征区域的短边接触。
5.如权利要求1所述的晶体管，其中，所述准本征区域具有叉形，包括：
柄；
两个分支；以及
在所述柄与所述两个分支之间的连接部分；
其中，所述柄的一部分在所述两个第一掺杂区域之间延伸；并且
其中，所述第二掺杂区域在所述两个分支之间延伸，其中，所述第二掺杂区域与所述两个分支中的每一者接触并且与所述连接部分接触。
6.如权利要求2所述的晶体管，其中，所述绝缘体层安排在设有偏置触点的所述第一导电类型的半导体衬底上。
7.如权利要求6所述的晶体管，其中，所述绝缘体层具有小于30nm的厚度。
8.如权利要求1所述的晶体管，其中，所述第二掺杂区域与所述两个第一掺杂区域在物理分离小于500nm的距离。
9.如权利要求1所述的晶体管，其中，所述准本征区域的厚度小于20nm。
10.一种电子电路，包括：
晶体管，所述晶体管包括：
覆盖有绝缘栅的第一导电类型的准本征区域；
与所述准本征区域接触的两个第二导电类型的第一掺杂区域，其中，所述准本征区域在所述两个第一掺杂区域之间延伸；
安排在所述两个第一掺杂区域中的每一者上的主电极；
所述第二导电类型的第二掺杂区域，所述第二掺杂区域与所述准本征区域接触但是与所述两个第一掺杂区域中的每一者电分离且物理分离，以及
安排在所述第二掺杂区域上的控制电极；
其中，所述第一导电类型是N型；以及
用于控制所述晶体管的电路，所述电路被配置成用于在每个所述主电极与所述绝缘栅之间施加大于0.5V的电压并且在所述控制电极与所述绝缘栅之间施加大于1V的电压。
11.一种电子电路，包括：
晶体管，所述晶体管包括：
覆盖有绝缘栅的第一导电类型的准本征区域；
与所述准本征区域接触的两个第二导电类型的第一掺杂区域，其中，所述准本征区域在所述两个第一掺杂区域之间延伸；
安排在所述两个第一掺杂区域中的每一者上的主电极；
所述第二导电类型的第二掺杂区域，所述第二掺杂区域与所述准本征区域接触但是与所述两个第一掺杂区域中的每一者电分离且物理分离，以及
安排在所述第二掺杂区域上的控制电极；
其中，所述第一导电类型是P型；以及
用于控制所述晶体管的电路，所述电路被配置成用于在所述绝缘栅与每个所述主电极之间施加大于0.5V的电压并且在所述绝缘栅与所述控制电极之间施加大于1V的电压。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3053834B1 (fr) * 2016-07-05 2020-06-12 Stmicroelectronics Sa Structure de transistor
US9941301B1 (en) * 2016-12-22 2018-04-10 Globalfoundries Inc. Fully depleted silicon-on-insulator (FDSOI) transistor device and self-aligned active area in FDSOI bulk exposed regions
US11295988B2 (en) 2020-06-11 2022-04-05 International Business Machines Corporation Semiconductor FET device with bottom isolation and high-κ first
US11949004B2 (en) * 2021-08-27 2024-04-02 Globalfoundries U.S. Inc. Lateral bipolar transistors with gate structure aligned to extrinsic base
US20230387208A1 (en) * 2022-05-31 2023-11-30 Stmicroelectronics (Crolles 2) Sas Lateral bipolar transistor

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5164805A (en) * 1988-08-22 1992-11-17 Massachusetts Institute Of Technology Near-intrinsic thin-film SOI FETS
JP3364559B2 (ja) * 1995-10-11 2003-01-08 三菱電機株式会社 半導体装置
US5573961A (en) * 1995-11-09 1996-11-12 Taiwan Semiconductor Manufacturing Company Ltd. Method of making a body contact for a MOSFET device fabricated in an SOI layer
US5773862A (en) * 1996-08-27 1998-06-30 Zycad Corporation Floating gate FGPA cell with separated select device
US6387739B1 (en) * 1998-08-07 2002-05-14 International Business Machines Corporation Method and improved SOI body contact structure for transistors
JP2002033484A (ja) * 2000-07-18 2002-01-31 Mitsubishi Electric Corp 半導体装置
US6566682B2 (en) 2001-02-09 2003-05-20 Micron Technology, Inc. Programmable memory address and decode circuits with ultra thin vertical body transistors
JP4227341B2 (ja) * 2002-02-21 2009-02-18 セイコーインスツル株式会社 半導体集積回路の構造及びその製造方法
US6919236B2 (en) * 2002-03-21 2005-07-19 Advanced Micro Devices, Inc. Biased, triple-well fully depleted SOI structure, and various methods of making and operating same
US6833556B2 (en) 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
US7163851B2 (en) * 2002-08-26 2007-01-16 International Business Machines Corporation Concurrent Fin-FET and thick-body device fabrication
US6800910B2 (en) * 2002-09-30 2004-10-05 Advanced Micro Devices, Inc. FinFET device incorporating strained silicon in the channel region
KR100526887B1 (ko) * 2004-02-10 2005-11-09 삼성전자주식회사 전계효과 트랜지스터 및 그의 제조방법
US7084462B1 (en) * 2005-04-15 2006-08-01 International Business Machines Corporation Parallel field effect transistor structure having a body contact
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7391647B2 (en) * 2006-04-11 2008-06-24 Mosys, Inc. Non-volatile memory in CMOS logic process and method of operation thereof
DE102006022126B4 (de) * 2006-05-11 2015-04-09 Infineon Technologies Ag Verfahren zum Herstellen eines elektronischen Bauelementes
US20080290413A1 (en) * 2007-05-21 2008-11-27 International Business Machines Corporation Soi mosfet with a metal semiconductor alloy gate-to-body bridge
JP2009277963A (ja) * 2008-05-16 2009-11-26 Toshiba Corp 半導体装置
JP2011040458A (ja) * 2009-08-07 2011-02-24 Renesas Electronics Corp 半導体装置およびその製造方法
US9577079B2 (en) 2009-12-17 2017-02-21 Infineon Technologies Ag Tunnel field effect transistors
US9019666B2 (en) * 2010-01-22 2015-04-28 Stmicroelectronics S.A. Electronic device, in particular for protection against electrostatic discharges, and method for protecting a component against electrostatic discharges
KR101274719B1 (ko) * 2010-06-11 2013-06-25 엘지디스플레이 주식회사 박막트랜지스터 기판 및 그 제조 방법과 그를 가지는 평판 표시 소자
WO2011162725A1 (en) 2010-06-25 2011-12-29 Agency For Science, Technology And Research Nanowire transistor and method for manufacturing a nanowire transistor
US20120205744A1 (en) * 2011-02-10 2012-08-16 O Kenneth K Body contact structure for a semiconductor device
FR2973570A1 (fr) * 2011-04-01 2012-10-05 St Microelectronics Sa Transistor a tension d'alimentation et/ou de seuil ajustables
US8772848B2 (en) * 2011-07-26 2014-07-08 Micron Technology, Inc. Circuit structures, memory circuitry, and methods
US8853776B2 (en) * 2011-09-21 2014-10-07 Infineon Technologies Austria Ag Power transistor with controllable reverse diode
TWI512905B (zh) * 2012-06-13 2015-12-11 Win Semiconductors Corp 化合物半導體元件晶圓整合結構
FR2992469B1 (fr) * 2012-06-25 2014-08-08 Commissariat Energie Atomique Transistor a effet tunnel
JP6100535B2 (ja) * 2013-01-18 2017-03-22 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2014229737A (ja) * 2013-05-22 2014-12-08 株式会社東芝 半導体装置
US9750433B2 (en) * 2013-05-28 2017-09-05 Lark Technologies, Inc. Using health monitor data to detect macro and micro habits with a behavioral model
US9520404B2 (en) * 2013-07-30 2016-12-13 Synopsys, Inc. Asymmetric dense floating gate nonvolatile memory with decoupled capacitor
US9614367B2 (en) 2013-09-13 2017-04-04 Stmicroelectronics Sa Electronic device for ESD protection
US9666717B2 (en) * 2014-03-18 2017-05-30 Global Foundries, Inc. Split well zero threshold voltage field effect transistor for integrated circuits
US9418903B2 (en) * 2014-05-21 2016-08-16 Globalfoundries Inc. Structure and method for effective device width adjustment in finFET devices using gate workfunction shift
US9484270B2 (en) * 2014-09-16 2016-11-01 International Business Machines Corporation Fully-depleted silicon-on-insulator transistors
KR102168302B1 (ko) * 2014-11-21 2020-10-22 삼성전자주식회사 3차원 채널을 이용하는 반도체 장치
FR3038775A1 (fr) * 2015-07-09 2017-01-13 St Microelectronics Sa Prise de contact substrat pour un transistor mos dans un substrat soi, en particulier fdsoi
US9935127B2 (en) * 2015-07-29 2018-04-03 Wuhan China Star Optoelectronics Technology Co., Ltd. Control circuit of thin film transistor
US9941300B2 (en) * 2015-12-16 2018-04-10 Globalfoundries Inc. Structure and method for fully depleted silicon on insulator structure for threshold voltage modification
FR3048304B1 (fr) * 2016-02-25 2019-03-15 Stmicroelectronics Sa Puce electronique a transistors a grilles avant et arriere
US9716136B1 (en) * 2016-03-16 2017-07-25 Globalfoundries Inc. Embedded polysilicon resistors with crystallization barriers
US10096708B2 (en) * 2016-03-30 2018-10-09 Stmicroelectronics Sa Enhanced substrate contact for MOS transistor in an SOI substrate, in particular an FDSOI substrate
FR3053834B1 (fr) * 2016-07-05 2020-06-12 Stmicroelectronics Sa Structure de transistor

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US10367068B2 (en) 2019-07-30
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