CN107507643A - Sram写电路控制方法 - Google Patents

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Abstract

本发明提供一种SRAM写电路控制方法，所述写电路管子的交叠产生寄生电容，通过调节写操作的时序，在进行写操作时，由交叠电容来把SRAM的位线拉低到负电位，从而能够在不增加电容电路的情况达到写辅助效果，增加写的正确性。

Description

SRAM写电路控制方法
技术领域
本发明涉及电子电路技术领域，尤其涉及一种SRAM写电路控制方法。
背景技术
随着工艺技术的越来越先进，IC电路的工作电压越来越低，而传统的SRAM(StaticRandom Access Memory，静态随机存取存储器)电路在低工作电压下会出现错误的读写，所以需要读写辅助电路来保证读写的正确性。传统的SRAM在进行写操作时，把0电位通过YMUX传输到位线，位线的0电位再写入存储单元。6管的SRAM电路有2条位线BL和BLb，若外部写入的是0电位，则0电位通过BL写入存储单元，实现写0操作；若外部写入的是1，则0电位通过BLb写入存储单元，实现写1操作。较低的工作电压会使SRAM的写操作出现错误，需要写辅助技术来保证正确的写操作。现有的写辅助技术为Negative BL写辅助技术，通过把位线拉到负电位而不是0电位来保证写的正确性。
在实现本发明的过程中，发明人发现现有技术中至少存在如下技术问题：现有的Negative BL写辅助技术，是通过在电路中增加电容电路，在进行写操作时把位线拉到负电位来增加写的正确性。增加的电容电路会增加写电路的复杂性以及面积。
发明内容
本发明提供的SRAM写电路控制方法，能够在不增加电容电路的情况达到写辅助效果，增加写的正确性。
本发明提供一种SRAM写电路控制方法，所述写电路包括第一非门、第二非门及第三非门，所述第一非门及第三非门的输入端连接写信号输入端，所述第三非门的输出端连接所述SRAM的第二位线BLb的门控管M2，所述第一非门的输出端连接所述第二非门的输入端，所述第二非门的输出端连接所述SRAM的第一位线BL的门控管M1，还包括第三门控管M3，该第三门控管M3的栅端连接控制信号EN的控制端，源端接地，漏端连接所述第二非门的输出端及所述第三非门的输出端，
在所述写信号输入端输入写信号DI；
将所述SRAM位线控制端处的电平信号YS由低电平变为高电平，与写信号DI相对应的0电位传输至所述SRAM的第一位线BL或第二位线BLb；
在所述控制信号EN的控制端将所述控制信号EN由高电平变为电平，所述第三门控管M3的寄生电容将所述位线BL或所述位线BLb的0电位拉低为负电位；
将所述SRAM字线控制端处的电平信号WL由低电平变为高电平，将所述位线BL或所述位线BLb的低电平写入存储单元。
可选地，所述SRAM包括字线、第一位线BL、第二位线BLb、存储单元、第一位线BL的第一门控管M1、第二位线BLb的第二门控管M2、所述存储单元连接所述字线，同时连接所述第一位线BL、第二位线BLb，所述字线连接字线控制端，所述字线控制端处的电平信号为WL，所述第一位线BL连接所述第一门控管M1，所述第二位线BLb连接所述第二门控管M2，所述第一门控管M1及所述第二门控管M2连接所述位线控制端，所述位线控制端的电平信号为YS。
可选地，在所述将所述SRAM字线控制端处的电平信号WL由低电平变为高电平之前，所述将所述SRAM位线控制端处的电平信号YS由低电平变为高电平之后，还包括：
将所述SRAM位线控制端处的电平YS由高电平变为低电平，所述第一门控管M1的寄生电容将所述位线BL的电位进一步拉低，或者所述第二门控管M2的寄生电容将所述位线BLb的电位进一步拉低。
可选地，所述第一门控管M1、第二门控管M2及第三门控管M3为鳍式场效应晶体管(FINFET)。
本发明实施例提供的SRAM写电路控制方法，所述写电路管子的交叠产生寄生电容，通过调节写操作的时序，在进行写操作时，由交叠电容来把SRAM的位线拉低到负电位，从而能够在不增加电容电路的情况达到写辅助效果，增加写的正确性。
附图说明
图1为本发明实施例提供的SRAM写电路控制方法的流程图
图2为传统的SRAM写电路；
图3为现有的通过增加电容电路达到写辅助效果的电路结构示意图；
图4为现有的通过增加电容电路达到写辅助效果的电路的时序控制图；
图5为本发明实施例提供的SRAM写电路结构示意图；
图6为本发明实施例提供的SRAM写电路的时序控制图；
图7为本发明实施例提供的SRAM写电路的改进的时序控制图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供一种SRAM写电路控制方法，所述写电路包括第一非门、第二非门及第三非门，所述第一非门及第三非门的输入端连接写信号输入端，所述第三非门的输出端连接所述SRAM的第二位线BLb的门控管M2，所述第一非门的输出端连接所述第二非门的输入端，所述第二非门的输出端连接所述SRAM的第一位线BL的门控管M1，还包括第三门控管M3，该第三门控管M3的栅端连接控制信号EN的控制端，源端接地，漏端连接所述第二非门的输出端及所述第三非门的输出端，如图1所示，所述方法包括：
S11、在所述写信号输入端输入写信号DI；
S12、将所述SRAM位线控制端处的电平信号YS由低电平变为高电平，与写信号DI相对应的0电位传输至所述SRAM的第一位线BL或第二位线BLb；
S13、在所述控制信号EN的控制端将所述控制信号EN由高电平变为电平，所述第三门控管M3的寄生电容将所述位线BL或所述位线BLb的0电位拉低为负电位；
S14、将所述SRAM字线控制端处的电平信号WL由低电平变为高电平，将所述位线BL或所述位线BLb的低电平写入存储单元。
本发明实施例提供的SRAM写电路控制方法，所述写电路管子的交叠产生寄生电容，通过调节写操作的时序，在进行写操作时，由交叠电容来把SRAM的位线拉低到负电位，从而能够在不增加电容电路的情况达到写辅助效果，增加写的正确性。
可选地，所述SRAM包括字线、第一位线BL、第二位线BLb、存储单元、第一位线BL的第一门控管M1、第二位线BLb的第二门控管M2、所述存储单元连接所述字线，同时连接所述第一位线BL、第二位线BLb，所述字线连接字线控制端，所述字线控制端处的电平信号为WL，所述第一位线BL连接所述第一门控管M1，所述第二位线BLb连接所述第二门控管M2，所述第一门控管M1及所述第二门控管M2连接所述位线控制端，所述位线控制端的电平信号为YS。
可选地，在所述将所述SRAM字线控制端处的电平信号WL由低电平变为高电平之前，所述将所述SRAM位线控制端处的电平信号YS由低电平变为高电平之后，还包括：
将所述SRAM位线控制端处的电平YS由高电平变为低电平，所述第一门控管M1的寄生电容将所述位线BL的电位进一步拉低，或者所述第二门控管M2的寄生电容将所述位线BLb的电位进一步拉低。
可选地，所述第一门控管M1、第二门控管M2及第三门控管M3为鳍式场效应晶体管(FINFET)。
图2示出传统的SRAM写电路，所述SRAM包括字线、第一位线BL、第二位线BLb、存储单元、第一位线BL的第一门控管M1、第二位线BLb的第二门控管M2、所述存储单元连接所述字线，同时连接所述第一位线BL、第二位线BLb，所述字线连接字线控制端，所述字线控制端处的电平信号为WL，所述第一位线BL连接所述第一门控管M1，所述第二位线BLb连接所述第二门控管M2，所述第一门控管M1及所述第二门控管M2连接所述位线控制端，所述位线控制端的电平信号为YS。所述写电路包括第一非门、第二非门及第三非门，所述第一非门及第三非门的输入端连接写信号输入端，所述第三非门的输出端连接所述SRAM的第二位线BLb的门控管M2，所述第一非门的输出端连接所述第二非门的输入端，所述第二非门的输出端连接所述SRAM的第一位线BL的门控管M1。
传统的SRAM写电路在进行写操作时，假设写入0电位，即DI＝0，在控制端的电平信号YS上升之后，DI的0电位由WBL通过M1管传输至BL，在字线WL信号上升为高电位后，BL的0电位写入存储单元。当外部写入的是1时，在控制端的电平信号YS上升之后，0电位由WBLb通过M2管传输至BLb，在字线WL信号上升为高电位后，BLb的0电位写入存储单元，从而实现写1的操作。
传统的SRAM写电路在低电压工作时，会出现写错误，图3示出了现有的通过增加电容电路来达到写辅助的效果，提高写的准确性，在图2中示出的写电路的基础上，增加了电容C1及第三门控管M3，该第三门控管M3的栅端连接控制信号EN的控制端，源端接地，漏端连接所述第二非门的输出端及所述第三非门的输出端，电容C1的一端连接控制信号EN的控制端，另一端连接第三门控管M3的漏端。图4示意出了该电路写0操作时的时序控制图，将所述SRAM位线控制端处的电平信号YS由低电平变为高电平，写信号DI的0电位传输至所述SRAM的第一位线BL，在所述控制信号EN的控制端将所述控制信号EN由高电平变为电平，所述第三门控管M3的寄生电容将所述位线BL的0电位拉低为负电位，以增加写的准确性。对于写1的操作，通过所述第三门控管M3的寄生电容将所述位线BLb的0电位拉低为负电位，以增加写的准确性。
现有的通过增加电容电路来达到写辅助的效果，提高了写的准确性，但增加的电容电路增加了写电路的复杂性以及面积。在进入28nm，乃至更先进的16nm工艺制程之后，金属线以及晶体管的寄生电阻，电容变大。那么，利用金属走线以及晶体管本身寄生的电容，就有机会达到拉低位线电位的效果。本发明通过在SRAM写电路中增加M3管和调节SRAM内部信号的时序来达到写辅助效果。如图5所示，在图2中示出的写电路的基础上，增加了第三门控管M3，该第三门控管M3的栅端连接控制信号EN的控制端，源端接地，漏端连接所述第二非门的输出端及所述第三非门的输出端。此电路不需要电容C1，通过电路的时序，由管子M1(M2)和M3的交叠电容Cgd1(Cgd2)和Cgd3来达到拉低位线电平的效果。图6示出了写0操作时的控制信号的时序控制图。具体地，
在所述写信号输入端输入写信号0；
将所述SRAM位线控制端处的电平信号YS由低电平变为高电平，写信号0电位传输至所述SRAM的第一位线BL；
在所述控制信号EN的控制端将所述控制信号EN由高电平变为电平，所述第三门控管M3的寄生电容Cgd3将所述位线BL的0电位拉低为负电位；
将所述SRAM字线控制端处的电平信号WL由低电平变为高电平，将所述位线BL的低电平写入存储单元。
对于写1的操作，相对应的通过所述第三门控管M3的寄生电容将所述位线BLb的0电位拉低为负电位，以增加写的准确性。
本发明另一个实施例提供一种改进的时序控制信号，如图7所示，
将所述SRAM位线控制端处的电平信号YS由低电平变为高电平，写信号0电位传输至所述SRAM的第一位线BL；
在所述控制信号EN的控制端将所述控制信号EN由高电平变为电平，所述第三门控管M3的寄生电容Cgd3将所述位线BL的0电位拉低为负电位；
将所述SRAM位线控制端处的电平YS由高电平变为低电平，所述第一门控管M1的寄生电容Cgd1将所述位线BL的电位进一步拉低；
将所述SRAM字线控制端处的电平信号WL由低电平变为高电平，将所述位线BL的低电平写入存储单元。
对于写1的操作，相对应的通过所述第三门控管M3的寄生电容Cgd3及所述第二门控管M2的寄生电容Cgd2将所述位线BLb的0电位拉低为负电位，以增加写的准确性。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (4)

1.一种SRAM写电路控制方法，所述写电路包括第一非门、第二非门及第三非门，所述第一非门及第三非门的输入端连接写信号输入端，所述第三非门的输出端连接所述SRAM的第二位线BLb的门控管M2，所述第一非门的输出端连接所述第二非门的输入端，所述第二非门的输出端连接所述SRAM的第一位线BL的门控管M1，其特征在于，还包括第三门控管M3，该第三门控管M3的栅端连接控制信号EN的控制端，源端接地，漏端连接所述第二非门的输出端及所述第三非门的输出端，
在所述写信号输入端输入写信号DI；
将所述SRAM位线控制端处的电平信号YS由低电平变为高电平，与写信号DI相对应的0电位传输至所述SRAM的第一位线BL或第二位线BLb；
在所述控制信号EN的控制端将所述控制信号EN由高电平变为电平，所述第三门控管M3的寄生电容将所述位线BL或所述位线BLb的0电位拉低为负电位；
将所述SRAM字线控制端处的电平信号WL由低电平变为高电平，将所述位线BL或所述位线BLb的低电平写入存储单元。
2.根据权利要求1所述的SRAM写电路控制方法，其特征在于，
所述SRAM包括字线、第一位线BL、第二位线BLb、存储单元、第一位线BL的第一门控管M1、第二位线BLb的第二门控管M2、所述存储单元连接所述字线，同时连接所述第一位线BL、第二位线BLb，所述字线连接字线控制端，所述字线控制端处的电平信号为WL，所述第一位线BL连接所述第一门控管M1，所述第二位线BLb连接所述第二门控管M2，所述第一门控管M1及所述第二门控管M2连接所述位线控制端，所述位线控制端的电平信号为YS。
3.根据权利要求2所述的SRAM写电路控制方法，其特征在于，在所述将所述SRAM字线控制端处的电平信号WL由低电平变为高电平之前，所述将所述SRAM位线控制端处的电平信号YS由低电平变为高电平之后，还包括：
将所述SRAM位线控制端处的电平YS由高电平变为低电平，所述第一门控管M1的寄生电容将所述位线BL的电位进一步拉低，或者所述第二门控管M2的寄生电容将所述位线BLb的电位进一步拉低。
4.根据权利要求1-3中任一项所述的SRAM写电路控制方法，其特征在于，所述第一门控管M1、第二门控管M2及第三门控管M3为鳍式场效应晶体管(FINFET)。
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