CN106067318A - 利用碳纳米场效应晶体管实现的三值静态随机存储单元 - Google Patents
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Abstract
本发明公开了一种利用碳纳米场效应晶体管实现的三值静态随机存储单元，包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管、第十一CNFET管和第十二CNFET管；第一CNFET管、第二CNFET管、第四CNFET管、第五CNFET管、第七CNFET管、第九CNFET管、第十CNFET管和第十一CNFET管为N型CNFET管，第三CNFET管、第六CNFET管、第八CNFET管和第十二CNFET管为P型CNFET管；优点是读写速度快、读出数据的稳定性较高，布线面积较小，功耗较低，且存储容量较大。
Description
技术领域
本发明涉及一种静态随机存储单元，尤其是涉及一种利用碳纳米场效应晶体管实现的三值静态随机存储单元。
背景技术
随着CMOS工艺和集成电路技术的发展，电路的微型化给人们的生活带来极大的方便，同时对高集成度和低功耗等特性提出更高的要求。特别是高集成度问题，由于特征尺寸缩小使得单位芯片面积上集成的元件数目急剧增加，集成电路的特征尺寸已经进入纳米量级。在超大规模集成电路(Very Large Scale Integration,VLSI)中，有70％以上的硅片面积用于布线，进一步制约集成度的提高。在纳米量级下，互连线寄生效应带来的门延时、互连线串扰、功耗增加等问题变得更加严重。多值逻辑(Multi-Valued Logic,MVL)电路的特性为解决这些问题提供了新的途径。多值逻辑突破了传统二值逻辑信号取值“0”、“1”的限制，如多值逻辑最小基的三值逻辑，其信号可取值“0”、“1”和“2”，因此多值逻辑电路单线信息携带量高，空间或时间利用率充分，有效的降低芯片的布线面积，提高电路的集成度。
以往集成电路的发展遵循着摩尔定律,但随着芯片设计进入深亚微米阶段,MOS管工艺开始逼近其物理极限,集成电路设计领域面临着许多新的挑战:比如短沟道效应、光刻技术、高的泄漏电流和薄氧化层隧穿效应等。因此,发展新型电子器件及其低功耗电路已成为目前研究领域的热点,如使用互连线优化电路、单电子晶体管、双门浮栅晶体管和碳纳米场效应晶体管(CNFET，Carbon Nanotube Field Effect Transistor)等。其中CNFET是一种新型的低功耗高性能器件，它具有良好的电学和化学特性。将CNFET应用到低功耗集成电路芯片中,不仅能增强器件的性能,而且还丰富了微小面积芯片的有效功能。
静态随机存储单元作为集成电路中的基本组成单元，在集成电路设计中具有重要的地位。现有的静态随机存储单元通常为采用CMOS技术设计的二值静态随机存储单元。目前应用比较广泛的静态随机存储单元的电路图如图1所示，该静态随机存储单元采用六个CMOS管组成，在写操作时，将位线BL和预充电到相应电平，将字线点位WL拉高，CMOS管M5和CMOS管M6打开，将位线BL和数据写入，以写入数据“1”为例，将BL预充电到高电平，为低电平，WL为高电平时使得CMOS管M5和CMOS管M6打开，利用BL和的电平来改变原来存储的逻辑值；在读操作时，将位线BL和预充电到高电平，如果Q节点存储的值为“1”，节点的逻辑值为“0”，当WL为高电平时，CMOS管M5和CMOS管M6打开，BL电位不变，被放电到底电平，从而将数据读出。但是该静态随机存储单元存在以下问题：一、在写操作时，位线BL和预充电到相应电平比较难以改变交叉耦合反相器存储的逻辑值，需要调节好各个CMOS管参数，并且将数据写入需要一段时间，降低了写入数据的速度；二、在读操作时，当WL为高电平时，位线BL和预充电为高电平的电压会影响节点Q和上存储的逻辑值，从而在读出过程中，有可能破坏内部存储的数据，读出数据的稳定性较差；三、数据的读出与写入都是通过位线BL和由此导致增加静态随机存储单元的布线面积的增加；四、功耗较高；五、存储容量较小。
鉴此，结合三值逻辑，利用碳纳米场效应晶体管来实现三值静态随机存储单元对于改进目前静态随机存储单元存在的问题具有重要意义。
发明内容
本发明所要解决的技术问题是提供一种读写速度快、读出数据的稳定性较高，布线面积较小，功耗较低，且存储容量较大的利用碳纳米场效应晶体管实现的三值静态随机存储单元。
本发明解决上述技术问题所采用的技术方案为：一种利用碳纳米场效应晶体管实现的三值静态随机存储单元，包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管、第十一CNFET管和第十二CNFET管；所述的第一CNFET管、所述的第二CNFET管、所述的第四CNFET管、所述的第五CNFET管、所述的第七CNFET管、所述的第九CNFET管、所述的第十CNFET管和所述的第十一CNFET管为N型CNFET管，所述的第三CNFET管、所述的第六CNFET管、所述的第八CNFET管和所述的第十二CNFET管为P型CNFET管；所述的第一CNFET管的源极、所述的第七CNFET管的源极所述的第九CNFET管的源极接地；所述的第一CNFET管的漏极和所述的第二CNFET管的源极连接，所述的第一CNFET管的栅极为所述的三值静态随机存储单元的反相写控制信号输入端，用于输入写控制信号的反相信号；所述的第二CNFET管的漏极、所述的第三CNFET管的漏极、所述的第四CNFET管的源极、所述的第七CNFET管的栅极、所述的第六CNFET管的栅极和所述的第十CNFET管的漏极连接；所述的第二CNFET管的栅极、所述的第三CNFET管的栅极、所述的第五CNFET管的源极、所述的第六CNFET管的漏极、所述的第七CNFET管的漏极、所述的第八CNFET管的栅极和所述的第九CNFET管的栅极连接，所述的第三CNFET管的源极、所述的第四CNFET管的栅极、所述的第五CNFET管的栅极、所述的第六CNFET管的源极和所述的第八CNFET管的源极均接入第一电源；所述的第四CNFET管的漏极和所述的第五CNFET管的漏极接入第二电源，所述的第二电源为所述的第一电源的一半；所述的第八CNFET管的漏极、所述的第九CNFET管的漏极、所述的第十一CNFET管的漏极和所述的第十二CNFET管的漏极连接，所述的第十CNFET管的栅极为所述的三值静态随机存储单元的写控制信号输入端，所述的三值静态随机存储单元的写控制信号输入端用于接入写控制信号；所述的第十CNFET管的源极、所述的第十一CNFET管的源极和所述的第十二CNFET管的源极连接且其连接线为三值静态随机存储单元的位线；所述的第十一CNFET管的栅极为所述的三值静态随机存储单元的读控制信号输入端，所述的三值静态随机存储单元的读控制信号输入端用于接入读控制信号，所述的第十二CNFET管的栅极为所述的三值静态随机存储单元的反相读控制信号输入端，所述的三值静态随机存储单元的反相读控制信号输入端用于接入读控制信号的反相信号。
所述的第一CNFET管的管径为1.488nm，所述的第二CNFET管的管径为0.783nm，所述的第三CNFET管的管径为0.783nm，所述的第四CNFET管的管径为1.018nm，所述的第五CNFET管的管径为1.018nm，所述的第六CNFET管的管径为0.783nm，所述的第七CNFET管的管径为0.783nm，所述的第八CNFET管的管径为0.783nm，所述的第九CNFET管的管径为0.783nm，所述的第十CNFET管的管径为1.488nm，所述的第十一CNFET管的管径为0.783nm，所述的第十二CNFET管的管径为0.783nm。
所述的第一电源为0.9V，所述的第二电源为0.45V。
与现有技术相比，本发明的优点在于通过第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管、第十一CNFET管和第十二CNFET管构建三值静态随机存储单元，第一CNFET管、第二CNFET管、第四CNFET管、第五CNFET管、第七CNFET管、第九CNFET管、第十CNFET管和第十一CNFET管为N型CNFET管，第三CNFET管、第六CNFET管、第八CNFET管和第十二CNFET管为P型CNFET管；第一CNFET管的源极、第七CNFET管的源极第九CNFET管的源极接地；第一CNFET管的漏极和第二CNFET管的源极连接，第一CNFET管的栅极为三值静态随机存储单元的反相写控制信号输入端，用于输入写控制信号的反相信号；第二CNFET管的漏极、第三CNFET管的漏极、第四CNFET管的源极、第七CNFET管的栅极、第六CNFET管的栅极和第十CNFET管的漏极连接；第二CNFET管的栅极、第三CNFET管的栅极、第五CNFET管的源极、第六CNFET管的漏极、第七CNFET管的漏极、第八CNFET管的栅极和第九CNFET管的栅极连接，第三CNFET管的源极、第四CNFET管的栅极、第五CNFET管的栅极、第六CNFET管的源极和第八CNFET管的源极均接入第一电源；第四CNFET管的漏极和第五CNFET管的漏极接入第二电源，第二电源为第一电源的一半；第八CNFET管的漏极、第九CNFET管的漏极、第十一CNFET管的漏极和第十二CNFET管的漏极连接，第十CNFET管的栅极为三值静态随机存储单元的写控制信号输入端，三值静态随机存储单元的写控制信号输入端用于接入写控制信号；第十CNFET管的源极、第十一CNFET管的源极和第十二CNFET管的源极连接且其连接线为三值静态随机存储单元的位线；第十一CNFET管的栅极为三值静态随机存储单元的读控制信号输入端，三值静态随机存储单元的读控制信号输入端用于接入读控制信号，第十二CNFET管的栅极为三值静态随机存储单元的反相读控制信号输入端，三值静态随机存储单元的反相读控制信号输入端用于接入读控制信号的反相信号；在写操作时，通过写控制信号的反相信号W_B和写控制信号W的控制，在写入数据时，写控制信号W为高电平，写控制信号的反相信号W_B为低电平，第十CNFET管打开、第一CNFET管关闭，切断了第二CNFET管、第三CNFET管和第四CNFET管构成的反相器与第五CNFET管、第六CNFET管和第七CNFET管构成的反相器的交叉耦合，数据很容易写入第五CNFET管、第六CNFET管和第七CNFET管构成的反相中，当完成数据写入后，写控制信号W为低电平，写控制信号的反相信号W_B为高电平，使第二CNFET管、第三CNFET管和第四CNFET管构成的反相器与第五CNFET管、第六CNFET管和第七CNFET管构成的反相器恢复交叉耦合，来稳定写入的数据，由于在写入数据过程中切断了两个反相器的交叉耦合，写入数据速度加快，提高了工作速度，写入的数据也稳定；在读操作时，采用第二CNFET管的栅极、第三CNFET管的栅极、第五CNFET管的源极、第六CNFET管的漏极、第七CNFET管的漏极、第八CNFET管的栅极和第九CNFET管的栅极的连接节点Q_B来控制第八CNFET管和第九CNFET管，通过第十一CNFET管和第十二CNFET管将数据传输到位线BL上，这里读出的数据是接地信号和第一电源Vdd，此时，读出的数据与第二CNFET管的漏极、第三CNFET管的漏极、第四CNFET管的源极、第七CNFET管的栅极、第六CNFET管的栅极和第十CNFET管的漏极的连接节点Q以及第二CNFET管的栅极、第三CNFET管的栅极、第五CNFET管的源极、第六CNFET管的漏极、第七CNFET管的漏极、第八CNFET管的栅极和第九CNFET管的栅极的连接节点Q_B存储的逻辑值无关，读出过程位线BL上的电压不会影响内部存储的逻辑值，既提高写入数据的稳定性也提高读取数据的稳定性；另外本发明的三值静态随机存储单元采用单端口的读出与写入，这样可以减少静态随机存储单元设计过程的布线面积，使其布线面积较小，本发的明三值静态随机存储单元结合三值逻辑和CNFET管实现，其存储信息密度高，存储容量是二值静态随机存储单元的容量的1.58倍，而且与传统CMOS设计的二值静态随机存储单元相比读写速度提高了24％，功耗较低。
附图说明
图1为现有技术的基于CMOS技术的二值静态随机存储单元的电路图；
图2为本发明的利用碳纳米场效应晶体管实现的三值静态随机存储单元的电路图；
图3为本发明的利用碳纳米场效应晶体管实现的三值静态随机存储单元的读操作HSPICE仿真图；
图4为本发明的利用碳纳米场效应晶体管实现的三值静态随机存储单元的写操作HSPICE仿真图；
图5为本发明的利用碳纳米场效应晶体管实现的三值静态随机存储单元的在工艺偏差下的静态噪声容限曲线。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例一：如图2所示，一种利用碳纳米场效应晶体管实现的三值静态随机存储单元，包括第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第四CNFET管T4、第五CNFET管T5、第六CNFET管T6、第七CNFET管T7、第八CNFET管T8、第九CNFET管T9、第十CNFET管T10、第十一CNFET管T11和第十二CNFET管T12；第一CNFET管T1、第二CNFET管T2、第四CNFET管T4、第五CNFET管T5、第七CNFET管T7、第九CNFET管T9、第十CNFET管T10和第十一CNFET管T11为N型CNFET管，第三CNFET管T3、第六CNFET管T6、第八CNFET管T8和第十二CNFET管T12为P型CNFET管；第一CNFET管T1的源极、第七CNFET管T7的源极第九CNFET管T9的源极接地；第一CNFET管T1的漏极和第二CNFET管T2的源极连接，第一CNFET管T1的栅极为三值静态随机存储单元的反相写控制信号输入端，用于输入写控制信号的反相信号W_B；第二CNFET管T2的漏极、第三CNFET管T3的漏极、第四CNFET管T4的源极、第七CNFET管T7的栅极、第六CNFET管T6的栅极和第十CNFET管T10的漏极连接；第二CNFET管T2的栅极、第三CNFET管T3的栅极、第五CNFET管T5的源极、第六CNFET管T6的漏极、第七CNFET管T7的漏极、第八CNFET管T8的栅极和第九CNFET管T9的栅极连接，第三CNFET管T3的源极、第四CNFET管T4的栅极、第五CNFET管T5的栅极、第六CNFET管T6的源极和第八CNFET管T8的源极均接入第一电源Vdd；第四CNFET管T4的漏极和第五CNFET管T5的漏极接入第二电源Vdd1，第二电源Vdd1为第一电源Vdd的一半；第八CNFET管T8的漏极、第九CNFET管T9的漏极、第十一CNFET管T11的漏极和第十二CNFET管T12的漏极连接，第十CNFET管T10的栅极为三值静态随机存储单元的写控制信号输入端，三值静态随机存储单元的写控制信号输入端用于接入写控制信号W；第十CNFET管T10的源极、第十一CNFET管T11的源极和第十二CNFET管T12的源极连接且其连接线为三值静态随机存储单元的位线BL；第十一CNFET管T11的栅极为三值静态随机存储单元的读控制信号输入端，三值静态随机存储单元的读控制信号输入端用于接入读控制信号R，第十二CNFET管T12的栅极为三值静态随机存储单元的反相读控制信号输入端，三值静态随机存储单元的反相读控制信号输入端用于接入读控制信号R的反相信号R_B。
实施例二：如图2所示，一种利用碳纳米场效应晶体管实现的三值静态随机存储单元，包括第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第四CNFET管T4、第五CNFET管T5、第六CNFET管T6、第七CNFET管T7、第八CNFET管T8、第九CNFET管T9、第十CNFET管T10、第十一CNFET管T11和第十二CNFET管T12；第一CNFET管T1、第二CNFET管T2、第四CNFET管T4、第五CNFET管T5、第七CNFET管T7、第九CNFET管T9、第十CNFET管T10和第十一CNFET管T11为N型CNFET管，第三CNFET管T3、第六CNFET管T6、第八CNFET管T8和第十二CNFET管T12为P型CNFET管；第一CNFET管T1的源极、第七CNFET管T7的源极第九CNFET管T9的源极接地；第一CNFET管T1的漏极和第二CNFET管T2的源极连接，第一CNFET管T1的栅极为三值静态随机存储单元的反相写控制信号输入端，用于输入写控制信号的反相信号W_B；第二CNFET管T2的漏极、第三CNFET管T3的漏极、第四CNFET管T4的源极、第七CNFET管T7的栅极、第六CNFET管T6的栅极和第十CNFET管T10的漏极连接；第二CNFET管T2的栅极、第三CNFET管T3的栅极、第五CNFET管T5的源极、第六CNFET管T6的漏极、第七CNFET管T7的漏极、第八CNFET管T8的栅极和第九CNFET管T9的栅极连接，第三CNFET管T3的源极、第四CNFET管T4的栅极、第五CNFET管T5的栅极、第六CNFET管T6的源极和第八CNFET管T8的源极均接入第一电源Vdd；第四CNFET管T4的漏极和第五CNFET管T5的漏极接入第二电源Vdd1，第二电源Vdd1为第一电源Vdd的一半；第八CNFET管T8的漏极、第九CNFET管T9的漏极、第十一CNFET管T11的漏极和第十二CNFET管T12的漏极连接，第十CNFET管T10的栅极为三值静态随机存储单元的写控制信号输入端，三值静态随机存储单元的写控制信号输入端用于接入写控制信号W；第十CNFET管T10的源极、第十一CNFET管T11的源极和第十二CNFET管T12的源极连接且其连接线为三值静态随机存储单元的位线BL；第十一CNFET管T11的栅极为三值静态随机存储单元的读控制信号输入端，三值静态随机存储单元的读控制信号输入端用于接入读控制信号R，第十二CNFET管T12的栅极为三值静态随机存储单元的反相读控制信号输入端，三值静态随机存储单元的反相读控制信号输入端用于接入读控制信号R的反相信号R_B。
本实施例中，第一CNFET管T1的管径为1.488nm，第二CNFET管T2的管径为0.783nm，第三CNFET管T3的管径为0.783nm，第四CNFET管T4的管径为1.018nm，第五CNFET管T5的管径为1.018nm，第六CNFET管T6的管径为0.783nm，第七CNFET管T7的管径为0.783nm，第八CNFET管T8的管径为0.783nm，第九CNFET管T9的管径为0.783nm，第十CNFET管T10的管径为1.488nm，第十一CNFET管T11的管径为0.783nm，第十二CNFET管T12的管径为0.783nm。
实施例三：如图2所示，一种利用碳纳米场效应晶体管实现的三值静态随机存储单元，包括第一CNFET管T1、第二CNFET管T2、第三CNFET管T3、第四CNFET管T4、第五CNFET管T5、第六CNFET管T6、第七CNFET管T7、第八CNFET管T8、第九CNFET管T9、第十CNFET管T10、第十一CNFET管T11和第十二CNFET管T12；第一CNFET管T1、第二CNFET管T2、第四CNFET管T4、第五CNFET管T5、第七CNFET管T7、第九CNFET管T9、第十CNFET管T10和第十一CNFET管T11为N型CNFET管，第三CNFET管T3、第六CNFET管T6、第八CNFET管T8和第十二CNFET管T12为P型CNFET管；第一CNFET管T1的源极、第七CNFET管T7的源极第九CNFET管T9的源极接地；第一CNFET管T1的漏极和第二CNFET管T2的源极连接，第一CNFET管T1的栅极为三值静态随机存储单元的反相写控制信号输入端，用于输入写控制信号的反相信号W_B；第二CNFET管T2的漏极、第三CNFET管T3的漏极、第四CNFET管T4的源极、第七CNFET管T7的栅极、第六CNFET管T6的栅极和第十CNFET管T10的漏极连接；第二CNFET管T2的栅极、第三CNFET管T3的栅极、第五CNFET管T5的源极、第六CNFET管T6的漏极、第七CNFET管T7的漏极、第八CNFET管T8的栅极和第九CNFET管T9的栅极连接，第三CNFET管T3的源极、第四CNFET管T4的栅极、第五CNFET管T5的栅极、第六CNFET管T6的源极和第八CNFET管T8的源极均接入第一电源Vdd；第四CNFET管T4的漏极和第五CNFET管T5的漏极接入第二电源Vdd1，第二电源Vdd1为第一电源Vdd的一半；第八CNFET管T8的漏极、第九CNFET管T9的漏极、第十一CNFET管T11的漏极和第十二CNFET管T12的漏极连接，第十CNFET管T10的栅极为三值静态随机存储单元的写控制信号输入端，三值静态随机存储单元的写控制信号输入端用于接入写控制信号W；第十CNFET管T10的源极、第十一CNFET管T11的源极和第十二CNFET管T12的源极连接且其连接线为三值静态随机存储单元的位线BL；第十一CNFET管T11的栅极为三值静态随机存储单元的读控制信号输入端，三值静态随机存储单元的读控制信号输入端用于接入读控制信号R，第十二CNFET管T12的栅极为三值静态随机存储单元的反相读控制信号输入端，三值静态随机存储单元的反相读控制信号输入端用于接入读控制信号R的反相信号R_B。
本实施例中，第一CNFET管T1的管径为1.488nm，第二CNFET管T2的管径为0.783nm，第三CNFET管T3的管径为0.783nm，第四CNFET管T4的管径为1.018nm，第五CNFET管T5的管径为1.018nm，第六CNFET管T6的管径为0.783nm，第七CNFET管T7的管径为0.783nm，第八CNFET管T8的管径为0.783nm，第九CNFET管T9的管径为0.783nm，第十CNFET管T10的管径为1.488nm，第十一CNFET管T11的管径为0.783nm，第十二CNFET管T12的管径为0.783nm。
本实施例中，第一电源Vdd为0.9V，第二电源Vdd1为0.45V。
本发明的利用碳纳米场效应晶体管实现的三值静态随机存储单元的工作原理为：在写操作时，通过写控制信号的反相信号W_B和写控制信号W的控制，在写入数据时，写控制信号W为高电平，写控制信号的反相信号W_B为低电平，第十CNFET管T10打开、第一CNFET管T1关闭，切断了第二CNFET管T2、第三CNFET管T3和第四CNFET管T4构成的反相器与第五CNFET管T5、第六CNFET管T6和第七CNFET管T7构成的反相器的交叉耦合，数据很容易写入第五CNFET管T5、第六CNFET管T6和第七CNFET管T7构成的反相中，当完成数据写入后，写控制信号W为低电平，写控制信号的反相信号W_B为高电平，使第二CNFET管T2、第三CNFET管T3和第四CNFET管T4构成的反相器与第五CNFET管T5、第六CNFET管T6和第七CNFET管T7构成的反相器恢复交叉耦合，来稳定写入的数据，由于在写入数据过程中切断了两个反相器的交叉耦合，写入数据速度加快，提高了工作速度，写入的数据也稳定；在读操作时，采用第二CNFET管T2的栅极、第三CNFET管T3的栅极、第五CNFET管T5的源极、第六CNFET管T6的漏极、第七CNFET管T7的漏极、第八CNFET管T8的栅极和第九CNFET管T9的栅极的连接节点Q_B来控制第八CNFET管T8和第九CNFET管T9，通过第十一CNFET管T11和第十二CNFET管T12将数据传输到位线BL上，这里读出的数据是接地信号和第一电源Vdd，此时，读出的数据与第二CNFET管T2的漏极、第三CNFET管T3的漏极、第四CNFET管T4的源极、第七CNFET管T7的栅极、第六CNFET管T6的栅极和第十CNFET管T10的漏极的连接节点Q以及第二CNFET管T2的栅极、第三CNFET管T3的栅极、第五CNFET管T5的源极、第六CNFET管T6的漏极、第七CNFET管T7的漏极、第八CNFET管T8的栅极和第九CNFET管T9的栅极的连接节点Q_B存储的逻辑值无关，读出过程位线BL上的电压不会影响内部存储的逻辑值，既提高写入数据的稳定性也提高读取数据的稳定性；另外本发明的三值静态随机存储单元采用单端口的读出与写入，这样可以减少静态随机存储单元设计过程的布线面积，使其布线面积较小，本发的明三值静态随机存储单元结合三值逻辑和CNFET管实现，其存储信息密度高，存储容量是二值静态随机存储单元的容量的1.58倍，而且与传统CMOS设计的二值静态随机存储单元相比读写速度提高了24％，功耗较低。图3为本发明的利用碳纳米场效应晶体管实现的三值静态随机存储单元的读操作HSPICE仿真图，与理论分析完全一致，证明了本发明的利用碳纳米场效应晶体管实现的三值静态随机存储单元的读操作功能正确。图5为本发明的利用碳纳米场效应晶体管实现的三值静态随机存储单元的写操作HSPICE仿真图，与理论分析完全一致，证明本发明的利用碳纳米场效应晶体管实现的三值静态随机存储单元的写操作功能正确。
静态噪声容限(Static Noise Margin,SNM)是衡量静态随机存储单元抗干扰能力的一个重要参数。静态噪声容限是指静态随机存储单元所能承受的最大直流噪声信号的幅值，若超过这个值，存储结点的状态会发生错误翻转。SNM可以用蝶形曲线来表示，蝶形曲线是通过反相器的电压传输特性(Voltage-Transfer Characteristic,VTC)曲线和镜像的逆变换的电压传输特性曲线绘制得到。图5为本发明的利用碳纳米场效应晶体管实现的三值静态随机存储单元的在工艺偏差下的静态噪声容限曲线。与二值静态随机存储单元的蝶形曲线相比，本发明的利用碳纳米场效应晶体管实现的三值静态随机存储单元的蝶形曲线具有更多的正方形，最小正方形的对角线限定本发明的利用碳纳米场效应晶体管实现的三值静态随机存储单元的SNM，本发明的利用碳纳米场效应晶体管实现的三值静态随机存储单元具有较好的抗干扰性。
Claims (3)
1.一种利用碳纳米场效应晶体管实现的三值静态随机存储单元，其特征在于包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管、第十一CNFET管和第十二CNFET管；所述的第一CNFET管、所述的第二CNFET管、所述的第四CNFET管、所述的第五CNFET管、所述的第七CNFET管、所述的第九CNFET管、所述的第十CNFET管和所述的第十一CNFET管为N型CNFET管，所述的第三CNFET管、所述的第六CNFET管、所述的第八CNFET管和所述的第十二CNFET管为P型CNFET管；所述的第一CNFET管的源极、所述的第七CNFET管的源极所述的第九CNFET管的源极接地；所述的第一CNFET管的漏极和所述的第二CNFET管的源极连接，所述的第一CNFET管的栅极为所述的三值静态随机存储单元的反相写控制信号输入端，用于输入写控制信号的反相信号；所述的第二CNFET管的漏极、所述的第三CNFET管的漏极、所述的第四CNFET管的源极、所述的第七CNFET管的栅极、所述的第六CNFET管的栅极和所述的第十CNFET管的漏极连接；所述的第二CNFET管的栅极、所述的第三CNFET管的栅极、所述的第五CNFET管的源极、所述的第六CNFET管的漏极、所述的第七CNFET管的漏极、所述的第八CNFET管的栅极和所述的第九CNFET管的栅极连接，所述的第三CNFET管的源极、所述的第四CNFET管的栅极、所述的第五CNFET管的栅极、所述的第六CNFET管的源极和所述的第八CNFET管的源极均接入第一电源；所述的第四CNFET管的漏极和所述的第五CNFET管的漏极接入第二电源，所述的第二电源为所述的第一电源的一半；所述的第八CNFET管的漏极、所述的第九CNFET管的漏极、所述的第十一CNFET管的漏极和所述的第十二CNFET管的漏极连接，所述的第十CNFET管的栅极为所述的三值静态随机存储单元的写控制信号输入端，所述的三值静态随机存储单元的写控制信号输入端用于接入写控制信号；所述的第十CNFET管的源极、所述的第十一CNFET管的源极和所述的第十二CNFET管的源极连接且其连接线为三值静态随机存储单元的位线；所述的第十一CNFET管的栅极为所述的三值静态随机存储单元的读控制信号输入端，所述的三值静态随机存储单元的读控制信号输入端用于接入读控制信号，所述的第十二CNFET管的栅极为所述的三值静态随机存储单元的反相读控制信号输入端，所述的三值静态随机存储单元的反相读控制信号输入端用于接入读控制信号的反相信号。
2.根据权利要求1所述的一种利用碳纳米场效应晶体管实现的三值静态随机存储单元，其特征在于所述的第一CNFET管的管径为1.488nm，所述的第二CNFET管的管径为0.783nm，所述的第三CNFET管的管径为0.783nm，所述的第四CNFET管的管径为1.018nm，所述的第五CNFET管的管径为1.018nm，所述的第六CNFET管的管径为0.783nm，所述的第七CNFET管的管径为0.783nm，所述的第八CNFET管的管径为0.783nm，所述的第九CNFET管的管径为0.783nm，所述的第十CNFET管的管径为1.488nm，所述的第十一CNFET管的管径为0.783nm，所述的第十二CNFET管的管径为0.783nm。
3.根据权利要求1所述的一种利用碳纳米场效应晶体管实现的三值静态随机存储单元，其特征在于所述的第一电源为0.9V，所述的第二电源为0.45V。
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