CN107492540A - 半导体器件及其制造方法 - Google Patents
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Abstract
本申请涉及半导体器件及其制造方法。在硅衬底的表面上方形成标记。标记包括其中同心布置多个矩形凹槽图案的氧化硅膜和形成在凹槽图案中的氮化硅膜。在硅衬底的表面上方形成P型外延层。然后，形成光致抗蚀剂图案。在光致抗蚀剂图案中，在标记区域中形成矩形的开口图案。对光致抗蚀剂图案的基底进行光学重合检查。
Description
相关申请的交叉引用
这里通过参考并入2016年6月9日提交的日本专利申请No.2006-115296的全部公开内容，包括说明书、附图和摘要。
技术领域
本发明涉及半导体器件及其制造方法，并且优选地适用于包括例如外延层和用于重合检查(superposition inspection)的标记的半导体器件。
背景技术
在包括高耐压半导体元件的半导体器件中，在包括硅衬底的半导体衬底中形成多个pn结结构。当形成pnp结结构时，通过将n型杂质注入到p型硅衬底的表面中来形成n型区域。然后，使用外延生长方法在其n型区域的表面上形成p型区域(外延层)。
在p型区域上定义元件区域。在元件区域中，形成诸如n沟道型高耐压MOS晶体管的高耐压半导体元件。通过在使用外延生长方法形成的p型区域中的预定区域中形成元件隔离区域来限定元件区域。
为了在p型区域中形成元件隔离区域，预先在硅衬底的表面上形成用于重合检查的标记。通过检测该标记和光致抗蚀剂图案，确定用于形成元件隔离区域的期望的光致抗蚀剂图案是否已经相对于基底图案形成在预定位置。
在例如在p型区域中形成高耐压元件的漏极区域时，该标记被应用于确定是否形成了期望的光致抗蚀剂图案。在日本未审查专利申请公开No.2008-16639中公开了这种类型的半导体器件。
发明内容
在形成p型区域时的外延生长中，从硅衬底的表面生长具有与硅衬底的晶体相同的晶格常数的硅，由此形成外延层(p型区域)。
提供了表面相对于预定的晶向倾斜的硅衬底，以抑制表面的粗糙度(雾度(haze))。也就是说，存在具有偏角(off angle)的硅衬底。在该硅衬底中，外延层根据偏角倾斜地生长。
此时，在标记区域中，相对于具有预定厚度的标记的图案，根据从暴露的硅衬底的表面部分的偏角倾斜地生长硅。因此，在标记区域中，可能不期望地导致对硅和标记的表面形态的对称性的破坏。
如果表面形态的对称性被破坏，则在光学检查是否相对于基底图案形成了期望的光致抗蚀剂图案时，检查精度降低。从本说明书和附图的描述中，其他目的和新特征将是显而易见的。
根据一个实施例，提供一种具有晶体衬底、标记、晶体层和层间绝缘膜的半导体器件。标记形成在所述晶体衬底的第一区域中。晶体层以排除布置所述标记的区域之外的状态形成在晶体衬底上方。层间绝缘膜被形成为覆盖所述标记和所述晶体层。所述标记包括第一绝缘膜和第二绝缘膜，该第一绝缘膜具有凹槽图案，而该第二绝缘膜形成在所述凹槽图案中并且具有不同于所述第一绝缘膜的材料。
根据另一个实施例，提供一种制造半导体器件的方法，包括以下步骤。在晶体衬底的第一区域中形成标记。使用外延生长方法在暴露的晶体衬底的表面上方形成晶体层。通过施加一光致抗蚀剂以覆盖所述晶体层和标记并执行光刻工艺来形成一个光致抗蚀剂图案。使用所述一个光致抗蚀剂图案作为掩膜来处理所述晶体层。形成所述标记的步骤包括以下步骤。在所述晶体衬底的表面上方形成第一绝缘膜。通过施加另一光致抗蚀剂来覆盖所述第一绝缘膜并进行光刻工艺，形成另一光致抗蚀剂图案。通过使用所述另一光致抗蚀剂图案作为刻蚀掩膜来刻蚀所述第一绝缘膜，形成具有凹槽图案的第一图案。形成具有不同于所述第一绝缘膜的材料的第二绝缘膜，以覆盖所述第一图案。通过对所述第二绝缘膜的整个表面进行各向异性刻蚀以去除所述第二绝缘膜，同时保留位于所述凹槽图案中的第二绝缘膜的部分，形成第二图案。
根据一个实施例的半导体器件，可以提高用于光学检查是否已经相对于基底图案形成期望的光致抗蚀剂图案的检查精度。
根据另一实施例的半导体器件的制造方法，可以提高用于光学检查是否相对于基底图案形成期望的光致抗蚀剂图案的检查精度。
附图说明
图1是示出根据第一实施例的半导体器件的平面图。
图2是在同一实施例中沿图1所示的II-II线的横截面图。
图3是示出在同一实施例中的半导体器件的制造方法的一个工艺的横截面图。
图4是示出在同一实施例中的图3所示的工艺之后的工艺的横截面图。
图5是示出在同一实施例中的图4所示的工艺中的标记区域的局部放大横截面图。
图6是示出在同一实施例中的在图4和图5所示的工艺之后执行的工艺的局部放大横截面图。
图7是示出在同一实施例中的在图6所示的工艺之后执行的工艺的局部放大横截面图。
图8是示出在同一实施例中的在图7所示的工艺之后执行的工艺的局部放大横截面图。
图9是示出在同一实施例中的在图8所示的工艺之后执行的工艺的局部放大横截面图。
图10是示出在同一实施例中的在图9所示的工艺中的标记区域和元件区域的横截面图。
图11示出在同一实施例中的在图10所示的工艺之后执行的工艺的横截面图。
图12示出在同一实施例中的在图11所示的工艺之后执行的工艺的横截面图。
图13是示意性地示出在同一实施例中的图12所示的工艺中的标记区域和元件区域的p型外延层的表面状态的局部放大横截面图。
图14是示出在同一实施例中的在图12所示的工艺之后执行的工艺中的标记区域的局部放大横截面图。
图15是示出在同一实施例中的在图14所示的工艺中的标记区域和元件区域的横截面图，并且包括沿图14所示的XV-XV线的横截面。
图16示出在同一实施例中的在图15所示的工艺之后执行的工艺的横截面图。
图17是示出在同一实施例中的在图16所示的工艺之后执行的工艺中的标记区域的局部放大横截面图。
图18是示出在同一实施例中的在图17所示的工艺中的标记区域和元件区域的横截面图，并且包括沿图17所示的XVIII-XVIII线的横截面。
图19是示出在同一实施例中的在图18所示的工艺之后执行的工艺的横截面图。
图20是示出在同一实施例中的在图19所示的工艺之后执行的工艺的横截面图。
图21是示出在同一实施例中的在图20所示的工艺之后执行的工艺的横截面图。
图22是示出在同一实施例中的在图21所示的工艺之后执行的工艺的横截面图。
图23是示出在根据比较例子的半导体器件的制造方法的一个工艺中的标记区域的局部放大横截面图。
图24是示出图23所示的工艺之后的执行的工艺的局部横截面图，并且图24是用于说明根据比较例子的半导体器件的问题的局部放大横截面图。
图25是示出在同一实施例中的半导体器件的制造方法的一个工艺的横截面图，用于说明半导体器件的功能效果。
图26是示出在同一实施例中在图25所示工艺之后执行的工艺的横截面图，用于说明半导体器件的功能效果。
图27是示出在同一实施例在图26所示工艺中的标记区域的局部放大横截面图，用于说明半导体器件的功能效果。
图28是示出在同一实施例中作为改型的在标记区域中形成的对准标记的例子的局部放大截面图。
图29是示出在同一实施例中作为改型的在标记区域中形成的对准标记的另一例子的局部放大截面图。
图30是标记区域的局部放大横截面图，示出根据第二实施例的半导体器件的制造方法的一个工艺。
图31是示出在同一实施例中的在图30所示的工艺之后执行的工艺的局部放大横截面图。
图32是示出在同一实施例中的在图31所示的工艺中的标记区域和元件区域的横截面图。
图33是示出在同一实施例中的在图32所示的工艺之后执行的工艺中的标记区域的局部放大横截面图。
图34是示出在同一实施例中的在图33所示的工艺中的标记区域和元件区域的横截面图，并且包括沿图33所示的XXXIV-XXXIV线的横截面图。
图35是示出在同一实施例中的在图34所示的工艺之后执行的工艺的横截面图，并且是示出根据同一实施例的半导体器件的横截面图。
图36是示出标记区域的局部放大横截面图，并且示出根据第三实施例的半导体器件的制造方法中的一个工艺。
图37是示出在同一实施例中的在图36所示的工艺之后执行的工艺的局部放大横截面图。
图38是示出在同一实施例中的在图37所示的工艺中的标记区域和元件区域的横截面图。
图39是示出在同一实施例中的在图38所示的工艺之后执行的工艺中的标记区域的局部放大横截面图。
图40是示出在同一实施例中的在图39所示的工艺中的标记区域和元件区域的横截面图，并且包括沿图39所示的XL-XL线的横截面图。
图41是示出在同一实施例中的在图40所示的工艺之后执行的工艺的横截面图，并且是示出根据本实施例的半导体器件的横截面图。
图42是示出标记区域的局部放大横截面图，示出根据第四实施例的半导体器件的制造方法中的一个工艺。
图43是示出在同一实施例中的在图42所示的工艺之后执行的工艺的局部放大横截面图。
图44是示出在同一实施例中的在图43所示的工艺之后执行的工艺的局部放大横截面图。
图45是示出在同一实施例中的在图44所示的工艺中的标记区域和元件区域的横截面图。
图46是示出在同一实施例中的在图45所示的工艺之后执行的工艺中的标记区域的局部放大横截面图。
图47是示出在同一实施例中的在图46所示的工艺中的标记区域和元件区域的横截面图，并且包括沿图46所示的XLVII-XLVII线的横截面图。
图48是示出在同一实施例中的在图47所示的工艺之后执行的工艺的横截面图，并且是示出根据同一实施例的半导体器件的横截面图。
具体实施方式
第一实施例
现在将描述根据第一实施例的半导体器件。如图1和图2所示，在半导体衬底SUB上，限定了元件区域ETR和标记区域MKR。半导体衬底SUB包括硅衬底SB(晶体衬底)和p型外延层PEL(晶体层)。使用外延生长方法在硅衬底SB的表面上方形成p型外延层PEL。在元件区域ETR中，预先从硅衬底SB的表面形成预定深度的N型注入区域NIR，以形成pn结。
在位于元件区域ETR中的p型外延层PEL中形成元件隔离区域EIR。在元件隔离区域EIR中，在沟槽中形成元件隔离膜。在元件区域ETR中，例如形成高耐压NMOS晶体管HVNT作为高耐压半导体元件。高耐压NMOS晶体管HVNT包括作为漏极的N型杂质区域NDR和高浓度N型杂质区域NHDR、作为源极的N型杂质区NSR和栅电极GE。
在由元件隔离区域EIR限定的p型外延层PEL的预定区域中形成N型杂质区域NDR和高浓度N型杂质区域NHDR。在由元件隔离区域EIR限定的p型外延层PEL的另一预定区域中形成N型杂质区域NSR。在夹在N型杂质区域NDR和N型杂质区域NSR之间的p型外延层PEL的一部分上方，通过栅极绝缘膜GIF形成栅电极GE。
在标记区域MKR中，在硅衬底SB的表面上方形成标记MK。在光学确定通过光刻工艺形成的光致抗蚀剂图案是否已经相对于基底图案形成在期望位置时，使用标记MK。这将在后面具体描述。
标记MK由具有不同材料的两种绝缘膜形成。在这种情况下，作为一个例子，由氧化硅膜SOF和氮化硅膜SNF形成。在矩形氧化硅膜SOF中同心地形成凹槽图案。氮化硅膜SNF形成在凹槽图案中。在标记区域MKR中，在排除布置标记MK的区域的状态中形成p型外延层PEL。
形成层间绝缘膜IL以覆盖高耐压NMOS晶体管HVNT、标记MK和p型外延层PEL。接触插塞CPD和CPS形成在穿过层间绝缘膜IL的接触孔CH中。接触插塞CPD电耦合到高浓度N型杂质区NHDR，而接触插塞CPS电耦合到N型杂质区域NSR。
形成多层布线结构MIL以覆盖层间绝缘膜IL。多层布线结构MIL具有多个布线层，包括电耦合到接触插塞CPD和CPS的布线(未示出)。在该半导体器件中，例如，标记区域MKR布置在划线区域SCR中。然而，标记区域MKR可以被布置在元件区域ETR中。根据第一实施例的半导体器件如上所述地配置。
现在将描述上述半导体器件的制造方法的示例。如图3所示，首先，制备硅衬底SB。如图4所示，使用CVD(化学气相沉积)方法在硅衬底SB的表面上形成氧化硅膜SOF。氧化硅膜SOF的厚度约为例如400nm。除了CVD方法之外，氧化硅膜SOF例如可以通过执行硅衬底SB的热氧化来形成。
施加光致抗蚀剂(未示出)以覆盖氧化硅膜SOF。进行预定的光刻工艺，由此在标记区域MKR中形成光致抗蚀剂图案PR1。图5是示出放大的标记区域MKR的横截面图。在光致抗蚀剂图案PR1中同心地形成多个矩形凹槽图案。
如图6所示，使用光致抗蚀剂图案PR1作为刻蚀掩膜，对氧化硅膜SOF进行刻蚀处理。如图7所示，去除光致抗蚀剂图案PR1，从而暴露图案化的氧化硅膜SOF。在氧化硅膜SOF上，与光致抗蚀剂图案PR1对应的多个矩形凹槽图案TP同心地形成。每个凹槽图案TP的宽度例如为约200nm。
现在形成具有与氧化硅膜SOF不同的材料的绝缘膜。如图8所示，使用例如CVD方法形成氮化硅膜SNF，以覆盖氧化硅膜SOF。此时，氮化硅膜SNF也形成在凹槽图案TP中，以填充凹槽图案TP。氮化硅膜SNF的厚度约为例如120nm。对氮化硅膜SNF的整个表面进行各向异性刻蚀工艺(整个表面的回刻蚀工艺)。
以这种方式，如图9所示，去除了氮化硅膜SNF的位于氧化硅膜SOF的上表面上方和位于硅衬底SB的表面上方的部分，同时保留位于凹槽图案TP中和位于氧化硅膜SOF侧壁上的部分。如图10所示，在标记区域MKR中形成由氧化硅膜SOF和氮化硅膜SNF形成的标记MK。
如图11所示，通过将N型杂质注入到元件区域ETR中而形成N型注入区域NIR。如图12所示，使用外延生长方法，在包括N型注入区域NIR的表面的暴露的硅衬底SB的表面上形成P型外延层PEL。P型外延的厚度约为例如几μm至6μm。
此时，在标记区域MKR中布置标记MK的区域中，硅衬底SB的表面被氧化硅膜SOF和氮化硅膜SNF覆盖。因此，在布置标记MK的区域中不生长P型外延层PEL。
现在将描述P型外延层PEL的表面。将作为晶体衬底的硅衬底SB以偏角切割。硅衬底SB的表面相对于预定的晶向倾斜。因此，如图13的虚线框所示，从硅衬底SB的表面生长的P型外延层PEL的表面反映了硅衬底SB的倾斜表面，导致倾斜的表面形态。
形成用于形成N型杂质区域NDR的光致抗蚀剂图案(参见图2)。施加光致抗蚀剂(未示出)以覆盖标记MK和P型外延层PEL。如图14和图15所示，进行预定的光刻工艺，由此形成光致抗蚀剂图案PR2。
在光致抗蚀剂图案PR2中，在元件区域ETR中形成用于暴露P型外延层PEL的开口图案KPE2。在标记区域MKR中，形成矩形开口图案KPM2以包围标记MK。
执行重合检查以确定光致抗蚀剂图案PR2是否已经相对于基底图案形成在预定位置。通过光学检测标记MK和开口图案KPM2，并比较标记MK的中心位置和矩形开口图案KPM2的中心位置来进行重合检查。只要中心位置的偏移量在预定范围内，就确定光致抗蚀剂图案PR2相对于基底图案形成在预定位置。
如图16所示，使用光致抗蚀剂图案PR2作为注入掩膜，通过注入N型杂质在元件区域ETR中形成N型杂质区域NDR。之后，去除光致抗蚀剂图案PR2。
形成用于形成元件区域的光致抗蚀剂图案。施加光致抗蚀剂(未示出)以覆盖标记MK和P型外延层PEL。如图17和图18所示，通过执行预定的光刻工艺来形成光致抗蚀剂图案PR3。
在光致抗蚀剂图案PR3中，在元件区域ETR中形成用于暴露P型外延层PEL的开口图案KPE3。在标记区域MKR中，形成矩形开口图案KPM3以包围标记MK。
执行重合检查以确定光致抗蚀剂图案PR3是否已经相对于基底图案形成在预定位置。通过光学检测标记MK和开口图案KPM3，并比较标记MK的中心位置和矩形开口图案KPM3的中心位置来进行重合检查。只要中心位置的偏移量在预定范围内，则确定光致抗蚀剂图案PR3已经形成在相对于基底图案的预定位置。
如果中心位置的偏移量超过预定范围，则确定光致抗蚀剂图案PR3没有形成在相对于基底图案的预定位置。在这种情况下，去除光致抗蚀剂图案PR3，并且重新进行光刻工艺，从而形成光致抗蚀剂图案PR3。
对新形成的光致抗蚀剂图案PR3进行重合检查。如果中心位置的偏移量在预定范围内，则确定光致抗蚀剂图案PR3已经相对于基底图案形成在预定位置。如果中心位置的偏移量超过预定范围，则重复执行上述工艺直到其在预定范围内。
如图19所示，使用光致抗蚀剂图案PR3作为刻蚀掩膜，对曝光的P型外延层PEL执行刻蚀工艺。结果，在元件区域ETR中形成沟槽TCE。在标记区域MKR中，形成沟槽TCM以包围标记MK。之后，去除光致抗蚀剂图案PR3。
如图20所示，在沟槽TCE和沟槽TCM的每个中形成元件隔离绝缘膜EIF。在元件区域ETR中，使用形成在沟槽TCE中的元件隔离绝缘膜EIF形成元件隔离区域EIR。
使用热氧化方法在P型外延层PEL的表面上方形成氧化硅膜(未图示)。然后，在氧化硅膜上方形成导电膜(未示出)，例如多晶硅膜。
如图21所示，执行预定的光刻工艺和刻蚀工艺。通过这样做，栅极绝缘膜GIF介入P型外延层PEL上方，形成栅电极GE。进行预定的光刻工艺，由此形成作为注入掩膜的光致抗蚀剂图案(未图示)。
使用光致抗蚀剂图案作为注入掩膜来注入N型杂质，从而在N型杂质区域NDR中形成杂质浓度高于N型杂质区域NDR的高浓度N型杂质区域NHDR。N型杂质区域NDR和高浓度N型杂质区域NHDR是高耐压NMOS晶体管HVNT的漏极。在P型外延层PEL的区域中形成N型杂质区域NSR。N型杂质区域NSR是高耐压NMOS晶体管HVNT的源极。
如图22所示，使用例如CVD方法形成诸如氧化硅膜的层间绝缘膜IL，以覆盖高耐压NMOS晶体管HVNT和标记MK。执行预定的光刻工艺和刻蚀工艺，从而在元件区域ETR中形成穿过层间绝缘膜IL的接触孔CH。
在接触孔CH中，形成接触插塞CPD和接触插塞CPS。接触插塞CPD电耦合到高浓度N型杂质区域NHDR。接触插塞CPS电耦合到N型杂质区域NSR。
形成用于电耦合到接触插塞CPD的布线(未示出)和用于电耦合到接触插塞CPS的布线(未示出)。此后，根据需要形成多层布线结构MIL，其包括多层布线和用于多层布线绝缘的层间绝缘膜。以这种方式，半导体器件的主要部分完成。
在上述半导体器件的标记区域MKR中，在布置标记MK的区域中没有生长P型外延层PEL。这使得能够提高光刻的光致抗蚀剂图案的重合检查的精度。将与根据比较例子的半导体器件相比较进行描述。
在根据比较例子的半导体器件中，通过与图3至图7所示的上述工艺相同的工艺，在硅衬底SB的表面上方形成由氧化硅膜SOF形成的标记MK，如图23所示。在标记MK(氧化硅膜SOF)中，同心地形成多个矩形凹槽图案TP。在凹槽图案TP的底部，露出硅衬底SB的表面。
在与图11所示的工艺相同的工艺之后，使用外延生长方法在暴露的硅衬底SB的表面上形成P型外延层PEL。此时，在标记区域MKR中，硅也从暴露在氧化硅膜SOF和氧化硅膜SOF之间的硅衬底SB的表面生长。
如上所述，作为晶体衬底的硅衬底SB的表面相对于预定的晶向根据偏角而倾斜。因此，如图24所示，从暴露于矩形凹槽图案的底部的硅衬底SB的表面沿特定方向倾斜地生长P型外延层PEL。也就是说，在布置标记MK的区域中，P型外延层PEL沿特定方向倾斜生长。
通过与图14至图18中所示的工艺相同的工艺，形成用于形成元件隔离区域的光致抗蚀剂图案(未示出)。在光致抗蚀剂图案中，形成与开口图案KPM3(见图17和图18)对应的开口图案(开口图案A)，以包围标记MK。
执行重合检查以确定光致抗蚀剂图案是否已经相对于基底图案形成在预定位置。通过光学检查标记MK和开口图案A并比较标记MK的中心位置和矩形开口图案A的中心位置来进行重合检查。
此时，沿特定方向倾斜生长的P型外延层PEL(参照图24)位于标记MK的区域。因此，对标记MK照射预定的光，并且光学地检测标记MK的中心位置(坐标)。此时，可以降低检测坐标的精度。这可能导致用于确定光致抗蚀剂图案是否已经相对于基底图案形成在预定位置的重合检查的精度降低。
与根据比较例子的半导体器件相比，在根据第一实施例的半导体器件中，如图25所示，在布置有标记MK的区域中，硅衬底SB的表面被氧化硅膜SOF和氮化硅膜SNF覆盖。因此，在布置标记MK的区域中没有生长P型外延层PEL。
之后，对用于形成元件隔离区域的光致抗蚀剂图案PR3进行重合检查。此时，如图26和图27所示，在标记区域MKR中，矩形氮化硅膜SNF同心地布置在氧化硅膜SOF的区域中。
结果，可以由于氧化硅膜SOF和氮化硅膜SNF的折射率差而获得对比度，并且提高标记MK的中心位置(坐标)的检测精度。也就是说，可以高精度地测量标记M的中心位置(坐标)和光致抗蚀剂图案PR3的开口图案KPM3的中心位置(坐标)的偏差量。
结果，可以提高用于确定光致抗蚀剂图案PR3是否已经相对于基底图案形成在预定位置的重合检查的精度。通过在图案化氧化硅膜SOF之后形成氮化硅膜SNF并执行整个表面的回刻蚀工艺来形成标记MK。通过这样做，可以最小化制造成本的增加。
作为示例，已经对用于形成元件隔离区域的光致抗蚀剂图案PR3的重合检查进行了描述。对于形成N型杂质区域NDR的光致抗蚀剂图案PR2的重合检查也同样。
作为示例，已经对将标记MK用于使用光刻工艺形成的光致抗蚀剂图案的重合检查的情况进行了描述。除了该示例之外，可以使用该标记作为对准标记，用于在光刻工艺时定位光掩膜。图28示出了该对准标记的图案的示例。
如图28所示，沿Y方向的间隔形成具有沿Y方向的宽度并在X方向延伸的多个矩形图案。在该标记MK中，在形成在氧化硅膜SOF中的凹槽中形成氮化硅膜SNF。
图29示出了对准标记的图案的另一示例。如图29所示，形成氮化硅膜SNF，以将由氮化硅膜SNF包围的氧化硅膜SOF的区域分割为四个。
在任何对准标记中，在形成对准标记的区域中都没有形成外延层。类似重合检查的情况，可以提高光掩膜的定位精度。
在上述半导体器件中，作为示例，在氧化硅膜中形成凹槽图案，并且以凹槽图案形成氮化硅膜，从而形成标记。然而，可以通过在氮化硅膜中形成凹槽图案并将氧化硅膜嵌入凹槽图案中来形成标记。
当使用用于元件隔离的LOCOS(硅的局部氧化)方法形成元件隔离区域时，形成元件隔离区域时形成的氮化硅膜可以用作待作为标记的绝缘膜的部分。也就是说，这可以有助于减少工艺。在半导体器件的制造工艺中，在第一部分工艺中，如果存在用于形成氧化硅膜或氮化硅膜的任何工艺，则可以与相应的工艺同时地形成标记。
此外，作为用于使用标记的上述方法，已经对应用于制造包括高耐压晶体管的半导体器件的情况进行了描述。除此之外，当假定由于外延生长方法而使标记形状的对称性破坏时，即使在除了硅衬底之外的另一个晶体衬底中也可以应用上述标记。即使外延层进一步生长，例如在玻璃衬底上方形成的晶体层中也可以应用上述标记。
实施例2
现在将描述包括标记的半导体器件的示例，以提高重合检查的检查精度。
现在将描述其制造方法。通过与图3至图8中每个工艺相同的工艺，形成氮化硅膜SNF以覆盖氧化硅膜SOF(参照图8)。如图30所示，对氮化硅膜SNF进行整个表面的回刻蚀工艺，从而去除氮化硅膜SNF的位于氧化硅膜SOF的上表面上方的部分。如图31和图32所示，随后进行刻蚀工艺(过刻蚀)，从而使得氮化硅膜SNF的上表面处于比氧化硅膜SOF的上表面低的位置。
通过与图12至图18中所示的工艺相同的工艺，形成用于形成元件隔离区域的光致抗蚀剂图案PR3，如图33和图34所示。在光致抗蚀剂图案PR3中，形成开口图案KPM3以包围标记MK。
对光致抗蚀剂图案PR3进行重合检查。此时，如后所述，如果氮化硅膜SNF的上表面位于比氧化硅膜SOF的上表面低的位置，则可以进一步提高重合检查的精度。之后，如图35所示，通过与图19至图21中所示的工艺相同的工艺，完成包括高耐压NMOS晶体管HVNT的半导体器件的主要部分。
在上述半导体器件中，标记MK中的氮化硅膜SNF的上表面位于比氧化硅膜SOF的上表面低的位置。因此，在针对光致抗蚀剂图案PR3的重合检查中，在突出的氧化硅膜SOF的侧表面上反射的光的比率高。
结果，进一步提高了检测标记MK的中心位置(坐标)的精度。可以精确地检测标记MK的中心位置(坐标)和光致抗蚀剂图案PR3的开口图案KPM3的中心位置(坐标)的偏差量。因此，可以进一步提高重合检查的精度。
氧化硅膜SOF的突出长度取决于过刻蚀的时间。因此，优选检测整个表面回刻蚀工艺的终点，并调整过刻蚀的时间。特别地，在检测源于硅和氮的化合物的光发射的同时进行整个表面的回刻蚀工艺。
在去除氮化硅膜SNF的位于氧化硅膜SOF的上表面上方的部分时进行检测以检测光发射的变化作为终点。在检测到终点之后，对于执行氮化硅膜SNF的刻蚀工艺的时间进行调整。根据上述制造方法，将该过刻蚀的时间设定得尽可能短。
在检测到终点时停止整个表面的回刻蚀工艺。之后，进行湿法刻蚀工艺。通过这样做，氮化硅膜SNF的上表面可以处于低于氧化硅膜SOF的上表面的位置。在干法刻蚀工艺的情况下，针对氧化硅膜SOF的在氮化硅膜SNF的上表面下落时突出的部分(突出部分)进行刻蚀。因此，假设突出部分被稍微圆化。
在湿法刻蚀工艺中，氧化硅膜SOF不易被刻蚀，因此抑制了突出部分被圆化。因为氧化硅膜SOF的突出部分没有被圆化，所以可以提高进行光学重合检查时的标记MK的中心位置(坐标)的检测精度。
这是通过在氮化硅膜中形成凹槽图案并将氧化硅膜嵌入凹槽图案中来形成标记的有效方法。当对氧化硅膜进行湿法刻蚀工艺时，可以通过使用氢氟酸(HF)作为刻蚀溶液来获得高刻蚀选择比(氧化硅膜的刻蚀速率与氮化硅膜的刻蚀速率的比率)。结果，可以刻蚀氧化硅膜，而几乎没有刻蚀氮化硅膜。
可以施加TEOS(四乙基原硅酸盐)氧化物膜作为要嵌入凹槽图案中的氧化硅膜。在比使用其他CVD方法形成氧化硅膜的温度低的温度的条件下形成TEOS氧化物膜。因此，TEOS氧化物膜对氢氟酸的刻蚀速度进一步提高，可以进一步提高刻蚀选择比。
此外，通过对氮化硅膜进行额外的热处理，可以提高氮化硅膜的密度。由于氮化硅膜的密度增加，所以对氢氟酸的刻蚀速率降低，并且可以进一步提高刻蚀选择比。
增加刻蚀选择比的方法不限于此。刻蚀选择比增加，从而抑制标记的突出部分被圆化。通过调整进行过刻蚀工艺的时间，可以改变氧化硅膜和氮化硅膜在垂直方向上的光学距离的比率。在进行重合检查时，可以形成能够光学识别的标记。结果，可以提高重合检查的检查精度。
第三实施例
现在将描述包括标记的半导体器件的另一示例，以提高重合检查的检查精度。
首先，对制造方法进行说明。具有凹槽图案TP的氧化硅膜SOF通过与图3至图7中每个所示的工艺相同的工艺被图案化(见图7)。如图36所示，使用例如等离子体CVD方法形成氮化硅膜SNF以覆盖氧化硅膜SOF。
此时，使用等离子体CVD方法形成的氮化硅膜SNF的覆盖特性相对较低。因此，氮化硅膜SNF没有形成到凹槽图案TP的底部，而氮化硅膜SNF在氮化硅膜SNF和硅衬底SB之间存在气隙AG的状态下形成。
如图37和图38所示，对氮化硅膜SNF进行整个表面的回刻蚀工艺，从而去除氮化硅膜SNF在氧化硅膜SOF上表面上方的位置的部分。
如图39和图40所示，用于形成元件隔离区域的光致抗蚀剂图案PR3通过与图12至图18中所示的工艺相同的工艺形成。在光致抗蚀剂图案PR3中，形成开口图案KPM3以包围标记MK。
对光致抗蚀剂图案PR3进行重合检查。此时，如后所述，在氮化硅膜SNF和硅衬底SB之间存在气隙AG，从而进一步提高重合检查的精度。之后，如图41所示，通过与图19至图21中每个工艺相同的工艺，完成包括高耐压NMOS晶体管HVNT的半导体器件的主要部分。
在上述半导体器件中，在氮化硅膜SNF和硅衬底SB之间存在气隙。结果，氧化硅膜和氮化硅膜之间的光学距离在垂直方向上的比率改变，从而能够在重合检查时光学地识别标记MK。
由于形成了可光学识别的标记，因此进一步提高了标记MK的中心位置(坐标)的检测精度。然后，可以精确地检测标记MK的中心位置(坐标)与光致抗蚀剂图案PR3的开口图案KPM3的中心位置(坐标)的偏差量。因此，可以进一步提高重合检查的精度。
第四实施例
现在将描述包括标记的半导体器件的另一示例，以提高重合检查的检查精度。
首先，对制造方法进行说明。通过与图3至图5中所示工艺相同的工艺形成光致抗蚀剂图案PR1(参见图5)。使用预定的刻蚀气体，并且使用光致抗蚀剂图案PR1作为刻蚀掩膜，对氧化硅膜SOF执行刻蚀工艺。通过这样做，去除位于硅衬底SB表面上方的氧化硅膜SOF。
在硅衬底SB的表面暴露时，使用另一预定的刻蚀气体对暴露的硅衬底SB执行刻蚀工艺。通过该刻蚀工艺，如图42所示，硅衬底SB的表面的位置低于表面的原始位置。之后，去除光致抗蚀剂图案PR1。凹槽图案TP(参见图43)穿透氧化硅膜SOF，并且在硅衬底SB中形成到预定深度。
如图43所示，在填充凹槽图案TP的状态下，形成氮化硅膜SNF以覆盖氧化硅膜SOF。形成氮化硅膜SNF至比氧化硅膜SOF更深的位置。如图44所示，对氮化硅膜SNF进行整个表面的回刻蚀工艺。以这种方式，形成标记MK。如图45所示，在形成标记MK时，位于元件区域ETR中的硅衬底SB的表面的位置也低于原始表面的位置。
如图46和图47所示，通过与图12至图18中所示的每个工艺相同的工艺形成用于形成元件隔离区域的光致抗蚀剂图案PR3。在光致抗蚀剂图案PR3中形成开口图案KPM3以围绕标记MK。
对光致抗蚀剂图案PR3进行重合检查。此时，如后所述，氮化硅膜SNF形成在比氧化硅膜SOF更深的位置，从而提高重合检查的精度。之后，如图48所示，包括高耐压NMOS晶体管HVNT的半导体器件的主要部分通过与图19至图21中每个所示工艺相同的工艺完成。
在上述半导体器件中，氮化硅膜SNF形成到比氧化硅膜SOF更深的位置。因此，氧化硅膜和氮化硅膜的垂直方向的光学距离的比率发生变化。在执行重合检查时，可以光学地且更容易地识别标记MK。
由于形成了可光学识别的标记，因此进一步提高标记MK的中心位置(坐标)的检测精度。可以精确地检测标记MK的中心位置(坐标)和光致抗蚀剂图案PR3的开口图案KPM3的中心位置(坐标)的偏差量。结果，可以提高重合检查的精度。
在上述方法中，硅衬底SB的表面的位置低于表面的原始位置。因此，即使氧化硅膜SOF的厚度被制作地较薄，也可以确保氮化硅膜SNF在垂直方向上的厚度。因此，可以增强其中形成凹槽图案的氧化硅膜SOF的厚度的自由度。
这意味着标记可以作为绝缘膜与用于形成半导体器件中另一种用途的绝缘膜的工艺一起形成，例如形成凹槽图案的氧化硅膜SOF。
在上述实施例中，作为示例，已经对作为高耐压半导体元件的高耐压NMOS晶体管HVNT进行了描述。然而，本发明不限于此。根据需要，实施例中描述的半导体器件的标记的各种组合是可能的。
因此，基于优选实施例对本发明人所作的发明作了具体说明。然而，本发明不限于上述实施例。在不脱离其范围的情况下，可以进行各种改变。
Claims (13)
1.一种半导体器件，包括：
晶体衬底；
标记，形成在所述晶体衬底的第一区域中；
晶体层，形成在除了布置所述标记的区域之外的所述晶体衬底上方；和
层间绝缘膜，形成为覆盖所述标记和所述晶体层，
其中，所述标记包括：
第一绝缘膜，具有凹槽图案，和
第二绝缘膜，形成在所述凹槽图案中，并且具有不同于所述第一绝缘膜的材料。
2.根据权利要求1所述的半导体器件，
其中所述第二绝缘膜的上表面位于比所述第一绝缘膜的上表面低的位置。
3.根据权利要求1所述的半导体器件，
其中所述第二绝缘膜的下表面位于比所述第一绝缘膜的下表面高的位置。
4.根据权利要求1所述的半导体器件，
其中所述第二绝缘膜的下表面位于比所述第一绝缘膜的下表面低的位置。
5.根据权利要求1所述的半导体器件，还包括：
高耐压晶体管，形成在所述晶体层的第二区域中，以及
其中所述层间绝缘膜形成为覆盖所述高耐压晶体管。
6.根据权利要求1所述的半导体器件，
其中所述第一绝缘膜是氧化硅膜和氮化硅膜中的任一项，以及
其中所述第二绝缘膜是所述氧化硅膜和所述氮化硅膜中的另一项。
7.一种制造半导体器件的方法，包括以下步骤：
制备晶体衬底；
在所述晶体衬底的第一区域中形成标记；
使用外延生长方法在暴露的晶体衬底的表面上方形成晶体层；
通过施加一光致抗蚀剂来覆盖所述晶体层和所述标记并执行光刻工艺，形成一个光致抗蚀剂图案；和
使用所述一个光致抗蚀剂图案作为掩膜来处理所述晶体层，
其中形成所述标记的步骤包括以下步骤：
在所述晶体衬底的表面上方形成第一绝缘膜，
通过施加另一光致抗蚀剂来覆盖所述第一绝缘膜并执行光刻工艺，形成另一光致抗蚀剂图案，
通过使用所述另一光致抗蚀剂图案作为刻蚀掩膜来刻蚀所述第一绝缘膜，形成具有凹槽图案的第一图案，
形成具有不同于所述第一绝缘膜的材料的第二绝缘膜，以覆盖所述第一图案，以及
通过对所述第二绝缘膜的整个表面执行各向异性刻蚀以去除所述第二绝缘膜，同时保留位于所述凹槽图案中的所述第二绝缘膜的部分，形成第二图案。
8.根据权利要求7所述的制造半导体器件的方法，
其中在形成所述第二图案的步骤中，作为所述第二图案保留的所述第二绝缘膜的上表面形成在比作为所述第一图案的所述第一绝缘膜的上表面低的位置。
9.根据权利要求7所述的制造半导体器件的方法，
其中在形成所述第二绝缘膜的步骤中，所述第二绝缘膜的在所述凹槽图案中保留的部分的下表面形成在比所述第一绝缘膜的下表面高的位置。
10.根据权利要求7所述的制造半导体器件的方法，
其中在形成所述第一图案的步骤中，所述晶体衬底的位于除了所述第一区域以外的区域中的表面处于比所述晶体衬底的位于所述第一区域中的部分的表面低的位置。
11.根据权利要求7所述的制造半导体器件的方法，还包括以下步骤：
在所述晶体层上限定第二区域，以及
在所述第二区域中形成高耐压晶体管。
12.根据权利要求7所述的制造半导体器件的方法，
其中在形成所述第一绝缘膜的步骤中，形成氧化硅膜和氮化硅膜中的一项作为所述第一绝缘膜，并且
其中在形成所述第二绝缘膜的步骤中，形成所述氧化硅膜和所述氮化硅膜中的另一项作为所述第二绝缘膜。
13.根据权利要求7所述的制造半导体器件的方法，
其中在形成所述一个光致抗蚀剂图案的步骤中，形成与沟槽对应的图案，
其中在处理所述晶体层的步骤中，在所述晶体层中形成沟槽，以及
其中所述方法还包括通过在所述沟槽中形成元件隔离膜来形成元件隔离区的步骤。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20171219 |