CN107464781A - 一种半导体器件及其制作方法、电子装置 - Google Patents

一种半导体器件及其制作方法、电子装置 Download PDF

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Abstract

本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括下述步骤：提供半导体衬底，所述半导体衬底包括核心区和外围区，在所述核心区和外围区上形成有栅极材料层和硬掩膜材料层，并对所述栅极材料层和硬掩膜材料层进行构图以形成包含硬掩膜层的栅极叠层，所述硬掩膜层包括氧化物层；执行氮化工艺，以在所述氧化物层表层形成氮化层；在所述外围区形成用于形成隔离结构的第一沟槽；在所述核心区形成用于形成隔离结构的第二沟槽。该制作方法可以克服由于湿法工艺增加引起的有源区关键尺寸缩小的问题。该半导体器件和电子装置具有符合设计要求的有源区关键尺寸。

Description

一种半导体器件及其制作方法、电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。
背景技术
随着半导体制程技术的发展，半导体器件的密度越来越大，关键尺寸越来越小。在某些制程中，由于间隙填充的限制，以及为了控制密集区(dense area)中的深宽比，某些器件有源区的刻蚀需要在核心区和外围区形成深度不同的浅沟槽隔离结构(STI)，但是要通过刻蚀实现该目标是很困难的。因此，需要使用两个掩膜来分离核心区和外围区的刻蚀是必要的，但这会导入额外的湿法工艺。
而随着关键尺寸的缩小，湿法工艺会对严重影响有源区的关键尺寸，使有源区关键尺寸缩小，甚至达不到设计尺寸要求，因此，为了降低湿法工艺对器件有源区关键尺寸的影响，有必要提出一种新的制作方法，以解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提出一种半导体器件的制作方法，可以避免湿法工艺对半导体器件有源区关键尺寸的影响，使有源区关键尺寸符合要求。
为了克服目前存在的问题，本发明一方面提供一种半导体器件的制作方法，其包括下述步骤：提供半导体衬底，所述半导体衬底包括核心区和外围区，在所述核心区和外围区上形成有栅极材料层和硬掩膜层材料层，并对所述栅极材料层和硬掩膜层材料层进行构图以形成包含硬掩膜层的栅极叠层，所述硬掩膜层包括氧化物层；执行氮化工艺，以在所述氧化物层表层形成氮化层；在所述外围区形成用于形成隔离结构的第一沟槽；在所述核心区形成用于形成隔离结构的第二沟槽。
优选地，所述氮化工艺为快速热氮化工艺。
优选地，所述氮化工艺为氨退火工艺、去耦合等离子体氮化工艺或者微波生成氮等离子体工艺。
优选地，其特征在于，所述氮化层的厚度为
优选地，在所述外围区形成用于形成隔离结构的第一沟槽的步骤包括：形成覆盖所述核心区而暴露所述外围区的光刻胶层；以所述光刻胶层和所述硬掩膜层为掩膜刻蚀所述外围区的半导体衬底，以形成用于形成隔离结构的第一沟槽；去除所述光刻胶层。
优选地，在所述核心区形成用于形成隔离结构的第二沟槽的步骤包括：形成覆盖所述外围区而暴露所述核心区的光刻胶层；以所述光刻胶层和所述硬掩膜层为掩膜刻蚀所述核心区的半导体衬底，以形成用于形成隔离结构的第二沟槽；去除所述光刻胶层。
优选地，所述第一沟槽和所述第二沟槽的深度不同。
优选地，所述第一沟槽的深度大于所述第二沟槽的深度。
本发明提出的半导体器件的制作方法，通过硬掩膜层进行氮化工艺，从而提高了硬掩膜层的强度，使其不易在后续湿法工艺收到损伤，进而克服了由于湿法工艺增加引起的有源区关键尺寸缩小的问题，同时由于仍然先进行外围区STI沟槽的制作，后进行核心区STI的制作，因而可以避免核心区由于深宽比大而造成光刻胶层残余的问题。
本发明另一方面提供一种采用上述方法制作的半导体器件，该半导体器件包括：半导体衬底，所述半导体衬底包括核心区和外围区，在所述核心区和外围区上形成多个有包含硬掩膜层的栅极叠层，以及用于分隔相邻的栅极叠层的隔离结构，其中所述硬掩膜层包括氧化物层，所述氧化物层的表层上形成有氮化层。
优选地，所述隔离结构包括位于所述外围区的第一隔离结构和位于所述核心区的第二隔离结构，所述第一隔离结构和所述第二隔离结构的深度不同。
优选地，所述第一隔离结构的深度大于所述第二隔离结构的深度。
本发明提出的半导体器件，具有符合设计要求的有源区关键尺寸。
本发明再一方面提供一种电子装置，其包括如上所述的半导体器件以及与所述半导体器件相连接的电子组件。
本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A是目前工艺中完成有源区硬掩膜刻蚀和湿法工艺之后的半导体器件的剖视图；
图1B是完成外围区STI光刻/刻蚀/湿法工艺之后的半导体器件的剖视图；
图1C是完成核心区STI光刻/刻蚀/湿法工艺之后的半导体器件的剖视图；
图2示出了根据本发明的半导体器件一实施方式的制作方法的步骤流程图；
图3A～图3F示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图；
图4示出了根据本发明一实施方式的半导体器件的制作方法的步骤流程图；
图5示出了根据本发明一实施方式的半导体器件的剖视图；
图6示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
如前所述，目前的工艺中某些器件有源区的刻蚀需要在核心区和外围区形成深度不同的浅沟槽隔离结构(STI)。目前这种工艺通常包络如下步骤有源区硬掩膜刻蚀及湿法工艺、外围区STI光刻、刻蚀以及湿法工艺、核心区STI光刻、刻蚀以及湿法工艺。
如图1A至图1C所示，其中图1A是完成有源区硬掩膜刻蚀和湿法工艺之后的半导体器件的剖视图，图1B是完成外围区STI光刻/刻蚀/湿法工艺之后的半导体器件的剖视图，图1C是是完成核心区STI光刻/刻蚀/湿法工艺之后的半导体器件的剖视图，对比图1A和图1B可知(参见图中虚线所示区域)，在进行外围区STI光刻/刻蚀/湿法工艺中，作为有源区硬掩膜的氧化硅层大量被消耗，而进一步对比图1B和图1C(参见图中虚线所示区域)可知，完成核心区STI光刻/刻蚀/湿法工艺之后，作为有源区硬掩膜的氮化硅层也被消耗，并且对比图1A至图1C可知，随着有源区硬掩膜的消耗，有源区关键尺寸也缩小，甚至达不到设计尺寸要求。
为了克服上述问题，目前的工艺中还使用另一种制作方法，其包括有源区硬掩膜刻蚀及湿法工艺、核心区STI光刻、刻蚀以及湿法工艺、外围区STI光刻、刻蚀以及湿法工艺，即先执行核心区STI光刻、刻蚀以及湿法工艺再执行外围区STI光刻、刻蚀以及湿法工艺，虽然这种制程可以在一定程度上克服上述有源区关键尺寸缩小问题，但是由于在核心区STI光刻、刻蚀以及湿法工艺之后，核心区的区深宽比很大，因而该过程中使用的光刻胶层很难去除，造成残余。
本发明针对上述情况，提供一种半导体器件的制作方法，其既可以克服上述有源区关键尺寸缩小问题，又不会存在核心区光刻胶层难以去除造成参与的问题。
如图2所示，该方法包括：步骤201：提供半导体衬底，所述半导体衬底包括核心区和外围区，在所述核心区和外围区上形成有栅极材料层和硬掩膜层材料层，并对所述栅极材料层和硬掩膜层材料层进行构图以形成包含硬掩膜层材料层的栅极叠层，所述硬掩膜层材料层包括氧化物层；步骤202：执行氮化工艺，以在所述氧化物层表层形成氮化层；步骤S203：在所述外围区形成用于形成隔离结构的第一沟槽；步骤S204：在所述核心区形成用于形成隔离结构的第二沟槽。
本发明提出的半导体器件的制作方法，通过硬掩膜材料层进行氮化工艺，从而提高了硬掩膜层材料层的强度，使其不易在后续湿法工艺收到损伤，进而克服了由于湿法工艺增加引起的有源区关键尺寸缩小的问题，同时由于仍然先进行外围区STI沟槽的制作，后进行核心区STI的制作，因而可以避免核心区由于深宽比大而造成光刻胶层残余的问题。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面将参照图3A～图3F以及图4对本发明一实施方式的半导体器件的制作方法做详细描述。
首先，如图3A所示，提供半导体衬底300，所述半导体衬底包括核心区和外围区，在所述核心区和外围区上形成有栅极材料层和硬掩膜层材料层，并对所述栅极材料层和硬掩膜层材料层进行构图以形成包含硬掩膜层材料层的栅极叠层。
其中，半导体衬底300可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底300的构成材料选用单晶硅。
半导体衬底300包括核心区CAA和外围区PAA，核心区CAA用于制作诸如字线、位线、逻辑区等器件，外围区用于制作外围电路的器件。核心区CAA和外围区PAA可以通过诸如浅沟槽隔离结构(STI)等分隔，该隔离结构可以预先形成可以在之后的步骤中形成。
所述栅极材料层包括栅极氧化层301和栅极电极层302。栅极氧化层301示例性地位氧化硅层，其可以通过诸如热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。栅极电极层302示例性地为浮栅材料层，其可以采用例如多晶硅等半导体材料，并通过选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种形成。
所述硬掩膜层材料层包括氮化物层303和位于所述氮化物层303之上的氧化物层304。氮化物层303示例性为氮化硅层，氧化物层304示例性地位氧化硅层，氮化物层303和氧化物层304可以通过诸如热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。
当形成所述栅极材料层和所述硬掩膜层材料层之后，通过光刻、刻蚀等工艺对所述栅极材料层和所述硬掩膜层材料层进行构图，以形成包含硬掩膜层材料层的栅极叠层。具体地，先通过光刻、刻蚀工艺对所述硬掩膜层材料层进行构图，通过构图所述硬掩膜层材料层形成预定图案，然后以该硬掩膜层为掩膜通过合适的干法或湿法刻蚀工艺刻蚀栅极材料层，将所述硬掩膜层的图案转移到所述栅极电极层302之上。所述该预定图案与所述核心区和外围区的栅极叠层图案对应，或者说与所述核心区和外围区的有源区图案对应。
可以理解的是，所述栅极叠层的数量根据器件设计要求以及规格确定，本实施例中，仅示意性示出6个栅极叠层，其不代表核心区CAA和外围区PAA栅极叠层的真实数量。
接着，如图3B所示，执行氮化工艺，在所述氧化物层304表层形成氮化层305。
具体地，可以通过各种合适的工艺将氮离子注入和/或扩散至所述氧化物层304的表层中，然后通过诸如退火工艺使所述氮离子与所述氧化物层304表层的原子结合，形成氮化层305。示例性地，在本实施例中，使用快速热氮化工艺来在在所述氧化物层304表层形成氮化层305，比如在氨(NH3)环境中执行退火工艺、去耦合等离子氮化工艺(DPN)、微波生成氮等离子体工艺等。示例性地，所述氮化层305的厚度为
接着，如图3C所示，在所述外围区PAA中形成用于形成隔离结构的第一沟槽307。
具体地，在先形成覆盖所述核心区CAA而暴露所述外围区PAA的光刻胶层306，然后以所述光刻胶层306和所述硬掩膜层为掩膜，通过合适的干法或湿法刻蚀工艺刻蚀所述外围区PAA的半导体衬底300，以形成用于形成隔离结构的第一沟槽307。所述湿法刻蚀工艺包括诸如氢氟酸、磷酸等湿法刻蚀工艺，所述干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。
接着，如图3D所示，去除所述光刻胶层306。
具体地，通过合适溶剂或酸溶液去除光刻胶层306，以及上述过程中产生的刻蚀残余物。
可选地，在该步骤中可以执行清洗工艺，以去除刻蚀残余物。
接着，如图3E所示，在所述核心区CAA形成用于形成隔离结构的第二沟槽309。
具体地，在先形成覆盖所述外围区PAA而暴露所述核心区CAA的光刻胶层308，然后以所述光刻胶层308和所述硬掩膜层为掩膜，通过合适的干法或湿法刻蚀工艺刻蚀所述核心区CAA的半导体衬底300，以形成用于形成隔离结构的第二沟槽309。所述湿法刻蚀工艺包括诸如氢氟酸、磷酸等湿法刻蚀工艺，所述干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。
示例性地，在本实施中，采用干法刻蚀工艺执行所述蚀刻，且作为示例，在本实施例中，所述蚀刻为干法蚀刻，所述干法蚀刻的工艺参数包括：蚀刻气体包含CF4、CHF3等气体，其流量分别为50sccm～500sccm、10sccm～100sccm，压力为2mTorr～50mTorr，其中，sccm代表立方厘米/分钟，mTorr代表毫毫米汞柱。
在本实施例中，为了控制密集区的深宽比，需要在核心区和外围区形成不同深度的隔离结构，因而第一沟槽307和第二沟槽309的深度不同。示例性地，在本实施例中，第一沟槽307的深度大于第二沟槽309的深度。
最后，如图3F所示，去除所述光刻胶层308。
具体地，通过合适溶剂或酸溶液去除光刻胶层308，以及上述过程中产生的刻蚀残余物。
可选地，在该步骤中可以执行清洗工艺，以去除刻蚀残余物。
至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，比如在图3F所示的步骤，还包括填充所述第一沟槽和第二以形成诸如STI的隔离结构的步骤。
本实施例提出的半导体器件的制作方法，如图4所示，该制作方法包括下述步骤：
步骤401：提供半导体衬底，所述半导体衬底包括核心区和外围区，在所述核心区和外围区上形成有栅极材料层和硬掩膜材料层，并对所述栅极材料层和硬掩膜材料层进行构图以形成包含硬掩膜层的栅极叠层，所述硬掩膜层包括氧化物层；
步骤402：执行氮化工艺，以在所述氧化物层表层形成氮化层；
步骤403：形成覆盖所述核心区并暴露所述外围区的光刻胶层，并以所述光刻胶层和所述硬掩膜层为掩膜刻蚀所述外围区的半导体衬底以形成用于形成隔离结构的第一沟槽；
步骤404：去除覆盖所述核心区并暴露所述外围区的光刻胶层；
步骤405：形成覆盖所述外围区并暴露所述核心区的光刻胶层，并以所述光刻胶层和所述硬掩膜层为掩膜刻蚀所述核心区的半导体衬底以形成用于形成隔离结构的第二沟槽；
步骤406：去除覆盖所述外围区并暴露所述核心区的光刻胶层。
本实施例提出的半导体器件的制作方法，由于对硬掩膜层进行氮化工艺，从而提高了硬掩膜层材料层的强度，使其不易在后续湿法工艺收到损伤，进而克服了由于湿法工艺增加引起的有源区关键尺寸缩小的问题。如图3A至图3F所示，在该制程中，硬掩膜层仍然会受到损伤，但是与图1A至图1C所示的情形相比，损伤已经大大减小，且未对有源区的关键尺寸造成影响。并且由于先进行外围区STI沟槽的制作，后进行核心区STI的制作，因而可以避免核心区由于深宽比大而造成光刻胶层残余的问题。
实施例二
本发明还提供一种采用上述方法制作的半导体器件，如图5所示，该半导体器件包括：半导体衬底500，所述半导体衬底500包括核心区CAA和外围区PAA，在所述核心区CAA和外围区AA上形成多个有包含硬掩膜层的栅极叠层，以及用于分隔相邻的栅极叠层的隔离结构。
其中半导体衬底500可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。在本实施例中，半导体衬底500的构成材料选用单晶硅。
半导体衬底500包括核心区CAA和外围区PAA，核心区CAA用于制作诸如字线、位线、逻辑区等器件，外围区用于制作外围电路的器件。核心区CAA和外围区PAA可以通过诸如浅沟槽隔离结构(STI)等分隔。
所述栅极叠层包括栅极氧化层501、栅极电极层502和氮化物层503和氧化物层504构成的硬掩膜层材料层，示例性地，栅极氧化层501为氧化硅，栅极电极层502为多晶硅构成的浮栅，氮化物层503为氮化硅层，氧化物层504为氧化硅层。
进一步地，在氧化物层504的表层上形成有氮化层505。示例性地，氮化层505的厚度为
所述隔离结构设置在相邻的栅极叠层之间，以分隔相邻的栅极叠层。在本实施例中，在外围区中形成第一隔离结构506，在所述核心区形成第二隔离结构507。优选地，所述第一隔离结构506和所述第二隔离结构为STI，且二者深度不同。进一步地，所述第一隔离结构506的深度大于所述第二隔离结构507的深度。
本实施例的半导体器件，具有符合设计要求的有源区关键尺寸。
实施例三
本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件包括：包括：半导体衬底，所述半导体衬底包括核心区和外围区，在所述核心区和外围区上形成多个有包含硬掩膜层的栅极叠层，以及用于分隔相邻的栅极叠层的隔离结构，其中所述硬掩膜层包括氧化物层，所述氧化物层的表层上形成由于氮化层。
其中半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。
所述隔离结构包括位于所述外围区的第一隔离结构和位于所述核心区的第二隔离结构，所述第一隔离结构和所述第二隔离结构的深度不同。优选地，所述第一隔离结构的深度大于所述第二隔离结构的深度。
其中，该电子组件，可以为分立器件、集成电路等任何电子组件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
其中，图6示出手机的示例。手机600的外部设置有包括在外壳601中的显示部分602、操作按钮603、外部连接端口604、扬声器605、话筒606等。
本发明实施例的电子装置，由于所包含的半导体器件的有源区关键尺寸符合设计要求，因而器件性能可以达到设计规格。因此该电子装置同样具有类似的优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (12)

1.一种半导体器件的制作方法，其特征在于，包括下述步骤：
提供半导体衬底，所述半导体衬底包括核心区和外围区，在所述核心区和外围区上形成有栅极材料层和硬掩膜材料层，并对所述栅极材料层和硬掩膜材料层进行构图以形成包含硬掩膜层的栅极叠层，所述硬掩膜层包括氧化物层；
执行氮化工艺，以在所述氧化物层表层形成氮化层；
在所述外围区形成用于形成隔离结构的第一沟槽；
在所述核心区形成用于形成隔离结构的第二沟槽。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述氮化工艺为快速热氮化工艺。
3.根据权利要求2所述的半导体器件的制作方法，其特征在于，所述氮化工艺为氨退火工艺、去耦合等离子体氮化工艺或者微波生成氮等离子体工艺。
4.根据权利要求1-3任意一项所述的半导体器件的制作方法，其特征在于，所述氮化层的厚度为
5.根据权利要求1所述的半导体器件的制作方法，其特征在于，在所述外围区形成用于形成隔离结构的第一沟槽的步骤包括：
形成覆盖所述核心区而暴露所述外围区的光刻胶层；
以所述光刻胶层和所述硬掩膜层为掩膜刻蚀所述外围区的半导体衬底，以形成用于形成隔离结构的第一沟槽；
去除所述光刻胶层。
6.根据权利要求1所述的半导体器件的制作方法，在所述核心区形成用于形成隔离结构的第二沟槽的步骤包括：
形成覆盖所述外围区而暴露所述核心区的光刻胶层；
以所述光刻胶层和所述硬掩膜层为掩膜刻蚀所述核心区的半导体衬底，以形成用于形成隔离结构的第二沟槽；
去除所述光刻胶层。
7.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述第一沟槽和所述第二沟槽的深度不同。
8.根据权利要求1或7所述的半导体器件的制作方法，其特征在于，所述第一沟槽的深度大于所述第二沟槽的深度。
9.一种采用如权利要求1-8任意一项所述的制作方法制作的半导体器件，其特征在于，包括：半导体衬底，所述半导体衬底包括核心区和外围区，在所述核心区和外围区上形成多个有包含硬掩膜层的栅极叠层，以及用于分隔相邻的栅极叠层的隔离结构，
其中所述硬掩膜层包括氧化物层，所述氧化物层的表层上形成有氮化层。
10.根据权利要求9所述的半导体器件，其特征在于，所述隔离结构包括位于所述外围区的第一隔离结构和位于所述核心区的第二隔离结构，所述第一隔离结构和所述第二隔离结构的深度不同。
11.根据权利要求10所述的半导体器件，其特征在于，所述第一隔离结构的深度大于所述第二隔离结构的深度。
12.一种电子装置，其特征在于，包括如权利要求9-11任意一项所述的半导体器件以及与所述半导体器件相连接的电子组件。
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