CN107452596A - 元件芯片的制造方法 - Google Patents

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Abstract

一种元件芯片的制造方法，不使生产性下降地抑制等离子体对凸块的劣化及损伤的同时对基板进行单片化。包括：准备工序，准备具备具有凸块的第一面及第二面且具备由分割区域划分的多个元件区域的基板；凸块埋入工序，在第一面粘合具有粘合层的保护带，至少将凸块的头顶部埋入到粘合层；薄化工序，在凸块埋入工序后，在第一面粘合了保护带的状态下磨削第二面；掩模形成工序，在薄化工序后，在第二面形成掩模；保持工序，使第一面与用框架支承的保持带对置，使保持带保持基板；载置工序，在掩模形成工序及保持工序后，将基板经由保持带载置在等离子体处理载置台；单片化工序，在载置工序后，对分割区域从第二面至第一面进行等离子体蚀刻。

Description

元件芯片的制造方法
技术领域
本公开涉及将具备凸块的基板单片化来制造元件芯片的方法。
背景技术
作为将具备用分割区域划分的多个元件区域的基板单片化的方法，已知有将分割区域从基板的一个面起直至达到另一个面为止进行等离子体蚀刻的方法(等离子体划片)。基板通常具备半导体层、层叠在半导体层的电路层、以及配置在电路层并包含电极焊盘(键合焊盘)以及焊球等金属材料的突起(凸块)。通过对基板的分割区域进行等离子体蚀刻，从而形成具有上述电路层以及凸块的元件芯片。
等离子体划片通过将基板载置在设置于等离子体处理装置的载置台而进行。通常，基板载置于载置台，使得半导体层与载置台对置，从基板的配置有凸块的面(电路层)侧照射等离子体，从而进行单片化(参照专利文献1)。这是为了防止凸块与载置台的接触所造成的损伤，并且使在单片化后进行的元件芯片的拾取变得容易。在专利文献1中，在电极焊盘露出在电路层的表面的状态下进行等离子体划片。
在先技术文献
专利文献
专利文献1：日本特开2002-93749号公报
发明内容
在将基板像上述那样从具备露出的凸块的电路层的表面起进行等离子体划片的情况下，凸块会暴露于等离子体。因此，构成凸块的金属材料会飞散。当飞散的金属材料附着在等离子体处理装置内时，存在等离子体的产生不稳定化或者作为等离子体划片的对象物的基板被金属污染的情况。此外，当飞散的金属材料再附着于基板时，其会成为微小的掩模(微掩模)，不能实施所希望的蚀刻。进而，存在由于飞散的金属材料再附着于基板或者由于凸块的一部分被蚀刻而引起得到的元件芯片的电气器件特性以及可靠性下降的情况。
为了抑制对凸块的等离子体照射，可考虑形成覆盖凸块并且在分割区域具备开口的抗蚀剂掩模的方法。在该情况下，需要使抗蚀剂掩模足够厚，使得在等离子体划片过程中凸块不会露出。抗蚀剂掩模的形成通常通过将抗蚀剂液旋转涂敷(旋涂)在基板来进行。在对具备平坦的表面的厚度为T的基板进行等离子体划片的情况下，在将该蚀刻条件下的掩模选择比设为R时，所需的抗蚀剂掩模的膜厚M为至少T/R以上。通常，考虑到工艺变动等，掩模膜厚M设定为T/R×1.1～T/R×2.0。用于旋涂的抗蚀剂液具有流动性，因此在基板的表面存在凸块的情况下，凸块的头顶部的抗蚀剂膜厚M会变薄。因此，需要使抗蚀剂膜厚比上述的大，使得在等离子体划片过程中凸块的头顶部不会露出。因而，抗蚀剂液的使用量大幅增加，抗蚀剂掩模形成所需的时间增加，并且生产成本增大。
抗蚀剂掩模在等离子体划片之后通过等离子体灰化而除去。当抗蚀剂掩模较厚时，等离子体灰化所需的时间变长，因此生产性下降。此外，在进行等离子体灰化时，凸块的头顶部会长时间暴露于等离子体，因此凸块的表面容易氧化。因而，容易产生基板的接触电阻增加等器件特性的不良。像这样，在为了抑制对凸块的等离子体照射而用抗蚀剂掩模覆盖凸块的情况下，在生产性、器件特性方面存在问题。
本公开的一个方面涉及一种元件芯片的制造方法，包括准备工序、凸块埋入工序、薄化工序、掩模形成工序、保持工序、载置工序以及单片化工序。准备工序是准备基板的工序，该基板具备具有露出的凸块的第一面以及第一面的相反侧的第二面，并且具备用分割区域划分的多个元件区域。凸块埋入工序是在第一面粘合具有粘合层的保护带并且至少将凸块的头顶部埋入到粘合层的工序。薄化工序是在凸块埋入工序之后以在第一面粘合了保护带的状态对第二面进行磨削而对基板进行薄化的工序。掩模形成工序是在薄化工序之后在第二面形成被覆元件区域并且使分割区域露出的掩模的工序。保持工序是使第一面与用框架支承的保持带对置并使保持带保持基板的工序。载置工序是在掩模形成工序以及保持工序之后将基板经由保持带载置在设置于等离子体处理装置内的载置台的工序。单片化工序是在载置工序之后对分割区域从第二面至第一面进行等离子体蚀刻而从基板形成多个元件芯片的工序。
发明效果
根据本公开，能够在不使生产性下降的情况下，在抑制凸块的由等离子体造成的劣化以及损伤的同时将基板单片化。
附图说明
图1A是用基板的剖面示出本公开的第一实施方式涉及的元件芯片的制造方法的概念图。
图1B是示出在第一实施方式中使用的基板的另一个例子的剖视图。
图1C是用基板的剖面示出在第一实施方式中实施的凸块露出工序的另一个例子的概念图。
图2是示意性地示出本公开的实施方式涉及的基板的结构的剖视图。
图3A是示意性地示出第一实施方式的埋入工序中的基板与保护带的层叠体的剖视图。
图3B是示意性地示出第一实施方式的埋入工序中的基板与保护带的另一个层叠体的剖视图。
图4A是概略性地示出本公开的实施方式涉及的运输载体的顶视图。
图4B是图4A的IVB-IVB线处的剖视图。
图5是用剖面示出本公开的实施方式涉及的等离子体处理装置的概略构造的概念图。
图6是用基板的剖面示出本公开的第二实施方式涉及的元件芯片的制造方法的概念图。
符号说明
10：基板
10X：第一面
10Y：第二面
11：半导体层
12：电路层
13：凸块
131：头顶部
132：基部
133：接触部
20：保护带
21：基材
22：第一粘合层
30：掩模
40：运输载体
42：框架
42a：凹口
42b：切角
41：保持带
411：支承体
412：第二粘合层
51：拾取框架
52：拾取带
60：顶起销
100：元件芯片
200：等离子体处理装置
203：真空腔
203a：气体导入口
203b：排气口
208：电介质构件
209：天线
210A：第一高频电源
210B：第二高频电源
211：载置台
212：工艺气体源
213：灰化气体源
214：减压机构
215：电极层
216：金属层
217：基台
218：外周部
219：ESC电极
220：高频电极部
221：升降杆
222：支承部
223A、223B：升降机构
224：盖
224W：窗部
225：冷媒循环装置
226：直流电源
227：冷媒流路
228：控制装置
229：外周环
具体实施方式
在本实施方式中，通过具备准备工序、凸块埋入工序、薄化工序、掩模形成工序、保持工序、载置工序以及单片化工序的方法来制造元件芯片。准备工序是准备基板的工序，该基板具备具有露出的凸块的第一面以及第一面的相反侧的第二面，并且具备用分割区域划分的多个元件区域。凸块埋入工序是在第一面粘合具有粘合层的保护带并且至少将凸块的头顶部埋入到粘合层的工序。薄化工序是在凸块埋入工序之后在第一面粘合了保护带的状态下对第二面进行磨削而对基板进行薄化的工序。掩模形成工序是在薄化工序之后在第二面形成被覆元件区域并且使分割区域露出的掩模的工序。保持工序是使第一面与用框架支承的保持带对置并使保持带保持基板的工序。载置工序是在掩模形成工序以及保持工序之后将基板经由保持带载置在设置于等离子体处理装置内的载置台的工序。单片化工序是在载置工序之后对分割区域从第二面至第一面进行等离子体蚀刻而从基板形成多个元件芯片的工序。
基板从具备凸块的第一面的相反侧的面(第二面)进行等离子体划片。因此，凸块变得难以暴露于等离子体。由此，可得到以下的效果。
(第一效果)等离子体产生的稳定化
当凸块暴露于等离子体时，存在构成凸块的金属材料飞散的情况。在等离子体处理装置具备感应耦合型的等离子体源且具有用于使等离子体生成用的磁场透过的电介质构件的情况下，当用于凸块且缺乏反应性的金属材料(金、铜、镍等)附着到该电介质构件时，会阻碍等离子体生成用的磁场的透过。由此，等离子体的产生变得不稳定，蚀刻的再现性、稳定性下降。但是，根据本实施方式，即使在等离子体处理装置具备上述电介质构件的情况下，也可抑制上述金属材料附着到该电介质构件，因此等离子体的产生稳定，蚀刻的再现性、稳定性提高。
(第二效果)元件芯片的形状的改进
当曾构成凸块的金属材料再附着到基板时，在进行等离子体划片时会成为微掩模，会对元件芯片的形状造成使元件芯片的侧面变粗糙等负面的影响。这种对元件芯片的形状的负面的影响可能会成为元件芯片的抗弯强度的下降、对元件芯片进行封装时的成型不良的原因。但是，根据本实施方式，在进行等离子体划片时由上述金属材料难以形成微掩模，因此可得到侧面的平滑性优异的元件芯片。因此，得到的元件芯片的抗弯强度优异，并且封装时难以产生成型不良。
(第三效果)抑制蚀刻残留物以及蚀刻停止
当构成凸块的金属材料飞散并再附着到基板的分割区域时，会在分割区域产生蚀刻残留物。这种蚀刻残留物会成为微粒的原因，或者引发等离子体划片后的拾取工序中的识别不良以及拾取错误。因此，生产的成品率下降。进而，当在分割区域产生的蚀刻残留物多时，会在分割区域中产生蚀刻停止，并产生不能对基板进行单片化这样的不良。但是，根据本实施方式，在进行等离子体划片时难以产生上述金属材料向基板的再附着，因此可抑制在分割区域中产生蚀刻残留物。因而，微粒会降低，并且等离子体划片后的拾取工序中的识别性、拾取性会提高，生产的成品率也会提高。此外，在进行等离子体划片时，在分割区域中难以产生蚀刻停止，成品率会提高。
(第四效果)抑制元件芯片的金属污染
当构成凸块的金属材料飞散并再附着到元件芯片的凸块以外的部分(例如，电路层表面的树脂保护层的表面、半导体层的侧面)时，会产生元件芯片的金属污染。当元件芯片被金属污染时，器件特性会下降。但是，根据本实施方式，可抑制上述金属材料再附着到元件芯片的凸块以外的部分，因此难以产生元件芯片的金属污染，元件芯片的器件特性提高。
(第五效果)防止凸块的蚀刻
当凸块的一部分被蚀刻时，元件芯片的电特性可能变化。但是，根据本实施方式，可防止凸块的蚀刻，因此难以产生元件芯片的电特性的变化。
(第六效果)防止凸块的劣化
当凸块暴露于等离子体时，存在凸块变质(劣化)而产生不良的情况。例如，在凸块包含铜的情况下，当使用包含六氟化硫(SF6)的气体进行等离子体处理时，铜会由于等离子体照射而被硫化，可靠性会下降。在工艺气体或灰化气体包含氟或氧的情况下，由于凸块表面的氟化或氧化，所以会产生接触电阻的上升以及接合强度的下降，可靠性会下降。此外，在工艺气体包含C4F8等碳氟化合物的情况下，会在凸块表面附着含有碳的反应生成物，会产生接触电阻的上升以及接合强度的下降，可靠性会下降。但是，根据本实施方式，在进行等离子体划片时难以产生凸块的劣化。因此，无论在使用何种气体的情况下，可靠性都难以受损。
(第七效果)防止凸块的损伤
根据本实施方式，在进行等离子体划片时，将基板的具备凸块的第一面经由保持带载置在载置台。因此，可抑制由于与载置台接触而造成的凸块的损伤。此外，因为从第二面对基板进行等离子体划片，所以被覆元件区域的掩模形成在第二面。因此，露出在第一面的凸块难以受到用于形成掩模的显影液等的影响。因而，在掩模形成工序中，可抑制凸块的损伤。
(第八效果)省略厚的抗蚀剂掩模
在为了保护凸块而像上述那样在基板形成厚的抗蚀剂掩模的情况下，需要在等离子体划片之后进行用于除去抗蚀剂掩模的长时间的等离子体灰化。因此，处理时间会增大，或者由于凸块的头顶部暴露于灰化等离子体而被氧化，所以产生在进行电连接时接触电阻增加等器件特性的不良。但是，在本实施方式中，从电路层的相反侧的面进行等离子体划片，因此不需要上述那样的厚的抗蚀剂掩模，能够抑制制造成本的上升。进而，可省略用于除去抗蚀剂掩模的长时间的灰化，因此难以产生上述那样的处理时间的增大、器件特性的不良。
以下，参照附图对第一实施方式以及第二实施方式进行说明，在第一实施方式中，以在第一面粘合了保护带的状态进行薄化工序，并且进行掩模形成工序、保持工序以及单片化工序，在第二实施方式中，以在第一面粘合了保护带的状态进行掩模形成工序，并且在保持工序之前从第一面剥离保护带。
(第一实施方式)
在本实施方式中，以在第一面粘合了保护带的状态进行薄化工序，并且进行掩模形成工序、保持工序以及单片化工序。参照图1A～图5对本实施方式涉及的制造方法进行说明。图1A(a)～(h)是用基板的剖面示出本实施方式涉及的制造方法的概念图。图1B是示出在本实施方式中使用的基板的另一个例子的剖视图。图1C是用基板的剖面示出在本实施方式中实施的凸块露出工序的另一个例子的概念图。图2是示意性地示出本实施方式涉及的基板(薄化工序之前)的结构的剖视图。图3A是示意性地示出本实施方式的埋入工序中的基板与保护带的层叠体的剖视图。图3B是示意性地示出本实施方式的埋入工序中的基板与保护带的另一个层叠体的剖视图。图4A是概略性地示出本实施方式涉及的运输载体的顶视图。图4B是图4A中的IVB-IVB线处的剖视图。图5是用剖面示出本实施方式涉及的等离子体处理装置的概略构造的概念图。在图示例子中，方便起见，对具备相同的功能的构件标注了相同的符号。
(1)准备工序
首先，准备成为单片化的对象的基板10(图1A(a))。基板10具备第一面10X以及第二面10Y，并且具备半导体层11、层叠在半导体层11的第一面10X侧的电路层12、以及配置在电路层12的多个凸块13。此外，基板10划分为分割区域R1和通过分割区域R1划分的多个元件区域R2。通过对基板10的分割区域R1进行蚀刻，从而得到具备半导体层11、电路层12以及凸块13的元件芯片100。
在准备的基板10中，如图1B所示，可以在分割区域R1中露出有半导体层11。即，电路层12可以按照元件区域R2分离为多个。电路层12的分离可以在形成电路层12的工序中进行，也可以在形成电路层12之后、准备工序之前，通过激光刻划、机械划片等进行。像这样，在准备的基板10的电路层12分离的情况下，在单片化工序中无需进行电路层12的蚀刻，因此生产性会提高。此外，基板10在薄化工序中由于电路层12具有的内部应力而容易翘曲。当基板10翘曲时，等离子体划片时的基板10的冷却就会变得不充分，难以实施所希望的等离子体划片。在对具备预先分离的电路层12的基板10进行薄化工序的情况下，可减弱成为翘曲的原因的内部应力。因而，变得容易抑制基板10的翘曲。
基板10的大小没有特别限定，例如，最大直径为50～300mm左右。基板10的形状也没有特别限定，例如是圆形、方形。此外，也可以在基板10设置定向平面(orientationflat)、凹口等缺口(均未图示)。
(半导体层)
半导体层11例如包含硅(Si)、砷化镓(GaAs)、氮化镓(GaN)、碳化硅(SiC)等。后述的薄化工序后的半导体层11的厚度没有特别限定，例如是20～1000μm，也可以是100～300μm。
(电路层)
电路层12例如包含绝缘膜、金属层、树脂保护层(例如，聚酰亚胺)、抗蚀剂层等，并构成半导体电路、电子部品元件、MEMS等。电路层12的厚度没有特别限定，例如为10～100μm。
(凸块)
凸块13例如是电极焊盘、焊球等包含金属材料的突起。凸块13包含的金属没有特别限定，例如可举出铜、铜和锡以及银的合金、银和锡的合金、铅和锡的合金、金、铝、铝合金等。如后所述，凸块13未直接暴露于等离子体，因此无需担心金属的劣化、化学变化等，能够根据目的使用各种金属。凸块13的形状也没有特别限定，可以是棱柱、圆柱、山型、球型等。凸块13的高度Hb(参照图2)也只要根据目的而适当地进行设定即可，例如为20～200μm。凸块13的高度Hb是半导体层11的法线方向上的、凸块13的最大的高度。凸块的配置以及个数也没有特别限定，可根据目的适当地进行设定。
(2)凸块埋入工序
接着，将凸块13的至少头顶部131埋入到第一粘合层22(图1A(b))。由此，在接下来进行的薄化工序中可抑制凸块13的损伤。凸块13的头顶部131通过将具备第一粘合层22的保护带20粘合到第一面10X而埋入到第一粘合层22。也可以在将保护带20粘合到第一面10X之后进行加压。特别是，通过在真空中一边对保护带20进行加压、加热一边粘合到凸块13，从而凸块13变得容易埋入到第一粘合层22。
(保护带)
保护带20例如具备基材21以及第一粘合层22。基材21是第一粘合层22的支承体。作为基材21的材质，例如可举出聚对苯二甲酸乙二醇酯等聚酯、聚酰亚胺等。基材21的厚度没有特别限定，但是从作为支承体的功能以及操作性方面考虑，优选为30～150μm。
第一粘合层22优选具有能够沿着凸块13的至少头顶部131贴合的程度的柔软性。除此以外，第一粘合层22优选具有能够在不损伤以及剥离凸块13的情况下从第一面10X容易地剥离的程度的剥离性。从剥离性的观点出发，凸块13与第一粘合层22之间的粘合力优选小于凸块13与电路层12之间的粘合力。进而，第一粘合层22优选具有能够耐受后面的各工序中的温度条件(例如，抗蚀剂掩模形成时的烘烤条件(在150℃进行5分钟左右))的耐热性。
这样的第一粘合层22例如由包含丙烯酸树脂的层(丙烯酸树脂层)与包含硅酮树脂的层(硅酮树脂层)的层叠体形成。此时，在基材21侧配置丙烯酸树脂层。从柔软性的观点出发，丙烯酸树脂层的厚度优选大于硅酮树脂层。其中，丙烯酸树脂层的厚度特别优选是硅酮树脂层的厚度的5～20倍。第一粘合层22例如也可以由紫外线固化型树脂(例如，丙烯酸树脂、光聚合性低聚物、以及光聚合引发剂的混合物)形成。在该情况下，通过对第一粘合层22照射紫外线，从而可容易地从基板10剥离保护带20。
关于第一粘合层22的厚度T(参照图3A)，只要能够埋入凸块13的至少头顶部131，就没有特别限定。如图2所示，凸块13的头顶部131是从凸块13的前端起占到凸块13的高度Hb的1/3为止的部分。即，关于第一粘合层22的厚度，只要是凸块13的高度Hb的1/3以上，就没有特别限定。其中，从保护凸块13的观点出发，第一粘合层22的厚度T特别优选为大于凸块13的高度Hb。另一方面，从成本的观点出发，第一粘合层22的厚度T优选为凸块13的高度Hb的两倍以下。具体地，第一粘合层22的厚度T是40～400μm，也可以是100～300μm。例如，在凸块13的高度Hb为65μm的情况下，第一粘合层22的厚度T也可以是115μm。此时，基材21的厚度例如为50μm。第一粘合层22的厚度T是半导体层11的法线方向上的第一粘合层22的平均的厚度。
凸块13也可以如图3A所示地埋入到第一粘合层22，使得头顶部131中的表面以及凸块13的头顶部131以外且凸块13的与第一面10X的接触部133以外(即，基部132)的表面被第一粘合层22所覆盖。由此，可进一步抑制薄化工序、掩模形成工序以及单片化工序中的凸块13的损伤、变质。此时，第一粘合层22的厚度T大于凸块13的高度Hb。
另一方面，凸块13的基部132的表面也可以不被第一粘合层22所覆盖。例如，也可以如图3B所示，凸块13埋入到第一粘合层22，使得在元件区域R2中的相邻的凸块13之间的区域(窄间距区域R21)中形成被基部132、第一粘合层22、以及第一面10X包围的空隙S。在该情况下，因为凸块13的表面与第一粘合层22的接触面积小，所以在后面的凸块露出工序中第一粘合层22的剥离变得更顺利，可进一步抑制凸块13的损伤、剥离。但是，在分割区域R1中，第一粘合层22与第一面10X优选密接。由此，在薄化工序、掩模形成工序以及单片化工序中，凸块13难以暴露于显影液等药液、等离子体，因此可抑制凸块13的损伤、劣化。
(3)薄化工序
接着，进行对半导体层11的一部分进行研磨而使半导体层11变薄的薄化工序(图1A(c))。这是因为，在半导体层11形成电路层12时，半导体层11需要具有某种程度的厚度，另一方面，从单片化工序中的处理时间的缩短、元件芯片的小型化等观点出发，要求提供给单片化工序的半导体层11的厚度要小。薄化工序以在第一面10X粘合了保护带20的状态进行。
在薄化工序中，对半导体层11的与电路层12相反侧的面(第二面10Y)进行磨削，基板10薄化为所希望的厚度。在薄化工序期间，凸块13被保护带20保护。磨削装置的种类没有特别限定，例如可举出具备金刚石砂轮的背面研磨机等。也可以在薄化工序之后对第二面10Y进行抛光加工。另外，在薄化工序的前后，都将第一面10X的相反侧的面称为第二面10Y。
(4)掩模形成工序
在本工序中，以在第一面10X粘合了保护带20的状态形成被覆元件区域R2并且使分割区域R1露出的掩模30(图1A(d))。掩模30形成在未配置凸块13的第二面10Y。因此，凸块13难以受到用于形成掩模30的显影液的影响。因而，可抑制掩模形成工序中的凸块13的损伤、变质。除此以外，因为凸块13的至少头顶部131埋入到第一粘合层22，所以可进一步抑制凸块13的劣化、损伤。此外，因为进行了薄化的基板10被保护带20支承，所以可抑制基板10自身的损伤、翘曲。被保护带20支承的基板10适合于用于后述的纳米压印法。
掩模30例如以如下方式形成，即，在通过旋涂法在第二面10Y形成感光性树脂层之后，通过光刻法除去与分割区域R1对应的感光性树脂。感光性树脂层也可以在形成为膜状之后粘合到第二面10Y。此外，也可以代替感光性树脂，在第二面10Y形成聚酰亚胺树脂层等耐热性的树脂层，然后通过激光刻划进行图案化来形成掩模30。进而，掩模30能够使用纳米压印法来形成。纳米压印法是如下的方法，即，将被称为纳米模具的具备微小的凹凸的模具压附在涂敷于第二面10Y的感光性树脂或粘合到第二面10Y的感光性树脂膜，然后照射紫外线，从而将微小的凹凸转印到感光性树脂或感光性树脂膜。在本实施方式中，因为凸块13埋入到第一粘合层22，所以基板10的第二面10Y是大致平坦的。因此，光刻法中的曝光时的焦点深度的调整、纳米压印法中的压印压力的调整变得容易，容易在第二面10Y形成掩模30。
(5)保持工序
在本工序中，使保持带41粘合、保持基板10，使得第一面10X与用框架42支承的保持带41对置(图1A(e))。通过使保持带41保持基板10，从而后面的单片化工序以及凸块露出工序中的操作性提高。此时，保护带20不被剥离，基板10经由保护带20与保持带41粘合。因此，可降低与保护带20的剥离相伴的对凸块13的负荷，并且可降低由外部原因造成的电路层12以及凸块13的损伤、污染。进而，因为没有保护带20的剥离工序，所以能够期待生产性的提高。以下，有时将框架42以及固定在框架42的保持带41合起来称为运输载体40。
在单片化工序中，在将基板10载置在载置台211使得凸块13的头顶部131与载置台211对置的情况下，凸块13有可能损伤。但是，通过不剥离为了抑制薄化工序中的凸块13的损伤而使用的保护带20(背面研磨带)，直接应用到后面的保持工序进而应用到单片化工序，从而可抑制单片化工序中的凸块13的损伤。因此，不要求用于保持基板10的保持带41还具有保护凸块13的功能以及结构(例如，用于被覆凸块13的厚的粘合层)，能够使用通常用于该用途的划片带。即，从第二面10Y照射等离子体对基板10进行单片化的本实施方式能够通过使用以往使用的背面研磨带以及划片带来实现。因而，可得到在抑制成本的同时抑制了凸块13的损伤的元件芯片100。
(保持带)
保持带41没有特别限定。保持带41例如具备支承体411以及第二粘合层412。支承体411的材质没有特别限定，例如可举出包含聚乙烯以及聚丙烯等聚烯烃、聚对苯二甲酸乙二醇酯等聚酯等热塑性树脂的膜(树脂膜)。在树脂膜中，还可以掺合用于附加伸缩性的橡胶成分(例如，乙烯-丙烯橡胶(EPM)、乙烯-丙烯-二烯烃橡胶(EPDM)等)、增塑剂、软化剂、抗氧化剂、导电性材料等各种添加剂。此外，上述热塑性树脂也可以具有丙烯基等表现出光聚合反应的官能团。支承体411的厚度没有特别限定，例如为50～300μm，优选为50～150μm。
第二粘合层412优选包含通过紫外线(UV)的照射而粘合力减小的粘合成分(例如，UV固化型丙烯酸粘合剂)。这是因为，在拾取元件芯片100时，通过进行UV照射，从而容易从第二粘合层412剥离元件芯片100，变得容易拾取。第二粘合层412的厚度没有特别限定，但是从粘合性以及成本的观点出发，优选为5～100μm，更优选为5～15μm。
(框架)
如图4A所示，框架42是具有与基板10的整体相同或其以上的面积的开口的框体，具有给定的宽度以及大致固定的薄的厚度。框架42具有能够以保持了保持带41以及基板10的状态进行传输的程度的刚性。如图4B所示，保持带41通过使第二粘合层412与框架42对置并将第二粘合层412的外周缘粘合到框架42的一个面，从而固定在框架42。框架42的开口的形状没有特别限定，例如可以是圆形、矩形、六边形等多边形。在框架42可以设置有定位用的凹口42a、切角42b。作为框架42的材质，例如可举出铝、不锈钢等金属、树脂等。基板10经由保护带20粘合，使得第一面10X与第二粘合层412的从框架42的开口露出的部分对置。
在保持工序中，优选在将基板10载置于架台(未图示)之后保持于保持带41。基板10载置于架台，使得第二面10Y与架台对置，第二粘合层412经由保护带20粘附于基板10的第一面10X。架台的表面优选用氟树脂(聚四氟乙烯、聚偏二氟乙烯、四氟乙烯-乙烯共聚物等)进行被覆。由此，即使在架台的表面与形成在基板10的第二面10Y的掩模30接触的情况下，也容易抑制掩模30的剥离。
另外，掩模形成工序以及保持工序的顺序无关紧要。可以在掩模形成工序之后实施保持工序，也可以在保持工序之后实施掩模形成工序。在掩模形成工序之后实施保持工序的情况下，能够在掩模形成中使用一般的基板处理用的抗蚀剂涂敷装置、曝光装置。另一方面，在保持工序之后实施掩模形成工序的情况下，需要使用与框架42对应的抗蚀剂涂敷装置、曝光装置。这是为了以保持基板10的运输载体为对象形成掩模。但是，在后者的情况下，在保持工序中能够避免架台表面与形成在第二面10Y的掩模30的接触，因此能够抑制掩模30的变形，在这一点上是优选的。进而，架台的表面不易变脏，因此架台的维护频度降低。
(6)载置工序
在掩模形成工序以及保持工序之后，将基板10经由保护带20以及保持带41载置在设置于等离子体处理装置内的载置台211。
以下，参照图5对在等离子体蚀刻以及等离子体划片工序中使用的等离子体处理装置200进行具体说明，但是等离子体处理装置不限定于此。图5概略性地示出用于本实施方式的等离子体处理装置200的构造的剖面。
等离子体处理装置200具备载置台211。运输载体40搭载在载置台211，使得保持带41的保持有基板10的面朝向上方。在载置台211的上方配置有盖224，盖224覆盖框架42以及保持带41的至少一部分，并且具有用于使基板10的至少一部分露出的窗部224W。
载置台211以及盖224配置在真空腔203内。真空腔203是上部开口的大致圆筒状，上部开口被作为盖体的电介质构件208所封闭。作为构成真空腔203的材料，能够例示铝、不锈钢(SUS)、对表面进行防蚀铝处理的铝等。作为构成电介质构件208的材料，能够例示氧化钇(Y2O3)、氮化铝(AlN)、氧化铝(Al2O3)、石英(SiO2)等电介质材料。在电介质构件208的上方配置有作为上部电极的天线209。天线209与第一高频电源210A电连接。载置台211配置在真空腔203内的底部侧。
在真空腔203连接有气体导入口203a。在气体导入口203a通过配管分别连接有作为工艺气体的供给源的工艺气体源212以及灰化气体源213。此外，在真空腔203设置有排气口203b，在排气口203b连接有包括用于对真空腔203内的气体进行排气而减压的真空泵的减压机构214。
载置台211具备分别为大致圆形的电极层215、金属层216、对电极层215以及金属层216进行支承的基台217、以及包围电极层215、金属层216和基台217的外周部218。外周部218由具有导电性以及耐蚀刻性的金属构成，保护电极层215、金属层216以及基台217不受等离子体的侵害。在外周部218的上表面配置有圆环状的外周环229。外周环229具有保护外周部218的上表面不受等离子体的侵害的作用。电极层215以及外周环229例如由上述的电介质材料构成。
在电极层215的内部配置有构成静电吸附机构的电极部(以下，称为ESC电极219)和与第二高频电源210B电连接的高频电极部220。在ESC电极219电连接有直流电源226。静电吸附机构由ESC电极219以及直流电源226构成。
金属层216例如由在表面形成了防蚀铝被覆的铝等构成。在金属层216内形成有冷媒流路227。冷媒流路227对载置台211进行冷却。载置台211被冷却，从而搭载在载置台211的保持带41被冷却，并且其一部分与载置台211接触的盖224也被冷却。由此，可抑制基板10、保护带20以及保持带41在等离子体处理过程中被加热而损伤的情况。冷媒流路227内的冷媒通过冷媒循环装置225进行循环。
在载置台211的外周附近配置有贯通载置台211的多个支承部222。支承部222通过升降机构223A进行升降驱动。当运输载体40被传输到真空腔203内时，交接给上升至给定的位置的支承部222。支承部222支承运输载体40的框架42。通过支承部222的上端面下降至与载置台211相同高度以下，从而运输载体40搭载在载置台211的给定的位置。
在盖224的端部连接有多个升降杆221，使盖224能够进行升降。升降杆221通过升降机构223B进行升降驱动。由升降机构223B进行的盖224的升降的动作能够与升降机构223A独立地进行。
控制装置228对构成等离子体处理装置200的要素的动作进行控制，等离子体处理装置200包括第一高频电源210A、第二高频电源210B、工艺气体源212、灰化气体源213、减压机构214、冷媒循环装置225、升降机构223A、升降机构223B以及静电吸附机构。
在进行载置工序时，首先，将保持在运输载体40的基板10搬入到真空腔203内。在真空腔203内，通过升降杆221的驱动，盖224上升至给定的位置。未图示的闸阀(gatevalve)打开而搬入运输载体40。多个支承部222以上升的状态进行待机。当运输载体40到达载置台211上方的给定的位置时，运输载体40交接到支承部222。运输载体40交接到支承部222的上端面，使得保持带41的第二粘合层412朝向上方。
当运输载体40交接到支承部222时，闸阀关闭，真空腔203置于密闭状态。接着，支承部222开始下降。支承部222的上端面下降至与载置台211相同的高度以下，从而运输载体40载置到载置台211。接下来，升降杆221进行驱动。升降杆221使盖224下降至给定的位置。此时，调节盖224与载置台211的距离，使得盖224能够在不与运输载体40接触的情况下覆盖框架42。由此，框架42以及保持带41的未保持基板10的部分在不与盖224接触的情况下被盖224覆盖，基板10从盖224的窗部224W露出。
盖224例如是具有大致圆形的外形轮廓的油炸圈饼形，具备固定的宽度以及薄的厚度。盖224的内径(窗部224W的直径)小于框架42的内径，盖224的外径大于框架42的外径。因此，当将运输载体40搭载在载置台211的给定的位置并使盖224下降时，盖224能够覆盖框架42和保持带41的至少一部分。基板10的至少一部分从窗部224W露出。此时，盖224与框架42、保持带41以及基板10均不接触。盖224例如由陶瓷(例如，氧化铝、氮化铝等)、石英等电介质、铝或表面进行了防蚀铝处理的铝等金属构成。
在运输载体40交接到支承部222之后，从直流电源226对ESC电极219施加电压。由此，在保持带41与载置台211接触的同时被静电吸附于载置台211。另外，也可以在保持带41载置于载置台211之后(接触之后)开始对ESC电极219施加电压。
(7)单片化工序
在载置工序之后，在将基板10载置于载置台211的状态下，对基板10的分割区域R1从第二面10Y至第一面10X进行等离子体蚀刻，从而从基板10形成多个元件芯片100(图1A(g))。
此时，基板10将未配置凸块13的第二面10Y朝向作为等离子体源的天线209而载置在载置台211。即，在抑制了对凸块13的等离子体的照射的状态下进行等离子体蚀刻。进而，凸块13的至少头顶部131埋入到第一粘合层22并被保护。因此，可得到上述的效果。除此以外，因为半导体层11被薄化，所以可缩短单片化工序中的对基板10的等离子体照射时间，可进一步抑制由等离子体造成的凸块13的劣化以及损伤。
等离子体的产生条件根据被蚀刻的层(半导体层11以及电路层12)的材质等进行设定。在本工序中，材质不同的半导体层11以及电路层12被蚀刻，因此优选切换为与各层相应的条件来进行等离子体蚀刻。例如，也可以在通过后述的Bosch工艺除去半导体层11之后，通过将包含Ar的工艺气体作为原料的等离子体除去电路层12。
在Bosch工艺中，半导体层11在深度方向上垂直地被蚀刻。在半导体层11包含Si的情况下，Bosch工艺通过依次重复保护膜沉积步骤、保护膜蚀刻步骤、以及Si蚀刻步骤，从而在深度方向上挖入半导体层11。
保护膜沉积步骤例如以如下条件进行，即，一边作为原料气体以150～250sccm供给C4F8，一边将真空腔203内的压力调整为15～25Pa，使从第一高频电源210A向天线209投入的电力为1500～2500W，使从第二高频电源210B向高频电极部220投入的电力为0～50W，并进行2～15秒钟处理。另外，在此，sccm是气体的流量的单位。1sccm是一分钟流过1cm3的0℃、1气压(标准状态)的气体的量的流量。
保护膜蚀刻步骤例如以如下条件进行，即，一边作为原料气体以200～400sccm供给SF6，一边将真空腔203内的压力调整为5～15Pa，使从第一高频电源210A向天线209投入的电力为1500～2500W，使从第二高频电源210B向高频电极部220投入的电力为300～1000W，并进行2～10秒钟处理。
Si蚀刻步骤例如以如下条件进行，即，一边作为原料气体以200～400sccm供给SF6，一边将真空腔203内的压力调整为5～15Pa，使从第一高频电源210A向天线209投入的电力为1500～2500W，使从第二高频电源210B向高频电极部220投入的电力为50～500W，并进行10～20秒钟处理。
以上述那样的条件重复进行保护膜沉积步骤、保护膜蚀刻步骤以及Si蚀刻步骤，从而包含Si的半导体层11能够以10μm/分钟的速度在深度方向上垂直地被蚀刻。
在电路层12包含金属材料的情况下，例如通过如下条件进行等离子体蚀刻，即，一边作为原料气体以150～250sccm供给CF4和Ar的混合气体(CF4∶Ar＝1∶4)，一边将真空腔203内的压力调整为0.2～1.5Pa，从第一高频电源210A对天线209供给1500～2500W、频率13.56MHz的高频电力，并且从第二高频电源210B对高频电极部220投入500～1800W、频率100kHz以上(例如，400～500kHz或13.56MHz)的高频电力。
在基板10被单片化之后，执行灰化。首先，从灰化气体源213向真空腔203内导入灰化用的工艺气体(例如，氧气、氧气和含氟的气体的混合气体等)。另一方面，通过减压机构214进行排气，将真空腔203内维持为给定的压力。通过从第一高频电源210A投入高频电力，从而在真空腔203内产生氧等离子体，除去从盖224的窗部224W露出的进行了单片化的基板10(元件芯片100)的表面的掩模30。
灰化例如通过如下条件来进行，即，一边作为原料气体以200～500sccm供给CF4和O2的混合气体(CF4∶O2＝1∶100)，一边将真空腔203内的压力调整为5～30Pa，使从第一高频电源210A向天线209投入的电力为1500～2500W，使从第二高频电源210B向高频电极部220投入的电力为0～300W。
当灰化结束时，真空腔203内的气体被排出，且闸阀打开。保持多个元件芯片100的运输载体40通过从闸阀进入的传输机构从等离子体处理装置200搬出。当运输载体40被搬出时，闸阀迅速关闭。运输载体40的搬出工序可以通过与上述那样的将基板10搭载在载置台211的顺序相反的顺序进行。即，在使盖224上升至给定的位置之后，使向ESC电极219的施加电压为零，解除运输载体40向载置台211的吸附，并使支承部222上升。在支承部222上升至给定的位置之后，搬出运输载体40。
(8)凸块露出工序
在单片化工序之后，剥离第一粘合层22，使凸块13再次露出。该凸块露出工序可以是元件芯片100的拾取工序(图1A(h))的一部分。
从保持带41侧与保护带20一同将进行了单片化的元件芯片100用顶起销60顶起，从而进行元件芯片100的拾取。由此，第一粘合层22从第一面10X被剥离。与此相伴地，元件芯片100的至少一部分上浮，并且凸块13露出，变得能够拾取元件芯片100。此时，凸块13被保护带20以及保持带41所覆盖，因此可避免由顶起销60造成的损伤。此外，如上所述，根据本实施方式，在等离子体划片工序中，难以在分割区域产生蚀刻残留物。因而，拾取工序中的识别的精度以及拾取性提高，因此生产的成品率也提高。
此外，如图1C所示，元件芯片100的拾取可以在从第一面10X剥离保护带20以及保持带41并且在第二面10Y粘合拾取带52之后进行。在该情况下，电路层12以及凸块13朝向上面，因此识别元件芯片100的精度提高，拾取错误降低。
从操作性的观点出发，拾取带52优选与保持带41同样地固定在拾取框架51。拾取框架51只要是与框架42同样的材质以及形状即可。拾取带52的材质可以与保持带41相同。另一方面，保持带41以及拾取带52可以由与各自的目的相应的材质形成。例如，不要求保持带41具有适合于拾取的柔软性，因此能够使用包含结晶性高的树脂的膜。这样的树脂膜一般耐热性以及耐等离子体性优异。即，在单片化工序中，能够使用耐等离子体性优异的保持带41。因此，例如，能够对高频电极部220投入100kHz以上(例如，400～500kHz或13.56MHz)的高频电力，一边施加高的偏置电压一边进行等离子体划片。由此，能够进行高速加工，生产性会提高。
通过本实施方式的制造方法得到的元件芯片100的侧面的平滑性优异。这是因为，如上所述，抑制了等离子体划片时的、构成凸块13的金属材料向基板10的再附着。这样的元件芯片100的抗弯强度优异，并且在封装时难以产生成型不良。此外，元件芯片100的电特性难以劣化。这是因为，防止了等离子体划片时的凸块13的蚀刻，并且抑制了上述金属材料向基板10的再附着。
进而，即使在凸块13包含铜且在等离子体划片时使用包含六氟化硫(SF6)的工艺气体的情况下，得到的元件芯片100的可靠性也优异。这是因为，凸块13包含的铜难以被硫化。同样地，即使在等离子体划片时使用的工艺气体、灰化气体包含氟、氧的情况下，也难以引起凸块13的表面的氟化、氧化。此外，即使在等离子体划片时使用的工艺气体包含C4F8等碳氟化合物的情况下，在凸块13的表面也难以附着含有碳的反应生成物。因此，可抑制凸块13的接触电阻的上升、接合强度的下降，可得到可靠性高的元件芯片100。
(第二实施方式)
除了以在第一面粘合了保护带20的状态进行掩模形成工序且在保持工序之前从第一面剥离保护带20以外，本实施方式与第一实施方式相同。在图6示出本实施方式的元件芯片的制造方法((a)～(h))。图6(a)～图6(d)以及图6(h)分别与图1A(a)～(d)以及图1C对应。
在本实施方式中，在掩模形成工序(图6(d))之后，从第一面10X剥离保护带20，并且将用框架42支承的保持带41与第一面10X粘合，并将凸块13的至少头顶部131埋入到保持带41的第二粘合层412(图6(e))。即，同时实施凸块埋入工序以及保持工序。由此，可简化工序，生产性提高。此时，第二粘合层412具备能够埋入凸块13的至少头顶部131的程度的厚度。第二粘合层412优选具有与上述的第一粘合层22同样的结构。另外，也可以在掩模形成工序之前剥离保护带20。
在载置工序中，基板10经由保持带41载置到载置台211(图6(f))。因此，与基板10经由保持带41以及保护带20载置到载置台211的第一实施方式相比较，基板10容易冷却。在本实施方式中，等离子体也从第二面10Y侧照射(图6(g))，因此可抑制凸块13的劣化以及损伤。
拾取工序(凸块露出工序)可以将基板10转印至拾取带52而进行(图6(h))，也可以在使保持带41保持元件芯片100的状态下进行。在前者的情况下，与第一实施方式相比较，保持元件芯片100的层薄，因此容易顶起元件芯片100。
本公开涉及的发明可抑制凸块的劣化以及损伤，因此作为将具备凸块的基板单片化来制造元件芯片的方法是有用的。

Claims (8)

1.一种元件芯片的制造方法，包括：
准备工序，准备基板，所述基板具备具有露出的凸块的第一面和所述第一面的相反侧的第二面，并且具备用分割区域划分的多个元件区域；
凸块埋入工序，在所述第一面粘合具有粘合层的保护带，并且至少将所述凸块的头顶部埋入到所述粘合层；
薄化工序，在所述凸块埋入工序之后，在所述第一面粘合了所述保护带的状态下对所述第二面进行磨削，从而对所述基板进行薄化；
掩模形成工序，在所述薄化工序之后，在所述第二面形成被覆所述元件区域并且使所述分割区域露出的掩模；
保持工序，使所述第一面与用框架支承的保持带对置，从而使所述保持带保持所述基板；
载置工序，在所述掩模形成工序以及所述保持工序之后，将所述基板隔着所述保持带载置在设置于等离子体处理装置内的载置台；以及
单片化工序，在所述载置工序之后，对所述分割区域从所述第二面至所述第一面进行等离子体蚀刻，从而从所述基板形成多个元件芯片。
2.根据权利要求1所述的元件芯片的制造方法，所述掩模形成工序在所述第一面粘合了所述保护带的状态下进行。
3.根据权利要求1所述的元件芯片的制造方法，所述粘合层的厚度比所述凸块的高度大。
4.根据权利要求3所述的元件芯片的制造方法，在所述凸块埋入工序中，使所述凸块的所述头顶部的表面以及所述头顶部以外的表面与所述粘合层接触。
5.根据权利要求1所述的元件芯片的制造方法，在所述凸块埋入工序中，形成由所述凸块的所述头顶部以外且与所述第一面的接触部以外的表面、所述粘合层以及所述第一面包围的空隙。
6.根据权利要求1所述的元件芯片的制造方法，在所述保持工序中，使所述第一面隔着所述保护带与所述保持带对置，从而使所述保持带保持所述基板。
7.根据权利要求1所述的元件芯片的制造方法，还包括：凸块露出工序，在所述薄化工序之后，并且在所述保持工序之前，从所述第一面剥离所述保护带，使所述凸块露出。
8.根据权利要求1所述的元件芯片的制造方法，所述基板具备半导体层和电路层，所述电路层层叠在所述半导体层的所述第一面侧，并且具备所述凸块，
在所述准备工序中，准备在所述分割区域露出了所述半导体层的所述基板。
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