CN107437525A - 半导体装置及其形成方法 - Google Patents

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Abstract

本发明提供了半导体装置及其形成方法。半导体装置的形成方法包含形成图案化遮罩于基底上，图案化遮罩包含垫氧化层和氮化硅层于垫氧化层上，经由图案化遮罩对基底实施第一刻蚀工艺形成沟槽，在沟槽内和图案化遮罩上形成介电材料层，实施平坦化工艺移除沟槽外的介电材料层，实施热处理工艺，在垫氧化层和基底的界面形成氧化部邻接于介电材料层。本发明半导体装置在隔离结构和主动区的交界处形成较平滑的栅极氧化层表面，以提高栅极氧化层的完整性，并降低尖端放电和电崩溃效应发生的机率，提高半导体装置的效能和可靠度。

Description

半导体装置及其形成方法
技术领域
本发明是关于半导体装置，特别是有关于半导体装置的隔离结构及其形成方法。
背景技术
半导体装置的一部分形成在基底内，且通过形成在基底内的隔离结构分隔主动区(active region)。当半导体装置的尺寸不断地缩小，装置密度不断地增加，传统的硅局部氧化(local oxidation of silicon，LOCOS)隔离技术容易产生表面粗糙和鸟喙效应(bird’s beak effect)的问题也越不容忽视。因此，浅沟槽隔离(shallow trench isolation，STI)成为0.25微米(μm)以下的半导体装置常用的隔离技术。
虽然目前存在的半导体装置及其形成方法在隔离结构上的发展已足够应付它们原先预定的用途，但它们仍未在各个方面皆彻底的符合要求，因此半导体装置的隔离技术目前仍有需努力的方向。
发明内容
本发明提供了一种半导体装置的形成方法，包括：形成一图案化遮罩(mask)于一基底上，该图案化遮罩包含一垫氧化层和一氮化硅层于该垫氧化层上；经由该图案化遮罩对该基底实施一第一刻蚀工艺，形成一沟槽；在该沟槽内和该图案化遮罩上形成一介电材料层；实施一平坦化工艺，移除该沟槽外的该介电材料层；以及实施一热处理工艺，在该垫氧化层和该基底的界面形成一氧化部邻接于该介电材料层。
本发明还提供了一种半导体装置，包括：一隔离结构，形成于一基底内；一栅极氧化层，形成于该基底和一部分的该隔离结构上，其中该栅极氧化层在该隔离结构的边缘处具有一延伸部；以及一栅极电极层，形成于该栅极氧化层和该隔离结构上。
本发明提供了半导体装置的浅沟槽隔离结构的实施例及其形成方法，在移除形成沟槽用的图案化遮罩之前，实施热处理工艺，使得靠近隔离结构的边缘处形成增生的氧化部，以克服在后续移除多余材料形成隔离结构的刻蚀工艺中，容易因为过度刻蚀而在隔离结构边缘形成凹陷(divot)的问题，进而在隔离结构和主动区的交界处形成较平滑的栅极氧化层表面，以提高栅极氧化层的完整性(gate oxide integrity，GOI)，并降低尖端放电(point discharge)和电崩溃(electrical breakdown)效应发生的机率，提高半导体装置的效能和可靠度。
根据一些实施例，提供半导体装置的形成方法。此半导体装置的形成方法包含形成图案化遮罩于基底上，图案化遮罩包含垫氧化层(pad oxide)和氮化硅层于垫氧化层上。半导体装置的形成方法还包含经由图案化遮罩对基底实施第一刻蚀工艺，以形成沟槽，且在沟槽内和图案化遮罩上形成介电材料层。半导体装置的形成方法也包含实施平坦化工艺，移除沟槽外的介电材料层。半导体装置的形成方法更包含实施热处理工艺，在垫氧化层和基底的界面形成氧化部邻接于介电材料层。
根据一些实施例，提供半导体装置。此半导体装置包含隔离结构，形成于基底内。半导体装置也包含栅极氧化层，形成于基底和一部分的隔离结构上，其中栅极氧化层在隔离结构的边缘处具有延伸部。半导体装置更包含栅极电极层，形成于栅极氧化层和隔离结构上。
附图说明
通过以下的详述配合所附图式，能更加理解本发明的观点。值得注意的是，根据工业上的标准惯例，一些特征部件(feature)可能没有按照比例绘制。事实上，为了能清楚地讨论，不同特征部件的尺寸可能被增加或减少。
图1A是显示半导体装置的上视图，其中图1C是显示比较例的半导体装置沿图1A的线1-1的剖面示意图，图2I是显示依据本发明的一些实施例的半导体装置沿图1A的线1-1的剖面示意图；
图1B-图1C是显示比较例的形成半导体装置不同阶段的剖面示意图；
图1C’是显示图1C的A区域的放大示意图；
图2A-图2I是根据本发明的一些实施例，显示形成半导体装置不同阶段的剖面示意图；
图2H’是根据本发明的一些实施例，显示图2H的B区域的放大示意图；
图2I’是根据本发明的一些实施例，显示图2I的C区域的放大示意图。
附图标号：
100a、100b～半导体结构；
101、201～基底；
111、211～隔离结构；
112、212～凹陷；
113、213～栅极氧化层；
115、215～栅极电极层；
117～源极；
119～漏极；
120～主动区；
130、230～栅极结构；
200～工艺；
201a～顶面；
203～垫氧化层；
204～图案化遮罩；
205～氮化硅层；
206～沟槽；
207～图案化光刻胶层；
209～介电材料层；
210～氧化部；
213a～延伸部；
300～第一刻蚀工艺；
400～平坦化工艺；
500～热处理工艺；
600～第二刻蚀工艺；
d～垂直距离；
t1、t2、t3、t4～厚度；
t4～距离。
具体实施方式
以下发明提供了很多不同的实施例或范例，用于实施所提供的半导体装置的不同元件。组件和配置的具体范例描述如下，以简化本发明。当然，这些仅仅是范例，并非用以限定本发明。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明可能在不同的范例中重复参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例及/或形态之间的关系。
以下描述实施例的一些变化。在不同图式和说明的实施例中，相似的参考数字被用来标明相似的元件。可以理解的是，在方法的前、中、后可以提供额外的操作，且一些叙述的操作可为了该方法的其他实施例被取代或删除。
在已知技术中，由于隔离结构边缘处的凹陷尺寸与深度过大，造成在凹陷上形成的栅极氧化层较基底上的栅极氧化层薄，使栅极电极层在隔离结构边缘处与半导体基底之间的距离太近，再加上凹陷处的栅极氧化层和栅极电极层的表面弧度皆过于弯曲、不平滑，易产生尖端放电、电崩溃效应和短路等问题，本发明的实施例旨在解决这些问题，使得半导体装置的效能和可靠度得以提升。
图1A是显示半导体装置100a/100b的上视图，其中图1C是显示比较例的半导体装置100a沿图1A的线1-1的剖面示意图，图2I是显示依据本发明的一些实施例的半导体装置100b沿图1A的线1-1的剖面示意图，图1B-图1C是显示比较例的形成半导体装置100a不同阶段的剖面示意图，图1C’是显示图1C的A区域的放大示意图。
如图1A所示，半导体装置100a的主动区120包含源极117和漏极119，隔离结构111位于相邻的两个主动区120之间且围绕主动区120，以隔离两个主动区120。半导体装置100a的栅极结构130包含栅极氧化层113和位于栅极氧化层113上的栅极电极层115(如图1C所示)，栅极结构130设置于主动区120的源极117和漏极119之间，并且横跨于主动区120和隔离结构111上方，图1C是显示沿图1A的线1-1的剖面示意图。
如图1B所示，在基底101内形成隔离结构111，其中基底101为半导体基底，隔离结构111的边缘处有明显的凹陷112，此凹陷112是因为移除基底101上用于形成隔离结构111的沟槽的图案化遮罩(未绘示)时，由于使用具有等向性(isotropic)的刻蚀工艺，且隔离结构111和图案化遮罩中的垫氧化层材质相似，垫氧化层的厚度相较于隔离结构111的厚度小，在厚度差异最明显的隔离结构111的边缘处容易发生过度刻蚀的现象，因此形成凹陷112。
如图1C和图1C’所示，在隔离结构111和基底101上依序形成栅极氧化层113和栅极电极层115，由于隔离结构111的边缘具有凹陷112，因此在隔离结构111的凹陷112上的栅极氧化层113的厚度t2较基底101上的栅极氧化层113的厚度t1小。一些例子中，t2与t1的比值在0.7至0.85之间。由于凹陷112上形成的栅极氧化层113较基底101上的栅极氧化层113薄，使栅极电极层115在隔离结构111边缘处与基底101之间的距离太近，再加上凹陷112处的栅极氧化层113和栅极电极层115的表面弧度不平整，易产生尖端放电、电崩溃效应，甚至是短路等问题。并且，随着半导体装置尺寸日益缩小，半导体装置的效能和可靠度也因此问题而大幅降低。
图2A-图2I是根据本发明的一些实施例，显示形成半导体装置100b不同阶段的剖面示意图。半导体装置100b包含基底201。一些实施例中，基底201可由硅或其他半导体材料制成，或者，基底201可包含其他元素半导体材料，例如锗(Ge)。一些实施例中，基底201由化合物半导体制成，例如碳化硅、氮化镓、砷化镓、砷化铟或磷化铟。一些实施例中，基底201由合金半导体制成，例如硅锗、碳化硅锗、磷化砷镓或磷化铟镓。一些实施例中，基底201包含绝缘层上覆硅(silicon-on-insulator，SOI)基材。一些实施例中，基底201包含外延层。举例而言，基底201有覆盖在块材半导体的上的外延层。
根据一些实施例，如图2A所示，在基底201上依序形成垫氧化层203和氮化硅层205。一些实施例中，氮化硅层205可以氮氧化硅或其他类似的材料取代。一些实施例中，垫氧化层203是使用热氧化法(thermal oxidation)或其他合适的工艺所形成。一些实施例中，氮化硅层205是使用化学气相沉积(chemical vapor deposition，CVD)或其他合适的工艺所形成。垫氧化层203作为氮化硅层205和基底201之间纾解应力的缓冲层，而氮化硅层205作为后续平坦化工艺的停止层。
根据一些实施例，如图2B所示，在氮化硅层205上形成图案化光刻胶层207。未覆盖图案化光刻胶层207的区域为后续形成隔离结构的区域(例如图1A所示的隔离结构211的区域)，覆盖图案化光刻胶层207的区域为后续形成主动区的区域(例如图1A所示的主动区120的区域)。接着，利用图案化光刻胶层207为遮罩，将垫氧化层203和氮化硅层205图案化，形成图案化遮罩204，如图2C所示。图案化遮罩204包含垫氧化层203和氮化硅层205，且在后续于基底201中形成沟槽的刻蚀工艺中使用。
根据一些实施例，如图2C所示，经由图案化遮罩204对基底201实施第一刻蚀工艺300，以形成沟槽于基底201中，且基底201中的沟槽和图案化遮罩204的开口共同形成沟槽206，如图2D所示。一些实施例中，第一刻蚀工艺300包含湿式刻蚀、干式刻蚀或其他合适的工艺。一些实施例中，干式刻蚀包含使用含氟、含氯或其他合适的气体的电浆刻蚀工艺。一些实施例中，沟槽206’的深度小于0.5μm，但不限于此，可依据半导体装置的元件尺寸调整为更大或更小。
接续前述，如图2E所示，形成介电材料层209于沟槽206内和图案化遮罩204上。一些实施例中，介电材料层209由氧化硅、氮化硅、氮氧化硅或其他合适的介电材料所制成。一些实施例中，介电材料层209使用的材料不同于垫氧化层203。一些实施例中，介电材料层209的形成是使用化学气相沉积(CVD)工艺、常压化学气相沉积(atmospheric pressure chemical vapor deposition，APCVD)工艺、高密度电浆化学气相沉积(high density plasma chemical vapor deposition，HDPCVD)工艺或其他合适的工艺。
根据一些实施例，如图2E所示，将氮化硅层205作为停止层，实施平坦化工艺400，以移除沟槽206外，亦即氮化硅层205上的介电材料层209，使沟槽206内的介电材料层209的顶面与氮化硅层205的顶面齐平，如图2F所示。一些实施例中，平坦化工艺400可更进一步移除部分的氮化硅层205。一些实施例中，平坦化工艺400可包含化学机械研磨(chemical mechanical polishing，CMP)工艺、研磨(grinding)工艺、刻蚀工艺、其他合适的工艺或前述的组合。
根据一些实施例，如图2F所示，在实施平坦化工艺400后，对半导体装置100b通入氧气以实施热处理工艺500，氧气扩散进入介电材料层209与基底201和垫氧化层203之间的垂直方向的界面，在垫氧化层203和基底201的水平方向的界面处，形成邻接位于沟槽206侧壁处的介电材料层209的氧化部210，如图2G所示，其中氧化部210于沟槽206内的介电材料层209的两侧边缘处皆有生成，形成类似硅局部氧化(LOCOS)隔离技术所产生的鸟喙效应结构。一些实施例中，热处理工艺500的温度在约950℃至约1050℃的范围内。一些实施例中，热处理工艺的时间在约15分钟到约40分钟的范围内。值得注意的是，氧化部210的形状和厚度可由热处理工艺500的温度和时间做调控。
之后，根据一些实施例，如图2G所示，实施第二刻蚀工艺600，以移除氮化硅层205、垫氧化层203、部分的介电材料层209和部分的氧化部210，暴露出基底201的顶面201a，形成两侧具有尖锐如鸟喙状的隔离结构211，如图2H所示。一些实施例中，第二刻蚀工艺600包含湿式刻蚀、干式刻蚀或其他合适的工艺。一些实施例中，湿式刻蚀可使用磷酸溶液实施一阶段的工艺。在其他实施例中，湿式刻蚀可使用磷酸和氢氟酸溶液实施两阶段的工艺。一些实施例中，隔离结构211为浅沟槽隔离(STI)结构，其深度小于0.5μm。
接续前述，图2H’是根据本发明的一些实施例，显示图2HB区域的放大示意图。如图2H’所示，隔离结构211靠近基底201的两侧边缘的顶部具有凹陷212，在一些实施例中，凹陷212的底面至基底201的顶面201a的垂直距离d小于约值得注意的是，依据本发明的实施例的图2H半导体装置100b的隔离结构211边缘的凹陷212与比较例的图1A半导体装置100a的隔离结构111边缘的凹陷112相比深度较浅，是由于实施例的半导体装置100b较比较例的半导体装置100a多经历了热处理工艺500的缘故，使得后续的第二刻蚀工艺600实施后，形成表面较平整的半导体装置100b。一些实施例中，凹陷212的深度(例如垂直距离d)可通过热处理工艺500的温度和时间，由其形成的第二氧化部210b的形状与尺寸来做调整。一些其他的实施例中，垂直距离d的值小至足以忽略，使得隔离结构211的全部顶面大抵上为平坦的表面。一些其他的实施例中，隔离结构211的顶面与基底201的顶面大抵齐平。
根据一些实施例，如图2I所示，于凹陷212和靠近基底201的顶面201a上下的区域形成图1A的栅极堆迭230的栅极氧化层213，于隔离结构211和栅极氧化层213上形成图1A的栅极堆迭230的栅极电极层215。一些实施例中，栅极氧化层213和栅极电极层215是使用热氧化工艺、化学气相沉积(CVD)工艺、流动式化学气相沉积(flowable chemical vapor deposition，FCVD)工艺、原子层沉积(Atomic layerdeposition，ALD)工艺、低压化学气相沉积(low-pressure chemical vapor deposition，LPCVD)工艺、电浆增强化学气相沉积(plasma enhanced chemical vapor deposition，PECVD)工艺、其他合适的工艺或前述的组合分别形成。一些实施例中，栅极氧化层213可由氧化硅或高介电常数的介电材料制成，其中高介电常数的介电材料可由氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金(hafnium dioxide-alumina alloy)、铪硅氧化物、铪硅氮氧化物、铪钽氧化物、铪钛氧化物、铪锆氧化物、其他合适的高介电常数材料或前述的组合制成。一些实施例中，栅极电极层215包含金属或其他合适的导电材料，例如：钨、铜、镍、铝、硅化钨、多晶硅或前述的组合。
如图2I所示，栅极氧化层213在隔离结构211邻接于基底201的两侧边缘处的凹陷212内具有延伸部213a。一些实施例中，栅极氧化层213的延伸部213a的顶面至隔离结构211和基底201的交界处在垂直于基底201表面的方向上的距离在约至约的范围内。图2I’是根据本发明的一些实施例，显示图2IC区域的放大示意图。一些实施例中，延伸部213a的顶面至隔离结构211和基底201的交界处在垂直于基底201表面(Z轴)的方向上的距离t4仅约略小于或大于基底201上的栅极氧化层213的厚度t3。一些实施例中，t4与t3的比值大于约0.95。通过延伸部213a的形成，栅极氧化层213的顶面从基底201至隔离结构211为平滑且大抵上平坦的表面。
将实施例的半导体结构100b与比较例的半导体结构100a做比较，如图1C’所示，比较例的半导体结构100a的栅极氧化层113在隔离结构111两侧边缘处的厚度t2与在基底101上的厚度t1的比值小于0.85，而实施例的半导体结构100b如图2I’所示，栅极氧化层213在隔离结构211两侧边缘处具有延伸部213a，延伸部213a的顶面至隔离结构211和基底201的交界处在垂直于基底201表面的方向上的距离t4与在基底201上的栅极氧化层213的厚度t3的比值大于0.95，且实施例的栅极氧化层213的顶面相较于比较例的栅极氧化层113平滑，无明显的凹陷特征，可避免尖端放电、电崩溃效应和短路等问题，使得半导体装置的效能和可靠度得以提升。
本发明实施例的半导体装置的形成方法在图案化遮罩未移除之前，通过热处理工艺在邻接位于沟槽侧壁的介电材料层处，于介电材料层与基底和垫氧化层的三方交界处生成氧化部，以增加位于后续将形成的隔离结构的两侧边缘处的氧化层厚度，避免之后移除图案化遮罩的刻蚀工艺在隔离结构边缘处形成凹陷或减小凹陷的大小及深度，进而在后续工艺中可形成具平坦表面的栅极氧化层，以改善栅极氧化层的完整性(GOI)。
在已知技术中，由于隔离结构边缘处的凹陷尺寸与深度过大，造成在凹陷上形成的栅极氧化层较基底上的栅极氧化层薄，使栅极电极层在隔离结构边缘处与半导体基底之间的距离太近，再加上凹陷处的栅极氧化层和栅极电极层的表面弧度皆过于弯曲、不平滑，易产生尖端放电、电崩溃效应和短路等问题，本发明的实施例旨在解决这些问题，使得半导体装置的效能和可靠度得以提升。
以上概述数个实施例为特征，以便在本发明所属技术领域中相关技术人员可以更理解本发明的观点。在发明所属技术领域中相关技术人员应该理解他们能以本发明为基础，设计或修改其他工艺和结构以达到与在此介绍的实施例相同的目的及/或优势。在发明所属技术领域中相关技术人员也应该理解到，此类等效的结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围的下，做各式各样的改变、取代和替换。

Claims (15)

1.一种半导体装置的形成方法，其特征在于，包括：
形成一图案化遮罩于一基底上，该图案化遮罩包含一垫氧化层和一氮化硅层于该垫氧化层上；
经由该图案化遮罩对该基底实施一第一刻蚀工艺，形成一沟槽；
在该沟槽内和该图案化遮罩上形成一介电材料层；
实施一平坦化工艺，移除该沟槽外的该介电材料层；以及
实施一热处理工艺，在该垫氧化层和该基底的界面形成一氧化部邻接于该介电材料层。
2.如权利要求1所述的半导体装置的形成方法，其特征在于，形成该介电材料层包括高密度电浆化学气相沉积工艺。
3.如权利要求1所述的半导体装置的形成方法，其特征在于，实施该平坦化工艺包括化学机械研磨工艺。
4.如权利要求1所述的半导体装置的形成方法，其特征在于，该热处理工艺的温度在从950℃到1050℃的范围内。
5.如权利要求1所述的半导体装置的形成方法，其特征在于，该热处理工艺的时间在从15分钟到40分钟的范围内。
6.如权利要求1所述的半导体装置的形成方法，其特征在于，更包括：
于该热处理工艺之后，实施一第二刻蚀工艺，移除该氮化硅层、该垫氧化层以及一部分的该介电材料层，形成一隔离结构。
7.如权利要求6所述的半导体装置的形成方法，其特征在于，该第二刻蚀工艺包括一湿式刻蚀工艺。
8.如权利要求6所述的半导体装置的形成方法，其特征在于，该第二刻蚀工艺包括一干式刻蚀工艺。
9.如权利要求6所述的半导体装置的形成方法，其特征在于，该隔离结构为浅沟槽隔离结构。
10.如权利要求6所述的半导体装置的形成方法，其特征在于，更包括：
在该基底和一部分的该隔离结构上形成一栅极氧化层；以及
在该栅极氧化层和该隔离结构上形成一栅极电极层。
11.一种半导体装置，其特征在于，包括：
一隔离结构，形成于一基底内；
一栅极氧化层，形成于该基底和一部分的该隔离结构上，其中该栅极氧化层在该隔离结构的边缘处具有一延伸部；以及
一栅极电极层，形成于该栅极氧化层和该隔离结构上。
12.如权利要求11所述的半导体装置，其特征在于，该隔离结构为浅沟槽隔离结构。
13.如权利要求11所述的半导体装置，其特征在于，该延伸部的顶面至该隔离结构和该基底的交界处在垂直于该基底表面的方向上的距离大于该栅极氧化层在该基底上的厚度。
14.如权利要求11所述的半导体装置，其特征在于，该延伸部的顶面至该隔离结构和该基底的交界处在垂直于该基底表面的方向上的距离与该栅极氧化层在该基底上的厚度的比值大于0.95。
15.如权利要求11所述的半导体装置，其特征在于，该延伸部的顶面至该隔离结构和该基底的交界处在垂直于该基底表面的方向上的距离在从到的范围内。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6566224B1 (en) * 1997-07-31 2003-05-20 Agere Systems, Inc. Process for device fabrication
CN1459841A (zh) * 2002-05-21 2003-12-03 旺宏电子科技股份有限公司 避免锐角的浅沟道隔离制造方法
US20040007755A1 (en) * 2002-07-12 2004-01-15 Texas Instruments Incorporated Field oxide profile of an isolation region associated with a contact structure of a semiconductor device
CN102087990A (zh) * 2009-12-07 2011-06-08 无锡华润上华半导体有限公司 浅沟槽隔离方法
CN102468172A (zh) * 2010-11-12 2012-05-23 中芯国际集成电路制造(上海)有限公司 半导体器件制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6566224B1 (en) * 1997-07-31 2003-05-20 Agere Systems, Inc. Process for device fabrication
CN1459841A (zh) * 2002-05-21 2003-12-03 旺宏电子科技股份有限公司 避免锐角的浅沟道隔离制造方法
US20040007755A1 (en) * 2002-07-12 2004-01-15 Texas Instruments Incorporated Field oxide profile of an isolation region associated with a contact structure of a semiconductor device
CN102087990A (zh) * 2009-12-07 2011-06-08 无锡华润上华半导体有限公司 浅沟槽隔离方法
CN102468172A (zh) * 2010-11-12 2012-05-23 中芯国际集成电路制造(上海)有限公司 半导体器件制造方法

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