CN107424960A - 半导体封装件及半导体封装件的制造方法 - Google Patents

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package part
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resin insulating
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丸谷尚
丸谷尚一
甲斐稔
北野彦
北野一彦
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Abstract

本发明提供降低了维护频度的半导体封装件的制造方法。半导体封装件的制造方法包括如下步骤:在基材上配置多个半导体装置;形成覆盖多个半导体装置的树脂绝缘层;在树脂绝缘层形成包围所述多个半导体装置的各个的槽;以及在与槽相对应的区域中,通过向基材照射激光来分离所述多个半导体装置的各个。槽可以达到基材,也可以在形成槽时,以与形成槽的位置相对应的方式在基材上形成凹部。

Description

半导体封装件及半导体封装件的制造方法
技术领域
本发明涉及半导体封装件及半导体封装件的制造方法。尤其,本发明涉及基材上的半导体装置的安装技术。或者,本发明涉及安装有半导体装置的基材的端部形状。
背景技术
以往,在移动电话或智能电话等的电子设备中采用在支承基板上搭载有集成电路(integrated circuit,IC)芯片等的半导体装置的半导体封装件结构(例如日本特开2010-278334号公报)。在这种半导体封装件中,通常采用如下结构:在支承基材上经由粘接层接合IC芯片或存储器等的半导体装置,并利用密封体(密封用树脂材料)覆盖该半导体装置,由此来保护半导体器件。
作为用于半导体装置的支承基材,可采用印刷基材、陶瓷基材等各种基材。尤其是近年来,对于利用金属基材的半导体封装件的开发研究不断推进。在金属基材上搭载有半导体装置并通过再布线来扇出(fan out)的半导体封装件具有电磁屏蔽性能以及热特性优良的优点,作为高可靠性的半导体封装件而备受瞩目。这种半导体封装件还具有在封装设计上自由度高的优点。
在支承基材上搭载有半导体装置的结构的情况下,通过在大型的支承基材上搭载多个半导体装置,能够利用同一工艺来制造多个半导体封装件。在这种情况下,形成在支承基材上的多个半导体封装件,在制造过程结束之后被单片化,从而完成各个半导体封装件。像这种在支承基材上搭载半导体装置的半导体封装件的结构还具有生产率高的优点。
如上所述,在考虑到使用大型金属基材来作为支承基材的大量生产的情况下,需要例如利用划片刀等的机械加工方法,来将形成在该金属基材上的多个半导体封装件分割为各个半导体封装件。在分割半导体封装件时,若利用划片刀来加工每个金属基材,则划片刀会磨损,必须在短期间内进行更换。
发明内容
本发明是鉴于这些技术问题而提出的,其目的在于提供一种降低了维护频度的半导体封装件的制造方法。
本发明的一个实施方式的半导体封装件的制造方法包括如下步骤:在基材上配置多个半导体装置;形成覆盖多个半导体装置的树脂绝缘层;在树脂绝缘层形成包围所述多个半导体装置的各个且达到基材的槽;以及在与槽相对应的区域中,通过向基材照射激光,来分离多个半导体装置的各个。
另外,槽可以达到基材。
另外,在形成槽时,可以在槽之下的基材上形成凹部。
另外,激光可以从基材的与形成有树脂绝缘层的一侧相反的一侧照射于基材。
另外,激光可以照射在比槽的宽度狭窄的区域。
另外,可以利用划片刀来进行槽的形成。
本发明的一个实施方式的半导体封装件具有:基材,具有第一面、与第一面相反的一侧的第二面以及连接第一面的第一端部与第二面的第二端部的侧面;半导体装置,配置在第一面一侧;以及树脂绝缘层,覆盖半导体装置,其中,从第一端部朝向第二端部,侧面是弯曲的。
另外,第二端部可以比第一端部更向基材的外侧突出。
另外,侧面可以呈在第一端部与第二端部之间具有拐点的弯曲形状。
另外,第一端部可以与树脂绝缘层的端部相连接。
根据本发明的半导体封装件的制造方法,能够提供降低了维护频度的半导体封装件的制造方法。
附图说明
图1为本发明的一个实施方式的半导体封装件的截面示意图。
图2为示出在本发明的一个实施方式的半导体封装件的制造方法中,在支承基材上形成对准标记的工序的图。
图3为示出在本发明的一个实施方式的半导体封装件的制造方法中,在支承基材上形成粘接层的工序的图。
图4为示出在本发明的一个实施方式的半导体封装件的制造方法中,对支承基材的背面及侧面进行粗化的工序的图。
图5为示出在本发明的一个实施方式的半导体封装件的制造方法中,去除粘接层的一部分的工序的图。
图6为示出在本发明的一个实施方式的半导体封装件的制造方法中,在支承基材上配置半导体装置的工序的图。
图7为示出在本发明的一个实施方式的半导体封装件的制造方法中,形成树脂绝缘层的工序的图。
图8为示出在本发明的一个实施方式的半导体封装件的制造方法中,在树脂绝缘层上形成导电层的工序的图。
图9为示出在本发明的一个实施方式的半导体封装件的制造方法中,对导电层的表面进行粗化的工序的图。
图10为示出在本发明的一个实施方式的半导体封装件的制造方法中,在树脂绝缘层形成开口部的工序的图。
图11为示出在本发明的一个实施方式的半导体封装件的制造方法中,去除导电层的表面的被粗化的区域,并去除开口底部的残渣的工序的图。
图12为示出在本发明的一个实施方式的半导体封装件的制造方法中,利用无电解镀敷法形成导电层的工序的图。
图13为示出在本发明的一个实施方式的半导体封装件的制造方法中,形成感光性光刻胶的工序的图。
图14为示出在本发明的一个实施方式的半导体封装件的制造方法中,利用光刻法去除感光性光刻胶的一部分的工序的图。
图15为示出在本发明的一个实施方式的半导体封装件的制造方法中,利用电解镀敷法形成导电层的工序的图。
图16为示出在本发明的一个实施方式的半导体封装件的制造方法中,去除感光性光刻胶的工序的图。
图17为示出在本发明的一个实施方式的半导体封装件的制造方法中,通过去除导电层的一部分来形成布线的工序的图。
图18为示出在本发明的一个实施方式的半导体封装件的制造方法中,形成覆盖布线的树脂绝缘层的工序的图。
图19为示出在本发明的一个实施方式的半导体封装件的制造方法中,在树脂绝缘层形成露出布线的开口部的工序的图。
图20为示出在本发明的一个实施方式的半导体封装件的制造方法中,在与露出的布线相对应的位置处配置焊料球的工序的图。
图21为示出在本发明的一个实施方式的半导体封装件的制造方法中,将焊料球回流(reflow)的工序的图。
图22为示出在本发明的一个实施方式的半导体封装件的制造方法中,在树脂绝缘层中形成达到支承基材的槽的工序的图。
图23为示出在本发明的一个实施方式的半导体封装件的制造方法中,将支承基材切断来将半导体封装件单片化的工序的图。
图24为本发明的一个实施方式的半导体封装件的截面示意图。
图25为示出在本发明的一个实施方式的半导体封装件的制造方法中,准备支承基材的工序的图。
图26为示出在本发明的一个实施方式的半导体封装件的制造方法中,在支承基材上形成粘接层的工序的图。
图27为示出在本发明的一个实施方式的半导体封装件的制造方法中,对支承基材的背面和侧面进行粗化的工序的图。
图28为示出在本发明的一个实施方式的半导体封装件的制造方法中,在粘接层形成对准标记的工序的图。
图29为示出在本发明的一个实施方式的半导体封装件的制造方法中,在支承基材上配置半导体装置的工序的图。
图30A和图30B为示出对本发明的一个实施例中的支承基材的侧面形状与其比较例中的支承基材的侧面形状进行比较的光学显微镜图像的图。
(附图标记的说明)
10、20:半导体封装件;100:支承基材;102、114:对准标记;104:粗化区域;
110、500:粘接层;112、132:开口部;120:半导体装置;122:外部端子;
130:第一树脂绝缘层;140:布线;142:第一导电层;144:第二导电层;
146:粗化区域;150:第二树脂绝缘层;152:开口部;160:焊料球;200:镀层;
210:光刻胶;220:阻挡剂图案;230:厚膜区域;240:薄膜区域;250:第一槽;
260:第二槽;302、502:第一面;304、504:第二面;306、506:第一端部;
308、508:第二端部;310、510:侧面;320:拐点
具体实施方式
以下,参照附图,对本发明的一个实施方式的半导体封装件的结构及其制造方法进行详细说明。以下所示的实施方式只是本发明的实施方式的一个示例,不应局限于这些实施方式来解释本发明。在本实施方式所参照的附图中,存在对于同一部分或具有相同功能同的部分赋予同一附图标记或类似的附图标记而省略对其的反复说明的情况。为了便于说明,存在附图的尺寸比率可以与实际的比率不同或结构的一部分可以从附图中省略的情况。为了便于说明,利用上方或下方的语句来进行说明,但可以配置成例如第一部件与第二部件之间的上下关系与图示相反的结构。以下的说明中基板的第一面和第二面不指基板的特定面,而是用于确定基板的表面方向或背面方向,换言之是用于确定对于基板的上下方向的名称。
<实施方式1>
参照图1,对本发明的实施方式1的半导体封装件的概要进行详细说明。图1为本发明的一个实施方式的半导体封装件的截面示意图。
(半导体封装件10的结构)
如图1所示,半导体封装件10具有支承基材100、粘接层110、半导体装置120、第一树脂绝缘层130、布线140、第二树脂绝缘层150及焊料球160。
支承基材100具有配置有半导体装置120的一侧的第一面302、与第一面相反的一侧的第二面304及在第一面302与第二面304之间的侧面310。第一面302在其端部具有第一端部306,第二面304在其端部具有第二端部308。侧面310为连接第一端部306与第二端部308的面,从第一端部306朝向第二端部308是弯曲的。
第二端部308比第一端部306更向支承基材100的外侧突出。如上所示,侧面310从第一端部306朝向第二端部308是弯曲的,如图1所示,侧面310呈在第一端部306与第二端部308之间具有拐点(变曲点)320的弯曲形状。即,侧面310具有与拐点320相比在第二面304侧更向支承基材100的外侧凸起的形状,而与拐点320相比在第一面302侧更向支承基材100的内侧凹陷的形状。第一端部306与配置在第一面302上的粘接层110的端部相连接。当在与第一端部306相对应的位置处未配置有粘接层110时,第一端部306也可以与第一树脂绝缘层130的端部相连接。
在第一面302上设置有支承基材100的一部分呈凹陷的形状的对准标记102。粘接层110配置于支承基材100的第一面302。粘接层110以露出对准标记102的方式开口。粘接层110的开口比对准标记102的区域更宽。对准标记102及其周边的支承基材100的第一面302通过此开口而被露出。半导体装置120配置在粘接层110上。在半导体装置120的上部设置有与半导体装置120所包括的电子电路相连接的外部端子122。在图1中示出了粘接层110为单层的结构,但不限于此结构。例如,粘接层110可以为多层。
第一树脂绝缘层130以覆盖半导体装置120的方式配置在支承基材100上。在第一树脂绝缘层130设置有开口部132。开口部132达到外部端子122。换言之,开口部132设置为露出外部端子122。
布线140具有第一导电层142和第二导电层144。第一导电层142配置于第一树脂绝缘层130的上部面。第二导电层144配置在第一导电层142上和开口部132内部,并与外部端子122相连接。在图1中,例示了如下的结构,即,第一导电层142仅配置在第一树脂绝缘层130的上部面,而完全未配置在开口部132的内部,但不限于此结构。例如第一导电层142的一部分可以配置于开口部132的内部。第一导电层142和第二导电层144的各个可以为图1所示的单层,但第一导电层142和第二导电层的一方或双方也可以为多层。
第二树脂绝缘层150以覆盖布线140的方式配置在第一树脂绝缘层130上。第二树脂绝缘层150设置有开口部152。开口部152达到布线140。换言之,开口部152配置为露出布线140。
焊料球160配置在开口部152的内部和第二树脂绝缘层150的上部面,并与布线140相连接。焊料球160的上部面从第二树脂绝缘层150的上部面向上方突出。焊料球160的突出部具有向上凸起的弯曲形状。焊料球160的弯曲形状在剖视图中可以为圆弧,也可以为抛物线。
(半导体封装件10的各个部件的材料)
对包括在图1所示的半导体封装件10的各个部件(各个层)的材料进行详细说明。
作为支承基材100,可以使用金属基材。作为金属基材,可以使用不锈钢(SUS)基材、铝(AL)基材、钛(Ti)基材及铜(Cu)等的金属材料。作为支承基材100,除了金属基材之外,还可以使用硅基板、炭化硅基板、化合物半导体基板等半导体基材。由于SUS基材的热膨胀系数低且价格低,因此优选地,作为支承基材100使用SUS基材。
作为粘接层110,可以使用包含环氧类树脂或丙烯酸类树脂的粘接剂。
作为半导体装置120,可以使用中央处理单元(Central Processing Unit,CPU)、存储器、微机电系统(Micro Electro Mechanical Systems,MEMS)及功率半导体器件(功率器件,power device)等。
作为第一树脂绝缘层130和第二树脂绝缘层150,可以使用聚酰亚胺、环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂、聚酰胺、酚醛树脂、硅树脂、氟树脂、液晶聚合物、聚酰胺酰亚胺、聚苯并恶唑、氰酸酯树脂、芳族聚酰胺、聚烯烃、聚酯、BT树脂、FR-4、FR-5、聚缩醛、聚对苯二甲酸丁二酯、间规聚苯乙烯、聚苯硫醚、聚醚醚酮、聚醚腈、聚碳酸酯、聚苯醚类聚砜、聚醚砜、聚芳酯、聚醚酰亚胺等。环氧类树脂具有优异的电特性和加工特性,因此优选地,作为第一树脂绝缘层130和第二树脂绝缘层150使用环氧类树脂。
在本实施方式中所使用的第一树脂绝缘层130包括填料。作为填料,可以使用玻璃、滑石、云母、二氧化硅及氧化铝等的无机填料。作为填料,也可以使用氟树脂填料等的有机填料。但是,第一树脂绝缘层130并不限定为必须为包括填料的树脂。在本实施方式中,第二树脂绝缘层150不包含填料,但也可以在第二树脂绝缘层150包含有填料。
作为第一导电层142和第二导电层144,可以从铜(Cu)、金(Au)、银(Ag)、铂(Pt)、铑(Rh)、锡(Sn)、铝(Al)、镍(Ni)、钯(Pd)、铬(Cr)等的金属或使用这些的合金等中选择。第一导电层142和第二导电层144可以使用相同的材料,也可以使用不同的材料。
作为焊料球160,可以使用由例如在Sn中添加少量的Ag、Cu、Ni、铋(Bi)或锌(Zn)的锡合金而形成的球状的物体。除了焊料球以外,也可以使用通常的导电颗粒。例如,作为导电颗粒,可以使用在颗粒状的树脂的周围形成有导电性膜的物体。除了焊料球以外,也可以使用焊膏。作为焊膏,可以使用Sn、Ag、Cu、Ni、Bi、磷(P)、锗(Ge)、铟(In)、锑(Sb)、钴(Co)及铅(Pb)。
(半导体封装件10的制造方法)
利用图2至图23,对本发明的实施方式1的半导体封装件10的制造方法进行说明。在大型的金属基材上设置多个半导体封装件10,最后单片化为各个半导体封装件10,但在以下说明中,将多个半导体封装件10中的一个作为典型示例来示出。在图2至图23中,对于与在图1中示出的要素相同的要素赋予相同的附图标记。在以下说明中,半导体封装件的制造方法进行说明,其中,作为支承基材100使用SUS基材,作为第一树脂绝缘层130使用环氧类树脂,作为第一导电层142以及第二导电层144使用Cu,作为焊料球160使用上述Sn合金,来制造半导体封装件。
图2为示出在本发明的一个实施方式的半导体封装件的制造方法中,在支承基材上形成对准标记的工序的图。利用光刻及蚀刻来在支承基材100的第一面302形成对准标记102。对准标记102的位置及平面形状可以根据目的适当确定。对准标记102设置为具有当利用光学显微镜等从上部面一侧观察支承基材100时,能够视觉辨识的程度的高度差即可。
图3为示出在本发明的一个实施方式的半导体封装件的制造方法中,在支承基材形成粘接层的工序的图。在形成有对准标记102的支承基材100的第一面302形成粘接层110。作为粘接层110,粘贴片状的粘接层。作为粘接层110,可以利用涂敷法涂覆处于溶解于溶剂的状态的粘接层材料来形成。在图3中,对准标记102的凹部为空洞状态,但形成有对准标记102的区域的粘接层110在后续工序中被去除,因此在该工序中,粘接层110可以掩埋对准标记102的凹部。
图4为示出在本发明的一个实施方式的半导体封装件的制造方法中,对支承基材的背面和侧面进行粗化的工序的图。为了抑制在后续工序中利用无电解镀敷法形成的镀层的剥离现象,而对支承基材100的第二面304和侧面310进行粗化(或粗面化处理)处理。支承基材100的粗化可以通过使用包含Cu的化学溶液(蚀刻液)进行。在图4中,用虚线来表示粗化区域104。
对支承基材100的粗化进行更详细地进行说明。在支承基材100使用SUS基材时,SUS基材的表面被处理为非导体状态。包含在所述蚀刻液的铜离子被SUS基材中的铁(Fe)、铬(Cr)及Ni中的至少一个置换。通过Cu离子与Fe、Cr、Ni的至少一个之间的置换,来进行SUS的蚀刻。但是,由于局部进行SUS的蚀刻,SUS被不均匀地蚀刻。因此,蚀刻之后的SUS表面的凹凸会变大。即,由于在图4所示的状态下浸渍于蚀刻液中,因此可利用同一处理来对SUS基材的背面及侧面进行粗化。
其中,例示出粘贴粘接层110之后对SUS基材进行粗化的制造方法,但不限于此制造方法。例如,可以在粘贴粘接层110之前,或在形成对准标记102之前进行粗化。
图5为示出在本发明的一个实施方式的半导体封装件的制造方法中,去除粘接层的一部分的工序的图。为了更高精度地读取对准标记102,去除对准标记102的上方的粘接层110来形成开口部112。粘接层110的去除可利用基于激光的激光照射的升华或烧蚀(ablation)来进行。开口部112可以利用光刻及蚀刻来形成。开口部112为了可靠地露出对准标记102,而形成在比对准标记102宽的区域。即,开口部112露出支承基材100的第一面302。换言之,开口部112形成为在俯视图中,开口部112的外缘包围对准标记102的外缘。
图6为示出在本发明的一个实施方式的半导体封装件的制造方法中,在支承基材上配置半导体装置的工序的图。如上所述基于露出的对准标记102来进行位置对准,并经由粘接层110将在上部面上具有外部端子122的半导体装置120配置于支承基材100。实际上,针对一个支承基材100形成有多个半导体装置120,但在图6中,将多个半导体装置120中的一个半导体装置120作为典型示例而示出。对准标记102的读取可以利用例如光学显微镜、CCD相机、电子显微镜等的方法来进行。通过这些方法,能够以高定位精度来实现半导体装置120的安装。
图7为示出在本发明的一个实施方式的半导体封装件的制造方法中,形成树脂绝缘层的工序的图。第一树脂绝缘层130通过粘贴绝缘性的片状膜来形成。具体而言,在将该片状膜粘贴在安装有半导体装置120的支承基材100之后,利用加热处理使片状膜熔融。通过加压处理将熔融的片状膜掩埋对准标记102的凹部。通过该加热处理以及加压处理从所述片状膜中获得图7所示的第一树脂绝缘层130。第一树脂绝缘层130的膜厚设定为第一树脂绝缘层130覆盖半导体装置120的程度。即,第一树脂绝缘层130的膜厚大于半导体装置120的厚度(高度)。第一树脂绝缘层130因缓和(平坦化)由半导体装置120、粘接层110等而形成的高度差,而被称作平坦化膜。
第一树脂绝缘层130防止半导体装置120以及外部端子122与布线140之间的导通。即,在半导体装置120以及外部端子122与布线140之间设置有间隙(gap)。若第一树脂绝缘层130配置于半导体装置120和外部端子122的至少上部面和侧面,则第一树脂绝缘层130的膜厚可以小于半导体装置120的厚度。在图7的说明中,例示出通过片状膜的粘贴来形成第一树脂绝缘层130的制造方法,但不限于此方法。例如可以通过旋涂法、浸渍法、喷墨法、蒸镀法等的各种方法来形成第一树脂绝缘层130。
图8为示出在本发明的一个实施方式的半导体封装件的制造方法中,在树脂绝缘层上形成导电层的工序的图。在第一树脂绝缘层130的上部面上粘贴具有导电性的片状膜。该导电性膜为第一导电层142的一部分。在此,例示了通过膜的粘贴来形成第一导电层142的制造方法,但不限于此方法。例如第一导电层142可以利用镀敷法或物理气相沉积(Physical Vapor Deposition,PVD)法来形成。作为物理气相沉积法,可以使用溅射法、真空蒸镀法、电子束蒸镀法及分子束外延法等。可以通过涂敷溶解有具有导电性的树脂材料的溶剂,来形成第一导电层142。
图9为示出在本发明的一个实施方式的半导体封装件的制造方法中,对导电层的表面进行粗化的工序的图。如图9所示,对形成在第一树脂绝缘层130上的第一导电层142的表面进行粗化。对于第一导电层142表面的粗化,可以通过使用三氯化铁溶液的蚀刻来进行。在图9中,用虚线来表示粗化区域146。
图10为示出在本发明的一个实施方式的半导体封装件的制造方法中,在树脂绝缘层形成开口部的工序的图。如图10所示,在与外部端子122相对应的位置,用激光照射第一导电层142表面的粗化区域146,来形成露出外部端子122的开口部132。在开口部132的形成中,可以一并处理第一导电层142和第一树脂绝缘层130。作为用于形成开口部132的激光,可以使用CO2(二氧化碳)激光。关于CO2激光,可以根据开口部132的大小来调整光斑直径以及能量大小,并进行多次脉冲照射。可通过在第一导电层142的表面形成粗化区域146,来使第一导电层142高效地吸收所照射的激光束的能量。激光束被照射在外部端子122的内侧。即,以不使外部端子122的图案脱落的方式来照射激光束。当需要加工半导体装置120的一部分时,也可以以有意使激光束的一部分露出于外部端子122的外侧的方式照射。
在图10中,例示出被开口的第一导电层142的侧壁与第一树脂绝缘层130的侧壁相连接的结构,但是不限于此结构。例如,在被激光照射而开口的情况下,存在与第一导电层142相比,第一树脂绝缘层130的一侧更向支承基材100的平面方向(开口直径变宽的方向)大幅后退的情况。即,可以是第一导电层142的端部比第一树脂绝缘层130的端部更向开口部132的内侧方向突出的结构。换言之,可以是第一导电层142突出的檐形状。或者换言之,在形成开口部132之时,第一导电层142的一部分的下部面可以露出于开口部132的内部。此时,突出的第一导电层142可以呈在开口部132的内部中向外部端子122的方向弯曲的形状。
图11为示出在本发明的一个实施方式的半导体封装件的制造方法中,去除导电层的表面的被粗化的区域,并去除开口底部的残渣的工序的图。首先,形成开口部132之后,去除第一导电层142表面的粗化区域146。可以通过酸处理来去除粗化区域146。去除粗化区域146之后,接着去除开口部132的底部的残渣(胶渣,smear)。通过两个步骤的工序来去除残渣(除胶渣)。
对去除开口部132的底部的残渣的方法进行详细说明。首先,对开口部132的底部进行等离子体处理。作为等离子体处理,可以利用包含氟(CF4)气及氧(O2)气的等离子体处理。通过等离子体处理,主要去除在形成开口部132时未被去除的第一树脂绝缘层130。此时,可以去除在形成开口部132时产生的第一树脂绝缘层130的变质层。例如,在利用激光照射来形成开口部132的情况下,存在因激光的能量而变质的第一树脂绝缘层130残留在开口部132的底部的情况。可通过如上所述地进行等离子体处理,来有效地去除上述变质层。
在所述等离子体处理之后,接着进行化学溶液处理。作为化学溶液处理,可以使用高锰酸钠或高锰酸钾。利用化学溶液处理,能够去除未被所述等离子体处理去除的残渣。例如,能够去除包含在第一树脂绝缘层130且在所述等离子体处理中未被去除的填料。高锰酸钠或高锰酸钾是具有用于蚀刻残渣的作用的蚀刻液。可以在利用所述蚀刻液来进行处理之前,使用使第一树脂绝缘层130溶胀(swelling)的溶胀液。可以在利用所述蚀刻液进行处理之后,使用中和蚀刻液的中和液。
通过使用溶胀液而扩大树脂环,因此液体的润湿性提高。由此,能够抑制出现不被蚀刻的区域的情况。通过使用中和液,能够高效地去除蚀刻液,因此能够抑制不期望的蚀刻处理的进行。例如,在蚀刻液使用碱性溶液的情况下,由于利用水洗处理很难去除碱性溶液,因此存在不期望的蚀刻处理不断进行的情况。在这种情况下,在蚀刻处理之后,若利用中和液,则能够抑制不期望的蚀刻处理的进行。
作为溶胀液,可以使用二甘醇单丁基醚、乙二醇等的有机溶剂。作为中和液,可以使用羟胺硫酸盐等的硫酸类溶液。
例如,在第一树脂绝缘层130使用无机材料的填料的情况下,存在如下情况,即,填料未被等离子体处理去除,而成为残渣。即使在这种情况下,也可通过在等离子体处理之后进行化学溶液处理,来去除由填料引起的残渣。
图12为示出在本发明的一个实施方式的半导体封装件的制造方法中,利用无电解镀敷法形成导电层的工序的图。利用无电解镀敷法,形成与在所述除胶渣工序之后露出在外部端子122相连接的镀层200(导体)。无电解镀敷法为使钯(Pd)胶体吸附于树脂之后浸渍于包含Cu的化学溶液中,并通过Pd与Cu的置换,来析出Cu的方法。通过在去除粗化区域146之后利用无电解镀敷法形成镀层200,能够提高镀层200对于第一导电层142的紧贴性。
图13为示出在本发明的一个实施方式的半导体封装件的制造方法中,形成感光性光刻胶(photoresist)的工序的图。如图13所示,在镀层200上形成感光性的光刻胶210。光刻胶通过旋涂法等的涂敷法来形成。在形成光刻胶之前,可以进行提高镀层200与光刻胶210之间的紧贴性的处理(HMDS处理等的疏水性表面处理)。光刻胶210可以使用利用显影液难以蚀刻被感光的区域的负型,相反,也可以使用利用显影液来蚀刻被感光的区域的正型。
图14为示出本发明的一个实施方式的半导体封装件的制造方法中,利用光刻去除感光性光刻胶的一部分的工序的图。如图14所示,通过对涂敷的光刻胶210进行曝光及显影,来去除形成图1所示的布线140的区域的光刻胶210,从而形成阻挡剂图案(resistpattern)220。进而,在进行形成阻挡剂图案220的曝光时,利用形成在支承基材100的对准标记102来进行位置对准。
图15为示出在本发明的一个实施方式的半导体封装件的制造方法中,利用电解镀敷法来形成导电层的工序的图。在形成阻挡剂图案220之后,对利用无电解镀敷法形成的镀层200通电,来进行电解镀敷法,从而使从阻挡剂图案220露出的镀层200进一步生长而厚膜化,以形成第二导电层144。阻挡剂图案220之下的第一导电层142及镀层200通过全面的蚀刻而被去除,因此厚膜化了的第二导电层144的膜也会减薄。因此,考虑到所述膜的减薄量来调整需要厚膜化的第二导电层144的量。
图16为示出在本发明的一个实施方式的半导体封装件的制造方法中,去除感光性光刻胶的工序的图。如图16所示,在通过使镀层200厚膜化来形成第二导电层144之后,利用有机溶剂来去除构成阻挡剂图案220的光刻胶。在去除光刻胶时,可以使用基于氧等离子体的灰化(ashing)来代替有机溶剂。可通过去除光刻胶,来获得形成有第二导电层144的厚膜区域230和仅形成有镀层200的薄膜区域240。进而,在厚膜区域230中,在镀层200上利用电解镀敷法形成有厚膜化的镀层,因此,严格地说,第二导电层144形成为双层,但在此处不区分两层来图示。
图17为示出在本发明的一个实施方式的半导体封装件的制造方法中,去除导电层的一部分来形成布线的工序的图。如图17所示,通过去除(蚀刻)被阻挡剂图案220覆盖而未被厚膜化的区域的镀层200及第一导电层142,来将各个布线140电隔离。通过镀层200及第一导电层142的蚀刻,厚膜区域230的第二导电层144的表面也被蚀刻并薄膜化,因此优选地,在考虑到该薄膜化的影响下设定第二导电层144的膜厚。作为该工序的蚀刻,可以使用湿法刻蚀或干法蚀刻。在图17中,例示了形成一层的布线140的制造方法,但不限于此方法,可以使绝缘层及导电层层叠在布线140的上方,来形成层叠有多个布线层的多层布线。此时,可在每次形成布线层时形成新的对准标记,用于形成上层的布线层时的位置对准。
图18为示出在本发明的一个实施方式的半导体封装件的制造方法中,形成覆盖布线的树脂绝缘层的工序的图。第二树脂绝缘层150与第一树脂绝缘层130相同,通过粘贴绝缘性的片状膜,并进行加热/加压处理来形成。第二树脂绝缘层150的膜厚被设定为第二树脂绝缘层150覆盖布线140。即,第二树脂绝缘层150的膜厚大于布线140的厚度。第二树脂绝缘层150因缓和(平坦化)由布线140等而形成的高度差,而被称作平坦化膜。
第二树脂绝缘层150防止布线140与焊料球160导通。即,在布线140与焊料球160之间设有间隙。若第二树脂绝缘层150配置于布线140的至少上部面和侧面,则第二树脂绝缘层150的膜厚可以比布线140的厚度薄。在图18的说明中,例示了通过粘贴片状膜来形成第二树脂绝缘层150的制造方法,但不限于此方法。例如可以利用旋涂法、浸渍法、喷墨法、蒸镀法等的各种方法来形成第二树脂绝缘层150。
图19为示出在本发明的一个实施方式的半导体封装件的制造方法中,在树脂绝缘层形成露出布线的开口部的工序的图。如图19所示,在第二树脂绝缘层150形成露出布线140的开口部152。开口部152可以通过光刻及蚀刻来形成。在作为第二树脂绝缘层150使用感光性树脂的情况下,开口部152可以通过曝光及显影来形成。也可以开口部152实施对第一树脂绝缘层130的开口部132实施的除胶渣处理。可通过基于以与形成布线140相同的工序形成的对准标记进行位置对准,来形成开口部152。
图20为示出在本发明的一个实施方式的半导体封装件的制造方法中,在与露出的布线相对应的位置处配置焊料球的工序的图。如图20所示,针对开口部152配置焊料球160。在图20中,例示了在一个开口部152配置一个焊料球160的制造方法,但不限于此方法。例如,可以针对一个开口部152配置多个焊料球160。在图20中,例示了在将焊料球160配置于开口部152的步骤中,焊料球160与布线140相接触的制造方法,但不限于此方法。例如,在图20所示的步骤中,焊料球160也可以不与布线140相接触。可通过基于以与布线140相同的工序形成的对准标记进行位置对准,来配置焊料球160。
图21为示出在本发明的一个实施方式的半导体封装件的制造方法中,将焊料球回流的工序的图。通过在图20所示的状态来进行热处理,来使焊料球160回流。回流是指使固体的对象物的至少一部分变为液状来赋予流动性,由此使对象物流入凹部的内部。可通过将焊料球160回流,来使在开口部152的内部中露出的布线140的上部面的整个区域中使焊料球160与布线140相接触。
图22为示出在本发明的一个实施方式的半导体封装件的制造方法中,在树脂绝缘层形成达到支承基材的槽的工序的图。在此,利用划片刀(例如,使用了金刚石砥粒的圆形砂轮),从支承基材100的第一面302侧在粘接层110、第一树脂绝缘层130及第二树脂绝缘层150上形成第一槽250。第一槽250具有在俯视图中包围形成在支承基材100的多个半导体装置120的各个的结构。第一槽250是通过使划片刀高速旋转,并用纯水进行冷却/切屑冲洗的同时进行切断而形成的。在图22中,第一槽250形成于粘接层110、第一树脂绝缘层130及第二树脂绝缘层150,并以达到支承基材100的方式进行切断,从而在支承基材100的第一面302附近形成凹部。但是,也可以以残留粘接层110的一部分、或粘接层110及第一树脂绝缘层130的一部分的方式进行划片。即,也可以以划片刀未达到在支承基材100的方式形成第一槽250。
形成第一槽250的划片可以是使划片刀仅通过一次来进行。此时,例如,利用10mm/sec的速度,在使高速旋转(40000rpm)的划片刀移动的同时进行切断。所使用的划片刀的厚度为0.15mm,由此形成的槽的宽度为0.15mm。形成在支承基材100的第一面302的凹部的深度约为0.1mm。也可以通过使划片刀多次通过来进行上述划片。
图23为示出在本发明的一个实施方式的半导体封装件的制造方法中,通过切断支承基材来对半导体封装件进行单片化的工序的图。如图23所示,通过从支承基材100的第二面304一侧开始进行激光照射,在与第一槽250相对应的区域形成第二槽260。通过该激光照射对半导体封装件进行单片化。作为向支承基材100照射的激光,可以使用红外光谱(Infrared Spectroscopy,IR)波长的高功率激光。可通过基于支承基材100的对准标记102进行位置对准,来进行激光照射。激光照射在比第一槽250狭窄的区域。
对半导体封装件进行单片化的激光照射可以是使激光光束仅通过一次来进行。此时,在利用600mm/sec的速度移动(扫描)激光光束的同时进行激光照射。支承基材100的第二面304上的激光光束的焦点的直径为0.1mmΦ。通过该焦点直径形成的第二槽260的宽度为0.07mm。
如上所述,若利用激光照射来形成第二槽260,则因激光照射产生的热而使支承基材100的一部分熔融,进而支承基材100的表面变得光滑。若利用激光照射形成比第一槽250的宽度小的宽度的第二槽260,则由第一槽250的宽度与第二槽260的宽度之间的差而引起的高度差变得平滑。即,如图23所示,第一槽250的侧壁与第二槽260的侧壁以弯曲的形状相连接。换言之,在第一面302的附近的第一端部306与第二端部308之间形成拐点。
在此,例示了从支承基材100的第二面304一侧进行激光照射的制造方法,但不限于此方法,可以使第一槽250从第一面302侧通过,对支承基材100的第一面302进行激光照射。例示了照射激光的区域比形成有第一槽250的区域狭窄的制造方法,但不限于此方法。例如可以在与形成有第一槽250的区域相同的区域照射激光,也可以在与此相比更宽的区域照射激光。
在此,在支承基材100使用金属基材的情况下,若将粘接层110、第一树脂绝缘层130、第二树脂绝缘层150及支承基材100一并加工,则划片刀的磨耗变大,划片刀的使用寿命变短。另外,若利用划片刀对金属基材进行机械加工,则加工端部的角的形状会产生尖锐的“毛刺”,在操作时存在作业人受伤的危险。但是,通过对支承基材100进行激光加工,能够抑制划片刀的磨耗,进而可使支承基材100的加工端部的形状平滑。
如上所述,根据实施方式1的半导体封装件的制造方法,通过在树脂绝缘层(粘接层110、第一树脂绝缘层130及第二树脂绝缘层150)形成第一槽250之后,对支承基材100进行激光照射,例如能够抑制形成第一槽250时的划片刀的磨耗。其结果,能够降低制造装置的维护频度。另外,能够使支承基材100的侧面310的形状变得平滑。其结果,能够抑制损伤其他部件或导致作业人受伤的情况。根据本发明的半导体封装件的制造方法,能够提供降低了维护频度的半导体封装件的制造方法。
<实施方式2>
参照图24,对本发明的实施方式2的半导体封装件的概况进行详细说明。图24为本发明的一个实施方式的半导体封装件的截面示意图。
(半导体封装件20的结构)
实施方式2的半导体封装件20类似于实施方式1的半导体封装件10,但利用设置于粘接层110的开口部来实现对准标记114,在这一点上不同于半导体封装件10。在半导体封装件20中,在支承基材100未形成有凹部。但是,也可以与半导体封装件10相同地,在半导体封装件20的支承基材100的第一面302设置凹部,并形成辅助对准标记。由于半导体封装件20的其他部件与半导体封装件10相同,因此在此省略详细说明。
(半导体封装件20的制造方法)
利用图25至图29,对本发明的实施方式2的半导体封装件20的制造方法进行说明。在图25至图29中,对于与图24所示的要素相同的要素赋予相同的附图标记。在以下说明中,对半导体封装件的制造方法进行说明,其中,与半导体封装件10相同,作为支承基材100使用SUS基材,作为第一树脂绝缘层130使用环氧类树脂,作为第一导电层142和第二导电层144使用Cu,作为焊料球160使用所述Sn合金,来制造半导体封装件。
图25为示出在本发明的一个实施方式的半导体封装件的制造方法中,准备支承基材的工序的图。在半导体封装件20的制造方法中,不在支承基材100的第一面302形成对准标记。但是可以根据需要,利用与图2所示的制造方法相同的方法来形成对准标记。
图26为示出在本发明的一个实施方式的半导体封装件的制造方法中,在支承基材形成粘接层的工序的图。如图26所示,在支承基材100的第一面302形成粘接层110。作为粘接层110,粘贴片状粘接层。也可以利用涂敷法涂覆处于溶解于溶剂的状态的粘接层材料来形成粘接层110。
图27为示出在本发明的一个实施方式的半导体封装件的制造方法中,对支承基材的背面和侧面进行粗化的工序的图。为了抑制在后续工序中利用无电解镀敷法形成的镀层的剥离,将支承基材100的第二面304和侧面310粗化(或粗面化)。可以使用含有Cu的化学溶液(蚀刻液)来进行支承基材100的粗化。在图27中,用虚线表示粗化区域104。
在此,例示了在粘贴粘接层110之后进行SUS基材的粗化的制造方法,但不限于此制造方法。例如可以在粘贴粘接层110之前进行粗化。
图28为示出在本发明的一个实施方式的半导体封装件的制造方法中,在粘接层上形成对准标记的工序的图。对准标记114利用光刻及蚀刻来形成。对准标记114的位置及平面形状可以根据目的适当确定。在对准标记114设置为具有当利用光学显微镜等从上部面一侧观察支承基材100时,能够视觉辨识的程度的高度差即可。即,图28的对准标记114是将粘接层110开口,但对准标记114可以为形成于粘接层110的凹部(有底孔)。在该工序中,可以在粘接层110加工除了对准标记114之外的开口部或凹部。通过可以基于激光照射的升华或烧蚀来去除粘接层110。或者,可以利用光刻及蚀刻来形成。
图29为示出在本发明的一个实施方式的半导体封装件的制造方法中,在支承基材上配置半导体装置的工序的图。基于利用如上所述地形成于粘接层的对准标记114来进行位置对准,并经由粘接层110将在上部面上设置有外部端子122的半导体装置120配置于支承基材100。可以利用例如光学显微镜、CCD相机、电子显微镜等的方法来读取准标记114。通过这些方法,能够以高的定位精度实现半导体装置120的安装。
以下的工序可以利用与图7至图23相同的制造方法来形成半导体封装件20。因此,省略对后续工序的说明。
[实施例]
以下,对示出本发明的实施方式的半导体封装件的制造方法的实施例的光学显微镜图像的观察结果进行说明。具体地,如图22及图23所示,对利用本发明的实施方式的制造方法而单片化了的样品与利用比较例的制造方法而单片化了的样品进行比较。
图30A及图30B为示出对本发明的一个实施例中的支承基材的侧面形状与该比较例中的支承基材的侧面形状进行比较的光学显微镜图像的图。图30A的实施例(a)部分为通过树脂绝缘层(粘接层110、第一树脂绝缘层130及第二树脂绝缘层150)的划片及支承基材100的激光照射的两个步骤而进行的半导体封装件10的单片化的样品的光学显微镜图像。另一方面,图30B的比较例(b)部分为将树脂绝缘层及支承基材100一并划片的样品的光学显微镜图像。
图30A的实施例(a)部分的单片化是如下进行的。作为划片,通过以10mm/sec的速度使划片刀通过一次,在树脂绝缘层(粘接层110、第一树脂绝缘层130及第二树脂绝缘层150)形成第一槽250。以达到支承基材100的方式进行划片,从而通过划片在支承基材100的第一面302形成具有约0.1mm的深度的凹部。在进行所述上划片之后,从支承基材100的第二面304侧进行激光照射。作为激光照射,以600mm/sec的速度使激光光束通过一次,从而在支承基材100上形成第二槽260。由此,获得在实施例(a)部分中示出的半导体封装件10。
另一方面,通过以下的方式来进行图30B的比较例(b)部分的单片化。作为划片,通过以5mm/sec的速度使划片刀通过一次,来一并切断树脂绝缘层(粘接层110、第一树脂绝缘层130及第二树脂绝缘层150)及支承基材100。由此,获得在比较例(b)部分中示出的半导体封装件。
在此,作为激光,使用IR光谱波长的高功率激光。
如图30A的实施例(a)部分所述,形成了支承基材100及树脂绝缘层(粘接层110、第一树脂绝缘层130及第二树脂绝缘层150)。在图30A中,无法确认各树脂绝缘层的界面,看起来只有一层,但形成有粘接层110、第一树脂绝缘层130及第二树脂绝缘层150。实施例(a)部分的侧面310的形状呈在第一端部306与第二端部308之间具有拐点320的弯曲形状。即,侧面310具有与拐点320相比在第二面304侧更向支承基材100的外侧凸起的形状,而与拐点320相比在第一面302侧更向支承基材100的内侧凹陷的形状。第一端部306与配置在第一面302上的粘接层110的端部相连接。
另一方面,如图30B的比较例(b)部分所示,支承基材500的侧面510呈直线形状。比较例(b)部分的树脂绝缘层(粘接层110、第一树脂绝缘层130及第二树脂绝缘层150)比支承基材500的侧面510更深入支承基材500的内侧,并露出第一面502侧的第一端部506的角。由于支承基材500以划片的方式被切断,因此第一端部506呈尖锐的形状。即,在第一端部506产生“毛刺”。
如上所述,根据实施例,不仅能够抑制在对半导体封装件进行单片化时所使用的划片刀的磨耗,而且能够使支承基材100的侧面310的形状变得光滑。其结果,能够抑制损伤其他部件或导致作业人受伤的情况。
此外,本发明不限于上述实施方式,可以在不脱离要旨的范围内适当进行变更。

Claims (18)

1.一种半导体封装件的制造方法,其特征在于,包括如下步骤:
在基材上配置多个半导体装置;
形成覆盖所述多个半导体装置的树脂绝缘层;
在所述树脂绝缘层形成包围所述多个半导体装置的各个且达到所述基材的槽;以及
在与所述槽相对应的区域中,通过向所述基材照射激光,来分离所述多个半导体装置的各个。
2.根据权利要求1所述的半导体封装件的制造方法,其特征在于,在形成所述槽时,在所述槽之下的所述基材形成凹部。
3.根据权利要求1所述的半导体封装件的制造方法,其特征在于,所述激光从所述基材的与形成有所述树脂绝缘层的一侧相反的一侧照射于所述基材。
4.根据权利要求1所述的半导体封装件的制造方法,其特征在于,所述激光照射在比所述槽的宽度狭窄的区域。
5.根据权利要求1所述的半导体封装件的制造方法,其特征在于,利用划片刀来进行所述槽的形成。
6.根据权利要求2所述的半导体封装件的制造方法,其特征在于,所述激光从所述基材的与形成有所述树脂绝缘层的一侧相反的一侧照射于所述基材。
7.根据权利要求6所述的半导体封装件的制造方法,其特征在于,所述激光照射在比所述槽的宽度狭窄的区域。
8.根据权利要求7所述的半导体封装件的制造方法,其特征在于,利用划片刀来进行所述槽的形成。
9.根据权利要求3所述的半导体封装件的制造方法,其特征在于,所述激光照射在比所述槽的宽度狭窄的区域。
10.根据权利要求9所述的半导体封装件的制造方法,其特征在于,利用划片刀来进行所述槽的形成。
11.根据权利要求4所述的半导体封装件的制造方法,其特征在于,利用划片刀来进行所述槽的形成。
12.一种半导体封装件,其特征在于,具有:
基材,具有第一面、与所述第一面相反的一侧的第二面以及连接所述第一面的第一端部与所述第二面的第二端部的侧面;
半导体装置,配置在所述第一面一侧;以及
树脂绝缘层,覆盖所述半导体装置,
从所述第一端部朝向所述第二端部,所述侧面是弯曲的。
13.根据权利要求12所述的半导体封装件,其特征在于,所述第二端部比所述第一端部更向所述基材的外侧突出。
14.根据权利要求13所述的半导体封装件,其特征在于,所述侧面呈在所述第一端部与所述第二端部之间具有拐点的弯曲形状。
15.根据权利要求14所述的半导体封装件,其特征在于,所述第一端部与所述树脂绝缘层的端部相连接。
16.根据权利要求12所述的半导体封装件,其特征在于,所述侧面呈在所述第一端部与所述第二端部之间具有拐点的弯曲形状。
17.根据权利要求16所述的半导体封装件,其特征在于,所述第一端部与所述树脂绝缘层的端部相连接。
18.根据权利要求12所述的半导体封装件,其特征在于,所述第一端部与所述树脂绝缘层的端部相连接。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109585568A (zh) * 2018-11-29 2019-04-05 丽智电子(昆山)有限公司 一种基于激光加工的二极管器件及其制造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9741620B2 (en) * 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
JP6691835B2 (ja) * 2016-06-17 2020-05-13 株式会社アムコー・テクノロジー・ジャパン 半導体パッケージの製造方法
JP7174231B2 (ja) 2018-09-25 2022-11-17 日亜化学工業株式会社 発光装置の製造方法および発光装置
JP7339819B2 (ja) 2019-09-04 2023-09-06 株式会社東芝 半導体装置の製造方法および半導体装置
JP7339517B2 (ja) 2019-09-12 2023-09-06 日亜化学工業株式会社 発光装置の製造方法および発光装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1881530A (zh) * 2005-06-17 2006-12-20 精工爱普生株式会社 半导体装置制造方法、半导体装置、电路基板及电子设备
JP2007043100A (ja) * 2005-06-30 2007-02-15 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2009088252A (ja) * 2007-09-28 2009-04-23 Sharp Corp ウエハのダイシング方法および半導体チップ
CN105304563A (zh) * 2014-07-23 2016-02-03 株式会社迪思科 封装基板的加工方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1241253C (zh) * 2002-06-24 2006-02-08 丰田合成株式会社 半导体元件的制造方法
JP2006253402A (ja) * 2005-03-10 2006-09-21 Nec Electronics Corp 半導体装置の製造方法
US8043940B2 (en) * 2008-06-02 2011-10-25 Renesas Electronics Corporation Method for manufacturing semiconductor chip and semiconductor device
JP2010278334A (ja) 2009-05-29 2010-12-09 Elpida Memory Inc 半導体装置
US8343810B2 (en) * 2010-08-16 2013-01-01 Stats Chippac, Ltd. Semiconductor device and method of forming Fo-WLCSP having conductive layers and conductive vias separated by polymer layers
JP2012069747A (ja) * 2010-09-24 2012-04-05 Teramikros Inc 半導体装置およびその製造方法
WO2013179765A1 (ja) * 2012-05-30 2013-12-05 オリンパス株式会社 撮像装置の製造方法および半導体装置の製造方法
US8871613B2 (en) * 2012-06-18 2014-10-28 Semiconductor Components Industries, Llc Semiconductor die singulation method
JP6199659B2 (ja) * 2013-08-15 2017-09-20 株式会社ディスコ パッケージ基板の加工方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1881530A (zh) * 2005-06-17 2006-12-20 精工爱普生株式会社 半导体装置制造方法、半导体装置、电路基板及电子设备
JP2007043100A (ja) * 2005-06-30 2007-02-15 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2009088252A (ja) * 2007-09-28 2009-04-23 Sharp Corp ウエハのダイシング方法および半導体チップ
CN105304563A (zh) * 2014-07-23 2016-02-03 株式会社迪思科 封装基板的加工方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109585568A (zh) * 2018-11-29 2019-04-05 丽智电子(昆山)有限公司 一种基于激光加工的二极管器件及其制造方法

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