CN107403765A - 具有可润湿侧面的半导体封装件 - Google Patents

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Abstract

本公开涉及具有可润湿侧面的半导体封装件。本公开的实施例的目的在于具有可润湿侧壁或侧面的平坦无引线封装件。具体地，在引线的横向部分之上以及封装件本体的部分上，可润湿导电层形成在封装件上。可润湿导电层还可以形成在封装件本体和引线的底表面上。可润湿导电层提供用于焊料的可润湿侧面，以在封装件使用SMT安装至衬底时依靠毛细作用向上。具体地，用于接合PCB和封装件的焊料沿着封装件的侧表面在可润湿导电层的侧面依靠毛细作用向上。关于这点，在可如实导电层处，焊料暴露并且耦合至封装件的侧表面，从而允许焊料接头的视觉检查。在形成封装件本体之后，可润湿导电层形成在封装件上。

Description

具有可润湿侧面的半导体封装件
技术领域
本发明的实施例涉及无引线封装件及其组装方法。
背景技术
诸如方形扁平无引线(QFN)封装件的平坦无引线封装件通常被用于期望小尺寸封装件的应用。通常，平坦无引线封装件提供了近芯片规模密封封装件，其包括平面的引线框。在许多情况下，位于封装件底面上的平台(land，也称为引线)以及封装件的侧面提供与另一器件或板(诸如印刷电路板(PCB))的电连接。具体地，使用表面安装技术(SMT)，封装件直接安装在PCB的表面上。
尽管使用SMT安装的无引线封装件允许更小的封装件，但其还产生了一些缺陷。具体地，封装件与PCB之间的焊料接头会由于PCB和封装件具有不同的热膨胀系数(CTE)而弱化。因此，封装件的可靠性在一些情况下取决于焊料接头的完整性。
随着封装件尺寸的减小，进一步限制了用于焊料接头的可用空间。因此，期望封装件的平台和板的焊盘之间的强焊料接合。此外，一些应用指定对焊料接头的视觉检查的要求。
发明内容
本公开的实施例的目的在于提供一种具有可润湿侧壁或侧面的平坦无引线封装件。具体地，在引线的横向部分之上以及封装件本体的部分上，可润湿导电层形成在封装件上，其可以是包封材料。可润湿导电层还可以形成在封装件本体和引线的底面上。可润湿导电层为焊料提供了可润湿侧面，以在使用SMT将封装件安装至衬底(诸如PCB)时依靠毛细作用向上(wick up)。具体地，用于接合PCB和封装件的焊料沿着封装件的侧表面在可润湿导电层的侧面依靠毛细作用向上。关于这点，焊料在可润湿导电层处暴露并耦合至封装件的侧表面，从而允许焊料接头的视觉检查。在各个实施例中，在形成封装件本体之后，可润湿导电层形成在封装件上。在一个实施例中，可润湿导电层通过Aerosol技术被印刷在封装件本体和引线上。
附图说明
图1A是根据一个实施例的半导体封装件的截面图。
图1B是图1A的半导体封装件的底视平面图。
图2是附接至印刷电路板的图1A的半导体封装件的截面图。
图3A至图3E是根据一个实施例的半导体封装件的组装的各个阶段的截面图。
具体实施方式
图1A示出了根据本公开的一个实施例的QFN引线框封装件100的截面图。图1B是封装件100的底视平面图。封装件100包括具有内和外表面104、106的裸片焊盘102。封装件100还包括多个引线110，每一个都具有内表面、底表面和侧面112、114、116。裸片焊盘102和引线110由引线框形成，其由导电材料制成，通常为铜或铜合金。
引线110位于裸片焊盘102周围并且在封装件100的边角(封装件100的侧表面与封装件100的底表面在此处相遇)处形成凹部。由于凹部，引线110的第一部分(邻近引线110的侧面116)具有第一厚度，而引线110的第二部分(邻近引线110的底表面114)具有第二不同的厚度。引线的第一部分的第一厚度小于引线的第二部分的第二厚度，从而形成凹部。引线110的底表面114可以表示封装件的平台，并且被配置为将封装件100电耦合至另一设备或板(诸如PCB)。
如图1B所示，封装件100在封装件100的每侧上包括三个引线110。然而，应该理解，任何数量的引线可位于裸片焊盘的任何数量的侧面上，包括位于封装件的一侧上的仅一个引线。
包括一个或多个电部件(诸如集成电路)的半导体裸片120通过粘合材料(未示出)固定至裸片焊盘102的内表面104。半导体裸片120由诸如硅的半导体材料制成，并且包括形成集成电路的有源表面。集成电路可以是模拟或数字电路，其实施为形成在半导体裸片120内的有源器件、无源设备、导电层和介电层，并且根据半导体裸片的电设计和功能电互连。粘合材料可以是被配置为将半导体裸片120固定至裸片焊盘102的任何材料，诸如胶、膏、带等。
导线122将半导体裸片120电耦合至引线110。例如，导线122的第一端124耦合至半导体裸片120的接合焊盘，并且导线122的第二端126耦合至引线110。尽管未示出，但本领域技术人员应该理解，在另一实施例中，半导体裸片120可以如本领域已知地倒装耦合至引线110。关于这点，半导体裸片120被引线110机械地支持，并且通过焊球直接电耦合至引线110。因此，在这种实施例中，封装件可以不包括裸片焊盘。
包封材料130位于裸片焊盘102和引线110之上，覆盖半导体裸片120和导线122以形成封装件本体。包封材料130还位于引线110和裸片焊盘102之间，并且形成封装件的底表面，以及裸片焊盘102的外表面106和引线110的底表面114。此外，包封材料130在封装件100的底部边缘处填充引线110的凹部。包封材料130是保护电部件和材料免受损伤(诸如腐蚀、物理伤害、湿气损伤或对电器件和材料的其他损伤)的绝缘材料。在一个实施例中，包封材料是塑料材料，诸如聚合树脂。
引线110的底表面114和裸片焊盘102的外表面106可以包括镀导电层132。镀导电层132可以是一种或多种导电材料的纳米层或微米层。例如，镀导电层是一种或多种金属材料，诸如Ni/Pd/Ag、Ni/Pd/Au-Ag合金或Ni/Pd/Au/Ag。镀导电层132由防止引线框被氧化的材料制成。尽管未示出，但引线110的内表面112和裸片焊盘102的内表面104也可以包括镀导电层。
在包封材料130和引线110的暴露表面(诸如底表面114和侧面116)之上，可润湿导电层140位于封装件100的边角处。具体地，每个可润湿导电层140都覆盖引线110的侧面和底表面116、114以及它们之间的包封材料130的部分。在一个实施例中，可润湿导电层140覆盖引线110的整个侧面116和/或底表面114。在所示实施例中，可润湿导电层140在引线110上方的包封材料130上延伸到引线110的侧面116之外，以提供用于结合材料(诸如焊料)的更大表面积，从而如以下所解释的依靠毛细作用向上。
可润湿导电层140可以是一种或多种导电材料的纳米层或微米层。具体地，可润湿导电层140由任何导电材料制成，其提供用于在封装件100与另一器件或板的表面安装期间使用的结合材料(诸如焊料)的可润湿表面。更具体地，可润湿导电层140能够使焊料在封装件100的侧表面上向上流动可润湿导电层140，从而在封装件100与板之间提供焊料接头。在一个实施例中，可润湿导电层140由一种或多种金属材料形成，诸如金、铂、银、镍或铝。
可润湿导电层140的尺寸(诸如厚度)可以是适合于提供用于焊料的可润湿表面的任何尺寸。在一个实施例中，可润湿导电层140的厚度在1.5微米和4微米之间。然而，应该理解，可以使用更大的厚度，诸如在4和10微米之间。可润湿导电层140的宽度可以与引线110的宽度基本相同(如图1B所示)或者可以大于或小于引线110的宽度。
图2是图1A的封装件100通过焊料接头146耦合至印刷电路板(PCB)144的截面图。尽管未示出PCB 144的细节，但应该理解，如本领域已知的，PCB 144包括绝缘和导电材料的一层或多层。
如图2所示，可润湿导电层140是用于焊料接头146的接合材料(诸如焊料)的可润湿侧面，以在封装件100安装在PCB 144上时在封装件100的侧面上依靠毛细作用向上。具体地，图2示出了焊料接头146的焊料在位于引线110的侧面116和包封材料130上的可润湿导电层140的侧面上依靠毛细作用向上。通过焊料接头146的一部分在其侧表面处粘合至封装件100，从而容易实现封装件100与PCB 144之间的焊料接头146的视觉检查。即，由于可润湿导电层140在封装件的侧面上较高并由此远离PCB 144，所以检查者(inspector)沿着封装件100的侧表面具有更大的表面积来检查焊料接头146。因此，不仅用于将封装件100接合至PCB 144的表面积较大从而增加引线110和PCB 144之间的机械和电连接，而且与现有技术相比可以更容易地完成焊料结构146的视觉检查。
图3A至图3E是根据一个实施例的半导体封装件(诸如图1A和图1B的半导体封装件100)的组装的各个阶段的截面图。
如图3A所示，半导体裸片120耦合至引线框带或阵列的裸片焊盘102。尽管未示出，但引线框带或阵列包括连接条，其将引线框带或阵列的各个部件(诸如引线110和裸片焊盘102)耦合到一起。引线框带或阵列可以包括位于引线框带的引线110和裸片焊盘102上的预镀导电层132。
半导体裸片120可以通过在一个或两个半导体裸片120和裸片焊盘102上放置粘合材料(诸如胶、膏或带)并且将半导体裸片120耦合至裸片焊盘102来耦合。此外，半导体裸片120通过将导线122的第一端124耦合至半导体裸片120的接合焊盘并且导线122的第二端126耦合至引线110来电耦合至引线110。
如图3B所示，包封材料130形成在半导体裸片120和导线122周围以及引线110和裸片焊盘102之上。包封材料130通过传统技术形成，其可以是模制工艺。例如，模制工艺可以包括将模制材料(诸如树脂模塑料)注射到模具中。模制材料被硬化，这可以包括固化步骤。在硬件包封材料130时，包封材料130可以放置在柔性衬底(诸如带150)上。
如图3C所示，在包封材料130放置在带150上之后，封装件被分割为各个封装件100。具体地，通过由箭头所示切割穿过相邻引线110之间的包封材料130来分割封装件100。引线110的第一部分也被切割以确保引线110的侧面116在封装件100的侧表面处从包封材料130暴露。切割不延伸穿过带150。
切割工艺可以包括用于将封装件分为各个封装件的任何适当的技术，诸如锯切或激光切割。在锯切工艺中，锯片用于切割穿过包封材料130，并且引线110将具有大于相邻封装件的相邻引线110之间的包封材料130的宽度，以确保引线110的第一部分也被切割以露出引线110的侧面116。
应该理解，通过使包封材料130环绕引线110的第一部分(较薄部分)，可以改善分割工艺。首先，切割穿过包封材料130比切割穿过引线框材料(上面提到其典型为铜或铜合金)更为简单。因此，通过切割穿过引线110的第一部分的较小厚度而不是引线110的第二部分的较大厚度，可以延长锯切工艺的锯片寿命。此外，由于锯切速度会增加，锯切的产量也会提高。
此外，通过不切割穿过延伸到封装件的边角边缘的引线，可以减少或消除锯切毛边。典型地，当锯切穿过延伸到封装件边角边缘的引线时，可以形成延伸到封装件的底表面外的锯切毛边。延伸到封装件底部之外的锯切毛边会在表面安装期间引起困难，在焊料接头中产生空隙。通过在引线的两侧上切割穿过包封材料，基本消除或显著减少锯切毛边。因此，与现有技术相比，分割工艺可以更加有效并且成本更低。
如图3D所示，可以伸展带150，以进一步如箭头所示将各个封装件100相互分离。
如图3E所示，可润湿导电层140形成在封装件100上。具体地，可润湿导电层140被印刷在封装件100的侧表面和底表面上。更具体地，可润湿导电层140印刷在引线110的侧面116、引线110的底表面114以及引线110的侧面116与底表面114之间的包封材料130上。在所示实施例中，可润湿导电层140在引线110的侧面116上方的包封材料130上延伸到引线110的侧面116外。这比由引线110的侧面116所提供的具有更大的可润湿表面积。如上所述，可润湿导电层140提供了用于焊料的可润湿表面以在将封装件100表面安装至另一器件或板期间依靠毛细作用向上。
可润湿导电层140通过喷墨印刷技术来印刷(诸如Aerosol技术)，其是可以制造具有小尺寸的部件的无掩模和不接触直接印刷技术。Aerosol技术允许精确地沉积具有小尺寸的导电材料。一般来说，Aerosol技术涉及原子化的导电墨。气溶胶和原子化墨被提供给撞击器。在撞击器中，墨被致密并提供给印刷喷嘴，从而印刷在一个或多个表面上。导电墨通过喷嘴印刷在封装件100上以形成可润湿导电层140。导电墨可以在单个印刷步骤中印刷在封装件的边缘处，使得导电墨在同一步骤中印刷在封装件的侧表面和封装件的底表面上。印刷的导电墨形成上述可润湿导电层140。在印刷导电墨140之后，完成封装件100并且可以从用于如图2所示安装至另一器件或PCB的带150去除。
上述各个实施例可以组合来提供又一些实施例。本说明书中参考和/或申请数据表面中列出的所有美国专利、美国专利申请公开、美国专利申请、外国专利、外国专利申请和非专利公开都结合于此作为参考。如果需要采用各个专利、申请和公开的概念来提供又一些实施例，则可以修改实施例的方面。
基于上文的详细描述来对实施例进行这些和其他变化。通常，在以下权利要求中，所使用的术语不应将权利要求限于说明书和权利要求中公开的具体实施例，而是应该理解为包括所有可能的实施例以及要求这些权利要求的等效物的全部范围。此外，不通过本公开来限制权利要求。

Claims (19)

1.一种半导体封装件，包括：
裸片焊盘；
半导体裸片，耦合至所述裸片焊盘；
引线，与所述裸片焊盘隔开并且具有第一厚度和第二厚度，所述第二厚度大于所述第一厚度；
导线，所述半导体裸片通过所述导线电耦合至所述引线；
包封材料，位于所述半导体裸片和所述导线周围以及所述裸片焊盘和所述引线之上，其中所述引线的侧表面和底表面保持被所述包封材料暴露；以及
可润湿导电层，位于所述引线的侧表面和所述包封材料上。
2.根据权利要求1所述的半导体封装件，其中所述可润湿导电层位于所述引线的底表面上。
3.根据权利要求1所述的半导体封装件，其中所述可润湿导电层位于所述引线的底表面和侧表面之间的所述包封材料的边缘上。
4.根据权利要求1所述的半导体封装件，其中所述可润湿导电层具有1.5微米和50微米之间的厚度。
5.根据权利要求1所述的半导体封装件，还包括：
多个引线，与所述裸片焊盘隔开，所述多个引线中的每个引线均具有第一厚度和第二厚度，所述第二厚度大于所述第一厚度；
多个导线，所述半导体裸片通过所述导线分别电耦合至所述多个引线；
其中所述包封材料位于所述多个导线周围和所述多个引线之上，其中所述引线的侧表面和底表面保持被所述包封材料暴露；以及
多个可润湿导电层，每层均位于所述多个引线的侧表面上，以及位于所述包封材料的在所述引线的侧表面和底表面之间的部分上。
6.根据权利要求1所述的半导体封装件，其中所述可润湿导电层位于所述引线的侧表面上方和下方的所述包封材料上。
7.一种电子器件，包括：
印刷电路板，具有接触焊盘；
接合材料，位于每个所述接触焊盘上；以及
半导体封装件，通过所述接合材料安装至所述印刷电路板，所述半导体封装件包括：
半导体裸片，电耦合至多个引线；
包封材料，位于所述半导体裸片周围以及所述多个引线之上，其中所述引线的侧表面保持暴露并且与所述包封材料形成至少一个共面表面；以及
可润湿导电层，位于由所述多个引线的侧表面和所述包封材料形成的至少一个共面表面上。
8.根据权利要求7所述的电子器件，其中所述可润湿导电层在所述多个引线的侧表面上方延伸到所述包封材料上。
9.根据权利要求7所述的电子器件，其中所述可润湿导电层位于所述多个引线的底表面上。
10.根据权利要求9所述的电子器件，其中所述可润湿导电层位于具有在所述多个引线的侧表面上的第一部分、在所述多个引线的底表面上的第二部分和在所述包封材料上的所述多个引线的侧表面和底表面之间的第三部分的所述封装件的边缘处。
11.根据权利要求7所述的电子器件，其中所述接合材料是焊料。
12.根据权利要求7所述的电子器件，包括导线，其中所述导线将所述半导体裸片电耦合至所述多个引线。
13.一种方法，包括：
将多个半导体裸片电耦合至引线框阵列或带；
在所述多个半导体裸片周围以及所述引线框阵列或带之上形成包封材料；
切割穿过所述包封材料以及部分所述引线框阵列或带以形成多个单独的封装件，每个封装件均包括多个引线，所述多个引线具有与所述包封材料的表面共面的侧表面；以及
在所述多个引线的侧表面上和所述包封材料的表面上形成可润湿导电层。
14.根据权利要求13所述的方法，其中形成所述包封材料包括：
将所述引线框阵列或带放置在模具中；
将模塑料注入到所述模具中；以及
使所述模塑料硬化。
15.根据权利要求13所述的方法，其中形成所述可润湿导电层包括印刷所述可润湿导电层。
16.根据权利要求15所述的方法，其中所述可润湿导电层使用Aerosol技术来印刷。
17.根据权利要求15所述的方法，其中所述可润湿导电层被印刷为具有0.5微米至50微米的厚度。
18.根据权利要求13所述的方法，还包括：
在切割穿过所述包封材料以及部分所述引线框阵列或带以形成所述多个单独的封装件之前，通过所述包封材料和所述引线框阵列或带形成的底表面被放置在可伸展材料上；以及
在形成可润湿导电层之前，所述可伸展材料被伸展以将所述单独的封装件移动为相互远离。
19.根据权利要求13所述的方法，其中形成所述可润湿导电层还包括：在所述封装件的底表面处，在所述多个引线的底表面上以及所述包封材料的表面上形成所述可润湿导电层。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110021565A (zh) * 2017-12-14 2019-07-16 英飞凌科技股份有限公司 具有芯片载体的至少部分暴露的内侧壁的包封式无引线封装
CN112189253A (zh) * 2018-06-12 2021-01-05 德州仪器公司 具有当附着到pwb时能够检查焊点的机构的qfn器件及其制造方法
CN113555326A (zh) * 2021-06-03 2021-10-26 珠海越亚半导体股份有限公司 可润湿侧面的封装结构与其制作方法及垂直封装模块

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10930581B2 (en) * 2016-05-19 2021-02-23 Stmicroelectronics S.R.L. Semiconductor package with wettable flank
US10121742B2 (en) * 2017-03-15 2018-11-06 Amkor Technology, Inc. Method of forming a packaged semiconductor device using ganged conductive connective assembly and structure
US10199312B1 (en) * 2017-09-09 2019-02-05 Amkor Technology, Inc. Method of forming a packaged semiconductor device having enhanced wettable flank and structure
US11069601B2 (en) * 2018-02-27 2021-07-20 Stmicroelectronics, Inc. Leadless semiconductor package with wettable flanks
JP7051508B2 (ja) * 2018-03-16 2022-04-11 ローム株式会社 半導体装置および半導体装置の製造方法
US20200227343A1 (en) * 2019-01-11 2020-07-16 Chang Wah Technology Co., Ltd. Semiconductor device package
CN113035721A (zh) 2019-12-24 2021-06-25 维谢综合半导体有限责任公司 用于侧壁镀覆导电膜的封装工艺
CN113035722A (zh) 2019-12-24 2021-06-25 维谢综合半导体有限责任公司 具有选择性模制的用于镀覆的封装工艺
US11462484B2 (en) * 2020-10-08 2022-10-04 Advanced Semiconductor Engineering, Inc. Electronic package with wettable flank and shielding layer and manufacturing method thereof
DE102021129753A1 (de) * 2020-12-17 2022-06-23 Infineon Technologies Ag Halbleiter-Packages und Verfahren zum Herstellen derselben
JP2022122045A (ja) * 2021-02-09 2022-08-22 エイブリック株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6400004B1 (en) * 2000-08-17 2002-06-04 Advanced Semiconductor Engineering, Inc. Leadless semiconductor package
CN102789994A (zh) * 2011-05-18 2012-11-21 飞思卡尔半导体公司 侧面可浸润半导体器件
US20140134799A1 (en) * 2012-11-09 2014-05-15 Freescale Semiconductor, Inc. Wettable lead ends on a flat-pack no-lead microelectronic package
CN206259346U (zh) * 2016-05-19 2017-06-16 意法半导体股份有限公司 半导体封装件和电子器件

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3062192B1 (ja) 1999-09-01 2000-07-10 松下電子工業株式会社 リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置の製造方法
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
US6767819B2 (en) * 2001-09-12 2004-07-27 Dow Corning Corporation Apparatus with compliant electrical terminals, and methods for forming same
US7264456B2 (en) * 2001-10-10 2007-09-04 Micron Technology, Inc. Leadframe and method for reducing mold compound adhesion problems
TWI297938B (en) 2003-07-15 2008-06-11 Advanced Semiconductor Eng Semiconductor package
JP2005244035A (ja) 2004-02-27 2005-09-08 Renesas Technology Corp 半導体装置の実装方法、並びに半導体装置
DE102005006995B4 (de) 2005-02-15 2008-01-24 Infineon Technologies Ag Halbleiterbauteil mit Kunstoffgehäuse und Außenanschlüssen sowie Verfahren zur Herstellung desselben
US20070117259A1 (en) * 2005-11-18 2007-05-24 Semiconductor Components Industries, Llc. Semiconductor component and method of manufacture
US8097497B2 (en) 2007-03-30 2012-01-17 Xerox Corporation Inkjet printed wirebonds, encapsulant and shielding
WO2009125250A1 (en) * 2008-04-11 2009-10-15 Freescale Semiconductor, Inc. Integrated circuit package, method of manufacturing an integrated circuit package and printed circuit board
US7858430B2 (en) * 2008-12-18 2010-12-28 Twin Creeks Technologies, Inc. Method for making a photovoltaic cell comprising contact regions doped through a lamina
US8163629B2 (en) 2010-08-05 2012-04-24 Infineon Technologies Ag Metallization for chip scale packages in wafer level packaging
US9349679B2 (en) * 2010-08-31 2016-05-24 Utac Thai Limited Singulation method for semiconductor package with plating on side of connectors
JP5959386B2 (ja) * 2012-09-24 2016-08-02 エスアイアイ・セミコンダクタ株式会社 樹脂封止型半導体装置およびその製造方法
US9305911B2 (en) 2013-12-05 2016-04-05 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with package surface conductors and adjacent trenches and methods of their fabrication
CN105206596B (zh) 2014-06-06 2018-12-07 恩智浦美国有限公司 具有弯折引线的封装集成电路器件
JP6840466B2 (ja) * 2016-03-08 2021-03-10 株式会社アムコー・テクノロジー・ジャパン 半導体パッケージ及び半導体パッケージの製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6400004B1 (en) * 2000-08-17 2002-06-04 Advanced Semiconductor Engineering, Inc. Leadless semiconductor package
CN102789994A (zh) * 2011-05-18 2012-11-21 飞思卡尔半导体公司 侧面可浸润半导体器件
US20120292755A1 (en) * 2011-05-18 2012-11-22 Freescale Semiconductor, Inc. Flank wettable semiconductor device
US20140134799A1 (en) * 2012-11-09 2014-05-15 Freescale Semiconductor, Inc. Wettable lead ends on a flat-pack no-lead microelectronic package
CN206259346U (zh) * 2016-05-19 2017-06-16 意法半导体股份有限公司 半导体封装件和电子器件

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110021565A (zh) * 2017-12-14 2019-07-16 英飞凌科技股份有限公司 具有芯片载体的至少部分暴露的内侧壁的包封式无引线封装
CN110021565B (zh) * 2017-12-14 2023-09-12 英飞凌科技股份有限公司 具有芯片载体的至少部分暴露的内侧壁的包封式无引线封装
CN112189253A (zh) * 2018-06-12 2021-01-05 德州仪器公司 具有当附着到pwb时能够检查焊点的机构的qfn器件及其制造方法
CN113555326A (zh) * 2021-06-03 2021-10-26 珠海越亚半导体股份有限公司 可润湿侧面的封装结构与其制作方法及垂直封装模块

Also Published As

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CN206259346U (zh) 2017-06-16
US10930581B2 (en) 2021-02-23
US20170338170A1 (en) 2017-11-23
US20210143089A1 (en) 2021-05-13

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