CN110021565B - 具有芯片载体的至少部分暴露的内侧壁的包封式无引线封装 - Google Patents

具有芯片载体的至少部分暴露的内侧壁的包封式无引线封装 Download PDF

Info

Publication number
CN110021565B
CN110021565B CN201811522681.2A CN201811522681A CN110021565B CN 110021565 B CN110021565 B CN 110021565B CN 201811522681 A CN201811522681 A CN 201811522681A CN 110021565 B CN110021565 B CN 110021565B
Authority
CN
China
Prior art keywords
package
lead
partially
carrier
exposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811522681.2A
Other languages
English (en)
Other versions
CN110021565A (zh
Inventor
T·贝默尔
K·W·陈
C·利布尔
B·K·郑
W·B·郑
W·C·杨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN110021565A publication Critical patent/CN110021565A/zh
Application granted granted Critical
Publication of CN110021565B publication Critical patent/CN110021565B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49565—Side rails of the lead frame, e.g. with perforations, sprocket holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

公开了一种无引线封装(100)，该无引线封装(100)包括：至少部分导电的载体(102)，该载体(102)包括安装部(104)和引线部(106)；安装在所述安装部(104)上的电子芯片(108)；以及包封体(110)，其至少部分地包封所述电子芯片(108)并部分包封载体(102)，使得所述引线部(106)的未形成所述封装(100)的外侧壁(114)的部分的内侧壁(112)的至少部分被暴露。

Description

具有芯片载体的至少部分暴露的内侧壁的包封式无引线封装
技术领域
本发明涉及无引线封装、电子装置、制造无引线封装的方法以及制造电子装置的方法。
背景技术
例如用于汽车应用的封装为包括一个或多个集成电路元件的一个或多个电子芯片提供了物理空间。封装的集成电路元件的示例为场效应晶体管、绝缘栅双极型晶体管(IGBT)、二极管和无源部件(例如电感、电容、电阻器)。此外，这种封装可以用于产生系统级封装。
引线封装具有许多优点，例如电气可靠性。
无引线封装具有许多优点，例如简单的可制造性和高机械鲁棒性。
然而，仍有潜在的空间来提高安装在安装基底(例如印刷电路板)上的无引线封装的(例如焊接)结合可靠性。
发明内容
可能需要一种当安装在安装基底上时具有高结合可靠性的无引线封装。
根据示例性实施例，提供了一种无引线封装，该无引线封装包括：至少部分导电的载体，该载体包括安装部和引线部；安装于安装部上的电子芯片；以及包封体，其至少部分包封电子芯片并部分包封载体，从而暴露引线部的内侧壁的未形成封装的外侧壁(或横向轮廓)的部分(例如背向外侧壁)的至少部分。
根据另一个示例性实施例，提供了一种电子装置，所述电子装置包括安装基底、安装在安装基底上的具有上述特征的无引线封、以及耦合结构，所述耦合结构使封装与安装基底电气和机械耦合，以使得耦合结构接触引线部的至少部分暴露的内侧壁的至少部分。
根据另一个示例性实施例，提供了制造无引线封装的方法，其中所述方法包括在载体的安装部上安装电子芯片，以及通过包封体至少部分地包封电子芯片并部分地包封载体，从而暴露引线部的内侧壁的未形成封装的外侧壁的部分的至少部分。
根据又一个示例性实施例，提供了制造电子装置的方法，其中所述方法包括制造具有上述特征的无引线封装，以及通过耦合结构在安装基底上安装所述封装，所述耦合结构使封装与安装基底电气和机械耦合以使得耦合结构接触引线部的至少部分暴露的内侧壁的至少部分。
根据又一个示例性实施例，提供了一种无引线封装，所述无引线封装包括：至少部分导电的载体，所述载体包括安装部和引线部；安装在安装部上的电子芯片；以及包封体，所述包封体至少部分地包封电子芯片并部分地包封载体，以使得除引线部的外侧壁之外，还暴露了引线部的至少一个其它侧壁的至少部分，以被耦合结构(例如焊料)覆盖，所述外侧壁形成封装的外部横向轮廓的部分，所述至少一个其它侧壁位于封装的外部横向轮廓的内部。
根据示例性实施例，提供了一种无引线封装，其具有非常高的板级可靠性。通过暴露在其上安装一个或多个电子芯片的载体(例如引线框架)的引线部的内表面区域，可以获得该高板级可靠性。当在完成包封体(例如模制化合物)的形成之后该内侧壁保持部分或完全暴露时，安装基底(例如印刷电路板，PCB)上的连接结构(例如焊料)可以在包括引线部的内侧壁的至少部分的显著的表面区域之上接触引线部。与常规方法相反，这使得不仅可以使耦合结构与引线部的外侧壁和底部区域接触，而且可以使其内侧壁相对于包封体被暴露。由此，可以显著提高封装和安装基底之间的电气和机械连接的可靠性。这使得无引线封装对温度变化、机械冲击和作用在引线部和耦合结构之间的界面上的其它畸变特别鲁棒。由此示例性实施例可以克服常规的缺点，即当无引线封装安装在安装基底上时，由此产生的在无引线封装材料与安装基底的不同材料的热膨胀系数之间的不匹配可能在存在温度变化的情况下导致高机械负载，从而限制了电子装置的寿命。通常，这种热负载作用在引线部和耦合结构(特别是焊料)之间的相对小的连接区域上。通过暴露无引线封装的载体的引线部的内侧壁的至少部分，可以增加引线部和耦合结构之间的连接区域，并且可以使电子装置对热引起的负载更加鲁棒。更具体而言，这种高连接区域可以优选地使所有横向引线表面区域被例如焊料的耦合结构的材料润湿。
对其它示例性实施例的描述
在下文中，将解释无引线封装、电子装置和制造方法的其它示例性实施例。
在本申请的语境中，术语“载体”可以特别表示至少部分导电的结构，其同时用作一个或多个电子芯片的安装基底，并且还有助于电子芯片与无引线封装的电子环境的电连接，特别是与电子装置的安装基底的电连接。换言之，芯片载体可以实现机械支撑功能和电连接功能。载体的优选实施例为引线框架。
在本申请的语境中，术语“无引线封装”可以特别表示基本上不包括从载体延伸超出包封体的引线的封装。
在无引线封装的一种配置中，包封体材料(特别是模制化合物)的一个或多个批量级盖可以形成在载体上，在该载体上安装多个用于多个封装的电子芯片(可以通过诸如接合线的一个或多个连接元件连接到载体)，其中可以为多个封装共同提供一个包封体盖。随后，由载体、电子芯片和盖形成的布置可以被单个化(例如通过锯切)成多个无引线封装。结果，载体的引线主体可以向上延伸到包封体的横向侧壁并且可以与包封体的横向侧壁对齐。这种无引线封装也可以表示为映射模制型无引线封装。
在无引线封装的另一种配置中，包封体材料(特别是模制化合物)的多个封装级盖可以形成在载体上，在该载体上安装多个用于多个封装的电子芯片(可以通过诸如接合线的一个或多个连接元件连接到载体)，其中可以为每个封装提供一个包封体盖。随后，由载体、电子芯片和盖形成的布置可以被单个化(例如通过冲压)成多个无引线封装。结果，载体的引线主体可略微延伸超出包封体的横向侧壁。这种无引线封装也可以表示为腔模制型无引线封装。
在无引线封装中，具有引线部并承载电子芯片的部分包封的载体不具有安装到例如印刷电路板的安装基底的弹性金属引线(有时称为支脚)。与引线封装中的情况相比，例如引线框架的载体具有安装到例如印刷电路板的安装基底的弹性金属引线。无引线封装的示例为QFN封装、MLF封装、SON封装等。与此相比，有引线的封装的示例为QFP封装、DSO封装、TSSOP封装等。
在本申请的语境中，封装的术语“外侧壁”可以表示限定封装的横向轮廓的部分的外部横向表面。封装的外侧壁可以包括包封体的外部横向表面部分和载体的引线部的外部横向表面部分。后者可以特别表示载体的部分的有助于整个封装的横向外表面的倾斜或竖直壁。例如，可以通过单个化通过批量工艺、例如通过锯切或冲压而制造的封装来相对于包封体暴露引线部的这种外侧壁。
在本申请的语境中，载体的引线部的术语“内侧壁”可以特别表示载体的部分的用于使封装与例如PCB的安装基底接触的倾斜或竖直壁。内侧壁可以定向在封装的内部，而不是形成封装的横向轮廓的部分，而外侧壁可以定向为朝向封装的外部轮廓或可以形成封装的外部轮廓的部分。当引线部具有例如矩形或大体上矩形的横截面并且向上延伸到整个封装的外部轮廓时，它可以具有四个周向连接的侧壁，即三个内侧壁和一个外侧壁。
在封装的实施例中，除引线部的外侧壁之外，还暴露了引线部的至少一个其它内侧壁的至少部分以被焊料覆盖，所述外侧壁形成封装的外部横向轮廓的部分，所述至少一个其它侧壁位于封装的外部横向轮廓的内部。在对应的电子装置的实施例中，引线部的暴露的外侧壁的至少部分和一个或多个至少部分暴露的内侧壁的至少部分都可以被耦合结构覆盖。
在实施例中，包封体部分包封载体，从而暴露引线部的至少两个侧壁(特别是全部侧壁)的未形成封装的外侧壁的部分的至少部分。例如，耦合结构可以具有U形部，其部分周向接触引线部的三个暴露侧壁的至少部分。在这些实施例中，不仅相对于包封体至少部分地暴露了单个内侧壁，而且另外还暴露了一个或多个其它侧壁。例如，也可以暴露外侧壁，从而相对的内侧壁和外侧壁都可以有助于与连接结构的连接表面。甚至更优选的是这种配置，其中沿着其周边限定引线部的全部四个侧壁被至少部分暴露，从而有助于与耦合结构的连接区域。这进一步提高了封装作为整体的板级可靠性。
在实施例中，包封体部分包封载体，从而完全周向暴露了引线部的侧壁的至少部分。优选地，耦合结构可以具有环形部分，其完全周向接触引线部的全部暴露侧壁的至少部分。在这种优选实施例中，引线部的整个周界被相对于包封体不间断地暴露，并且可以提供沿360°角延伸的连续接触区域。相应的封装在板级可靠性方面展示出优异的性能。
在实施例中，引线部包括多个间隔开的引线主体，它们可以是分开的。这些引线主体中的至少一个，特别是它们中的每一个，可以具有至少部分暴露的不在横向方向上形成封装的外侧壁的部分的内侧壁。在这种实施例中，安装部可以例如形成载体的中心部分，其沿着载体的至少两侧(即正好在两侧，如在SON封装中，或正好在三侧)或甚至四侧(如在QFN封装中)被引线主体包围。当多个这种引线主体具有不仅在外表面处暴露的侧壁区域时，可以进一步改善与耦合结构的连接强度。然而，替代地也可能是这些引线主体中的仅一个或仅一部分具有至少部分暴露的内侧壁。在另一个实施例中，替代地当然也可能是一个或多个引线主体仅设置在载体的中心部分的一侧(例如，在无引线电源封装中)。
在实施例中，包封体的底表面具有至少一个凹陷或凹进，其至少部分地暴露引线主体的内侧壁中的至少一个。例如，可以通过在包封(例如通过激光处理)之后选择性地去除包封体的材料或通过在包封期间覆盖相应侧壁部分的高度柔性的临时箔来形成这种凹陷。
在实施例中，至少一个凹陷至少部分地单独围绕引线主体的至少部分，特别是每个引线主体，从而引线主体的至少部分暴露的内侧壁之间的空间保持至少部分地填充有包封体的材料(比较例如图24)。例如，凹陷可以是U形的并且可以沿着指定的引线主体的全部三个内侧壁延伸。通过模拟可以针对这种实施例示出在存在热负载的情况下的板级可靠性的显著改善(比较图39)。
在实施例中，至少一个凹陷仅沿引线主体中的至少一个(特别是共同沿引线主体中的每者)的一个至少部分暴露的内侧壁延伸(比较例如图25)。例如，可以在封装的两个相对的横向端部之间形成直的凹陷，该凹陷暴露每个引线主体的一个内侧壁，或者甚至暴露每个引线主体的一个内侧壁的仅部分。通过采用这种措施可以提高板级可靠性，该措施在制造无引线封装期间只包含很少的额外工作。
在实施例中，至少一个凹陷至少部分地共同暴露引线主体(特别是每个引线主体)的至少部分，从而使引线主体的至少部分暴露的内侧壁之间的空间不含包封体的材料(比较例如图10)。由于在这种实施例中可以相对非特定地去除包封体材料，因此相应的制造工作量是适中的。通过模拟可以针对这种实施例示出在存在热负载的情况下的板级可靠性的显著改善(比较图39)。
在实施例中，引线主体中的至少两个形成载体的连续的整体部分(并且可以例如没有暴露的内侧壁)，并且具有至少部分暴露的内侧壁的引线主体中的至少另一个与封装的内侧的其它引线主体分离。事实证明，具体而言，由于安装基底和无引线封装之间的热膨胀系数不匹配导致的热负载而导致那些引线主体易于发生电气或机械故障，所述引线主体与其它引线主体机械隔离或分离，它们不与一个或多个其它引线主体熔合。因此，暴露这种单个引线主体的一个或多个内侧壁是特别有利的。与此相反，彼此整体连接的多个熔合的引线主体被证明在存在热负载的情况下不易损坏，从而在制造工作量低的实施例中可以省略这种引线主体的侧壁暴露。然而，替代地可能是熔合的引线主体也设置有一个或多个暴露的内侧壁。
在实施例中，具有至少部分暴露的内侧壁的引线主体中的一个位于封装的拐角处。模拟表明，特别是位于最靠近封装(具有矩形轮廓)的拐角处的引线主体在存在热负载的情况下特别容易发生故障。因此，特别暴露位于封装拐角处的一个或多个引线主体的侧壁对相应的无引线封装的电气可靠性的提高具有特别强的影响。
在实施例中，具有至少部分暴露的内侧壁的引线主体中的至少一个完全位于封装的内侧壁中并且相对于封装的外部横向表面间隔开。在很多情况下，无引线封装包括向上延伸到或甚至略微超出包封体的横向表面的引线主体。然而，另外或替代地，还可以将一个或多个引线主体布置在无引线封装的内侧壁中，即，使侧壁在周向完全被包封体材料包围。在这种配置中，可以使具有完全周向包封的侧壁并且仅具有暴露的底壁的引线主体经受材料去除过程，通过该过程，相对于包封体至少部分地暴露了一个、多个或甚至所有侧壁。这可以显著改善获得的无引线封装或电子装置的可靠性。
在实施例中，相对于包封体部分地暴露安装部，以使安装部的侧壁的至少部分相对于包封体被暴露。当还暴露承载一个或多个电子芯片的安装部的侧壁的至少部分时，该表面也可以为与耦合结构的连接提供贡献。因此，可以进一步有效地抑制无引线封装和安装基底之间的电连接的损坏。
在实施例中，载体的整个底表面突出超过包封体的整个底表面。换言之，包封体的整个底表面可以相对于载体的整个底表面处于升高的位置。换言之，载体的整个底表面(包括其引线部和其安装部)可以向下突出超过包封体的下主表面，从而还形成封装的外表面的部分。通过这种配置，载体的底部可以部分地或完全地延伸到耦合结构的材料中。
在实施例中，内侧壁的暴露部分具有至少40μm、特别是至少70μm的高度。使引线部的内侧壁的至少40μm、优选地至少70μm保持没有包封体材料允许在板级可靠性方面获得高效的无引线封装。
在实施例中，一方面引线部的内侧壁相对于包封体被暴露的高度与另一方面载体的(例如平均或最大)厚度之比至少为20％，特别是至少为30％，更特别地是至少50％。例如，载体的厚度可以在200μm和300μm之间的范围内。当满足所提及的条件时，由于有效抑制了基于热负载的损坏，可以获得电子装置寿命的特别显著的增加。
在实施例中，包封体的暴露的底表面具有均匀的高度水平并且可以是平面的。换言之，被暴露的包封体的整个下主表面以及由此形成的无引线封装的外表面可以处于相同的高度水平。可以例如通过使用临时箔暴露引线部的一个或多个侧壁来获得这种几何形状，所述临时箔在包封过程期间保持相应的表面部分没有包封体材料。
在另一个实施例中，包封体的暴露的底表面，特别是安装部和引线部之间的包封体的暴露的底表面部分，具有表面轮廓并且可以是非平面。可以例如通过在包封之后选择性地去除包封体的部分来获得包封体的底部的这种表面轮廓，以由此暴露载体的表面的一部分。
在实施例中，载体为引线框架。这种引线框架可以是片状金属结构，其可以被图案化以形成用于安装封装的一个或多个电子芯片的一个或多个安装部、以及当电子芯片安装在引线框架上时用于将封装电连接到电子环境的一个或多个引线部。在实施例中，引线框架可以是金属板(尤其是由铜制成)，例如，可以通过压印或蚀刻对其进行图案化。将芯片载体形成为引线框架是成本高效的并且在机械和电气方面高度有利的配置，其中至少一个电子芯片的低欧姆连接可以与引线框架的鲁棒的支撑能力组合。此外，引线框架可以有助于封装的热导率，并可以消除在电子芯片的操作期间由于引线框架的金属(尤其是铜)材料的高热导率而生成的热量。
然而，也可以实施其它载体。例如，可以使用直接铜接合基板(DCB基板)或直接铝接合基板(DAB基板)作为载体的基础。
在实施例中，电子芯片为半导体芯片，尤其是功率半导体芯片。具体而言，当至少一个电子芯片是功率半导体芯片时，在无引线封装的操作期间生成的大量热量可能导致热负载作用在封装和安装基底之间的电气和机械界面上。然而，由于引线部和耦合结构之间的连接表面增大，即使在这种苛刻的条件下也可以防止封装的损坏。
在实施例中，封装包括至少一个导电连接元件，特别是接合线、接合带和夹子中的至少一个，其将电子芯片与引线部电连接。夹子可以是三维弯折板型连接元件，其具有连接到相应电子芯片的上主表面和芯片载体的上主表面的两个平面部，其中两个所提及的平面部通过倾斜的连接部而互连。作为这种夹子的替代物，可以使用接合线或接合带，所述接合线或接合带是柔性导电线或带状体，其具有连接到相应晶体管芯片的上主表面的一个端部部分并具有电连接到芯片载体的相对的另一个端部部分。在包封体内，可以通过连接元件在一方面的安装在安装部上的芯片的上主表面上的芯片焊盘和另一方面的载体的引线部之间形成导电连接。夹子、接合线和接合带(例如由铜和/或铝制成)可用于该目的。
在实施例中，通过包封体至少部分地包封至少一个导电连接元件。当部分地或优选地被完全布置在包封体内时，可以防止微小连接元件的机械损坏。
在实施例中，耦合结构包括焊料或由焊料组成。例如，在将封装附接在其上之前，可以将焊膏施加在安装基底的连接表面上。
在实施例中，耦合结构接触安装部的暴露的侧壁部分。连接引线部和安装部的两个暴露的侧壁进一步增加了封装和安装基底之间的电连接的可靠性。
在实施例中，在背离封装的外侧壁的引线部的内侧壁上的耦合结构在横向方向上的平均厚度大于在引线部的外侧壁处的耦合结构在横向方向上的平均厚度(见例如图7)。非常有利地，邻近被至少部分暴露的引线部的内侧壁的耦合结构的局部增大的厚度可以使整个电子装置对热应力更加鲁棒。
在实施例中，该方法包括在包封之前并且通过使箔向上突出(例如在安装部和引线部之间)以至少部分地覆盖引线部的内侧壁而将具有表面轮廓的箔附接到载体的底表面。当将临时非平面箔附接到在包封后应保持没有包封体材料的载体的表面(特别是其引线部)时，仅仅从所提及的表面上去除该箔足以确保引线部的暴露表面与常规方法相比被增大，并且因此可以通过连接结构以更高的可靠性被接触。优选地，箔可以由非常柔软且可适当变形的材料制成，当被附接到载体上时，该材料覆盖载体的侧壁的大部分。换言之，方法可以包括在包封之前并且通过使弯曲或弯折的箔在安装部和引线部之间向上弯折而将所述箔附接到载体的底表面。在包封后可以去除箔。
在实施例中，方法包括特别是通过激光切割来去除包封体的材料，以由此至少部分地暴露引线部的内侧壁。作为上述临时箔的实施方式的补充或替代，可以在包封之后选择性地去除包封体的部分，以由此暴露用于接触耦合结构的引线部的侧壁部分。可以通过激光切割实现该材料去除工艺。也可以为此目的实施机械切割或化学蚀刻。
在实施例中，方法包括特别是通过蚀刻来去除载体的材料，以由此至少部分地暴露引线部的侧壁。为了暴露载体的侧壁部分(特别是引线部的侧壁部分)，还可以在包封之后去除载体的材料，以由此暴露相应的表面部分。
在实施例中，封装包括包封体。所提及的包封体可以提供被包封的电子芯片和芯片载体的被包封部分的机械保护和电隔离。具体而言，包封体是从模制化合物和层合体构成的组中选择的。对于通过模制进行包封而言，可以使用塑料材料或陶瓷材料。包封体可以包括环氧树脂材料。例如，用于改善热导率的填料颗粒(例如，SiO2、Al2O3、Si3N4、BN、AlN、金刚石等)可以嵌入包封体的基于环氧树脂的基质中。
作为形成电子芯片的基础的基板或晶片，可以使用半导体基板，优选为硅基板。替代地，可以提供氧化硅或另一种绝缘体基板。还可以实施锗基板或III-V半导体材料。例如，可以在GaN或SiC技术中实施示例性实施例。
此外，示例性实施例可以利用标准半导体处理技术，例如适当的蚀刻技术(包括各向同性和各向异性蚀刻技术，尤其是等离子体蚀刻、干法蚀刻、湿法蚀刻)、图案化技术(可以包含光刻掩模)、沉积技术(例如，化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、溅射等)。
结合附图考虑以下描述和所附权利要求，本发明的以上和其它目的、特征和优点将变得显而易见，在附图中，由类似的附图标记表示类似的部分或元件。
附图说明
附图被包括以提供对说明书的示例性实施例的进一步理解并构成说明书的一部分，附图示出了示例性实施例。
在附图中：
图1到图3示出了根据示例性实施例的在执行制造图3中所示的无引线封装和电子装置的方法期间获得的结构的截面图。
图4示出了实施用作模拟的基础的无引线封装的电子装置的横截面图和细节。
图5示出了图4中所示类型的电子装置的三维视图。
图6示出了根据示例性实施例的电子装置的一部分的分解视图。
图7示出了根据另一个示例性实施例的电子装置的部分的分解视图。
图8示出了常规电子装置的概述和细节。
图9示出了显示根据模拟的温度和时间之间的依赖关系的示图。
图10示出了显示根据模拟的温度和时间之间的依赖关系并显示如何导出指示蠕变应变增量的数据的示图。
图11示出了图8的常规电子装置的细节。
图12示出了根据示例性实施例的电子装置的细节。
图13示出了根据另一示例性实施例的电子装置的细节。
图14到图16分别示出了图11的常规电子装置(见图14)、图12的实施例(见图15)和图13的实施例(见图16)的热应力模拟的结果。
图17和图18示出了指示与根据图11的常规电子装置相比的图12和图13的实施例的改进的板级可靠性的示图。
图19示出了根据示例性实施例的电子装置的细节，该电子装置具有耦合结构的内侧壁的第一高度。
图20示出了根据另一个示例性实施例的电子装置的细节，该电子装置具有大于根据图19的第一高度的耦合结构的内侧壁的第二高度。
图21和图22分别示出了图19的实施例(见图21)和图20的实施例(见图22)的应力模拟的结果。
图23示出了指示与常规电子装置相比的图19和图20的实施例的改进的板级可靠性的示图。
图24示出了根据示例性实施例的无引线封装的平面图。
图25示出了根据另一个示例性实施例的无引线封装的平面图。
图26示出了根据又一个示例性实施例的无引线封装的平面图。
图27示出了电子装置的截面图，所述电子装置包括安装基底和图26的封装以及其间的焊料型耦合结构。
图28示出了根据图26的无引线封装的细节。
图29示出了根据图24的无引线封装的三维视图。
图30示出了根据图25的无引线封装的三维视图。
图31示出了根据图26的无引线封装的三维视图。
图32示出了常规电子装置的细节。
图33示出了根据示例性实施例的电子装置的细节。
图34示出了根据另一示例性实施例的电子装置的细节。
图35到图38分别示出了图32的常规电子装置(见图35)、图33/图29的实施例(见图36)、图34的实施例(见图37)、以及图33/图31的实施例(见图38)的热应力模拟的结果。
图39示出了指示与常规电子装置(图35)相比的图36到图38的实施例的改进的板级可靠性的示图。
图40示出了根据示例性实施例的无引线封装的平面图。
图41示出了图40的无引线封装的截面图。
图42示出了根据示例性实施例的具有安装的电子芯片和位于其间的连接元件的载体(左侧)以及在包封和侧壁暴露之后获得的无引线封装(右侧)的平面图。
具体实施方式
附图中的例示为示意性的。
在更详细描述其它示例性实施例之前，将汇总本发明的一些基本考虑，基于此开发了示例性实施例。
根据示例性实施例，提供了一种具有增强的板级可靠性的无引线封装。
焊接结合可靠性或板级可靠性是在预测半导体产品(例如封装)的整体可靠性时要考虑的重要参数。无引线封装的板级可靠性具有比有引线的封装更小的效能，所述引线由于其完全被焊料包围的负载平衡弹簧功能而可以更好地补偿在形成的引线处的应力。因此，对能够满足更高可靠性要求的无引线封装有很高的兴趣。
示例性实施例提供了对无引线封装(可以是腔模制型或映射模制型)的板级可靠性的改进。
用于改善无引线封装的板级可靠性的常规应用措施是增大引线长度。然而，所产生的缺点是这种配置包含较小的用于管芯焊盘(也表示为载体的安装部)的空间和/或较大的封装尺寸。另一种选择是增大引线宽度，但是其具有的缺点是较宽的引线间距(如果引线到引线空隙没有变化)和/或较大的封装尺寸。常规地，还尝试使用优化的封装材料组(例如低应力模制化合物)，然而这增加了制造封装的工作量。
与常规方法相反，示例性实施例在无引线封装的引线部处提供了增大的或甚至最大化的焊料润湿面积和体积。具体而言，这意味着代替在引线底部和引线尖端侧处(即，封装的横向轮廓处的单个化侧)的焊料润湿，引线部可以被焊料完全包围，这可以带来增强的板级可靠性。具体而言，这可以通过使底部模制侧(即，模制化合物间隙)平整来实现。例如，可以被层合到载体(例如引线框架)的非常柔软且柔韧的薄膜辅助模制箔在模制期间可能需要注意，引线部的内侧壁中的一个或多个也将不会被模制化合物(或另一种类型的包封体)覆盖，并且因此作为焊料润湿区域而保持暴露。
因此，示例性实施例在无引线封装的引线部(由一个或多个引线主体或引线组成)处实现了被包围(特别是最大化)的焊料润湿，这带来了增强的板级可靠性。这可以通过使用柔软且柔韧的薄膜辅助模制箔使封装底侧平整(例如通过模制间隙)来实现。
通过为无引线封装提供有柱脚的(heeled)引线，也可以实现无引线封装的尤其是针对汽车应用的提高的板级可靠性。对应的示例性实施例提供了独立于引线框架处理(例如通过蚀刻、冲压等)的无引线封装的板级可靠性的提高，其可以应用于腔模制类型和映射模制类型制造架构。此外，这种示例性实施例确保了无引线封装的引线处的高焊料润湿面积和体积。代替仅在引线底部和引线尖端侧(即，单个化侧)的焊料润湿，引线可以优选地完全被焊料或耦合结构的另一种材料包围，从而增强了板级可靠性。这可以通过在底部模制侧的引线周围形成选择性模制化合物沟槽或凹陷来实现。存在制造这种模制化合物沟槽或凹陷的不同实施例，例如以下中的一个或多个：
a)在引线周围进行激光切割(特别是线切割)(或另一种材料去除工艺，例如通过机械和/或化学方式去除材料)
b)在引线的内端进行激光切割(特别是线切割)(或另一种材料去除工艺，例如通过机械和/或化学方式去除材料)
c)在引线的内端和引线之间的区域进行激光切割(特别是区域切割)(或另一种材料去除工艺，例如通过机械和/或化学方式去除材料)
d)引线框架蚀刻(蚀刻掉引线之间的载体材料，特别是铜)以创建个体引线。
所有这些实施例都可以产生有柱脚的引线作为用于完全环绕焊料润湿的引线的基础，从而增强了板级可靠性。这种实施例可以包含占用面积的改变以将焊盘朝向封装中心扩大，以实现特别高度的板级可靠性。
示例性实施例的要点是在无引线封装的引线处实现被包围的以及由此扩大(特别是最大化)的焊料润湿区，从而增强板级可靠性。可以通过在引线周围选择性地去除模制化合物来得到有柱脚的引线。
图1到图3示出了根据示例性实施例的在执行制造图3中所示的无引线封装100和电子装置150的方法期间所获得的结构的截面图。
图1示出了导电载体102的截面图，所述载体102在此处体现为由铜制成的引线框架(然而，载体102还可以另外或替代地包括任何其它适当的材料，例如铝或钢)，并且被用作制造无引线封装100和电子装置150的起点。载体102由中央安装部104(用作管芯焊盘)构成，该中央安装部104由引线部106(充当载体102的引线)横向包围。从图1可以看出，引线部106包括多个间隔开的引线主体118。此外，在随后的封装过程之前，具有表面轮廓的柔软且柔韧的粘合箔156附接到载体102的底表面116，并且使得箔156在安装部104和引线部106之间向上突出，以至少部分地覆盖背离引线部106的外侧壁114的引线部106的内侧壁112。因此，弯曲或弯折的箔156附接到载体102的底表面116，以使得箔156在安装部104和引线部106之间升高，以用于内侧壁覆盖。箔156避免了模制毛刺并确保在随后的包封期间的模制间隙(比较图2)，并且因此提供侧面暴露的引线框架结构。例如，箔156可以特别地设置有厚软层。例如，箔156的基层可以是具有较软对准部分的较硬载体箔。为了实现所描述的功能，箔156还可以被配置为多层箔。
图2示出了根据示例性实施例的无引线封装100的预制件，其仍具有附接到其底表面116的箔156。通过在载体102的安装部104上安装电子芯片108(特别是功率半导体芯片，替代地是多个电子芯片108)来获得根据图2的无引线封装100的预制件。电子芯片108通过连接结构189(例如焊料)而电气和机械连接到安装部104。此后，导电连接元件122(所示实施例中的接合线)连接在电子芯片108的上主表面上的相应焊盘和引线部106的引线主体118中的相应一个之间。
之后，电子芯片108、连接结构189、连接元件122和载体102的部分由例如模制化合物的包封体110包封，而箔156仍连接到载体102的底表面116和侧表面。在包封之后，可以去除箔156，以由此获得容易制造的无引线封装100。由于在包封期间存在箔156，载体102的整个底表面116向下突出超过包封体110的整个底表面116’。从图2中可以看出，通过该制造工艺获得模制间隙s。更具体而言，包封体110仅部分地包封载体102，以使得引线部106的引线主体118的不形成封装100的外侧壁115的部分并且背离外侧壁115的相应部分的内侧壁112的部分被暴露。因此，除了引线部106的外侧壁114之外，位于封装100的外部横向轮廓的内部的侧壁112的相应的其它部分被暴露。因此，除了引线部106的外侧壁114之外，引线部106的其它内侧壁的部分(见图2中的附图标记112，以及图6中的附图标记130、132)也被暴露。优选地，相对于包封体110暴露引线主体118的整个周界并且额外地暴露底表面116。
作为所述制造工艺的结果并且特别归功于弯曲的箔156，相对于包封体110还暴露了安装部104的整个周向侧壁部分(见侧壁136)以及完整的底表面116。
图3示出了由安装基底152(例如印刷电路板，PCB或陶瓷基板)和安装在其上的根据图2的无引线封装100组成的电子装置150。下面将描述可以如何从图2所示的结构开始制造电子装置150。
在从图2所示的结构去除箔156之后，包封体110的整个底表面116’相对于载体102的向下突出的整个底表面116处于升高的位置。包封体110的暴露的底表面116’具有均匀的高度水平。从图3中可以看出，一方面引线部106的内侧壁112相对于包封体110被暴露的高度l、与另一方面载体102的均匀厚度L之间的比值可以是例如25％。
在去除箔156之后，通过焊料型耦合结构154将无引线封装100焊接到安装基底152上。更确切地说，焊膏(作为耦合结构154的预制件)可以施加在安装基底152的连接表面上，并且无引线封装100可以附接到安装基底152上的焊膏上。结果，获得了所示的电子装置150。耦合结构154将载体102的暴露且突出的部分与安装基底152电气和机械耦合，从而耦合结构154接触整个周向侧壁112、114等、以及引线部106的引线主体118的整个底表面116以及安装部104的整个圆周侧壁136和整个底表面116。
在所描述的板安装过程之后，引线部106的引线主体118以及安装部104被耦合结构154的杯形焊接部分包围，由此获得增强的板级可靠性。图3中的细节193示出了在板安装之后，所示引线主体118设置有包围的焊料润湿。
由于一方面的焊料型耦合结构154与引线部106以及安装部104的暴露侧壁112、114、136和底表面116之间的高连接区域，在无引线封装100和安装基底152之间获得了能够承受热负载的可靠的电气和机械连接。
结果，可以通过根据示例性实施例的简单措施来克服当在板上热循环时经常遭受严重的焊料劣化的无引线封装与具有引线的封装相比的常规缺点。所提及的常规缺点是由于缺少(在常规无引线封装的情况下)引线封装的引线的弹簧状效应，其缓冲了板和封装之间的热膨胀的一定量的不匹配。通过图1至图3的实施例可以克服在热循环期间常规无引线封装的焊料劣化的主要根本原因。通过一方面的载体102的暴露表面部分(见附图标记112、114、116、136)与另一方面的耦合结构154之间的大接触区域，根据所示实施例的无引线封装100能够承受无引线封装100和安装基底152之间的热膨胀的相当大量的不匹配，而不会被损坏。
通过示例性实施例获得的提高涉及在封装底部处创建模制化合物间隙，以使管芯焊盘或安装部106和引线部104的引线主体118突出。因此，板焊料或耦合结构154有机会特别是在引线主体118的所有四个侧壁112、114等处建立焊接倒角。此外，蚀刻的引线边缘可以带来引线主体118的封装侧上的较大焊料体积，其中焊料负载可能最高。在引线主体118下方，仅薄的焊料体积可能是足够的，例如具有与引线和铜焊盘之间的焊料相同的厚度。
下述的模拟证实了根据示例性实施例的无引线封装100和对应的电子装置150的提高的热循环性能。在这些模拟中使用图4中所示类型的无引线封装100作为示例。
图4示出了实施用作模拟的基础的无引线封装100的电子装置150的截面图和细节195。图5示出了图4中所示类型的电子装置150的对应三维视图。根据示例性实施例，此处在引线主体118的所有侧上存在焊接倒角(见图4中的附图标记197)。例如，可以使用80μm的包封体110的间隙s。
对于模拟，根据图6和图7中所示的两个示例性实施例，将没有暴露的内侧壁的具有无引线封装210的常规电子装置209的性能(比较图8)与具有无引线封装100的电子装置150的性能进行比较。
在图6的实施例的分解视图中，包封体110(未示出)仅部分包封载体102，从而暴露引线部106的全部四个侧壁112、114、130、132的部分。由于封装100底部处的模制化合物间隙，板焊料或耦合结构154可以在引线部106的引线主体118的所有四个侧面上建立焊接倒角。根据图6，耦合结构154因而具有环形部分169，其完全周向地接触引线部106的所有暴露的侧壁112、114、130、132。该环形部分169与平面基层163连接，以由此形成杯形耦合结构154。
在图7的替代实施例的分解视图中，与引线部106的外侧壁114处的厚度d相比，并且与引线部106的其余两个其它侧壁130、132处的厚度相比，耦合结构154在横向方向上的厚度D在引线部106的内侧壁112处更大。根据图6，侧壁112、114、130、132的周向横向厚度是相同的(特别是d)。再次参考图7，引线的封装侧处的被去除的边缘允许板焊料在无引线封装100的焊料疲劳最高的位置处建立更大的焊料体积。
图8示出了上述常规电子装置209的概述和细节216。
图8所示的由印刷电路板211和封装210组成的常规电子装置209包括其上安装有半导体芯片214的引线框架212。图8中的细节216示出了，引线框架212的侧壁的仅小部分(特别是除了其内侧壁之外)用于与焊料218接触。此外，图8中示出了焊料218的控制体积219，其将用于模拟结果的比较目的。
图9示出了具有横坐标202的图表200，沿着该横坐标202以秒(s)绘制时间t。沿着图表200的纵坐标204，以摄氏度绘制温度T。图9示出了曲线213，其指示用于模拟的温度曲线，即应用于根据图6和图7的模拟无引线封装100和根据图8的常规无引线封装210的温度循环。
更具体地说，以下温度曲线用于模拟：
-在175℃以无应力开始(比较附图标记206)
-施加处于-40℃至125℃之间的若干温度循环(比较附图标记208)，其具有15分钟斜坡和15分钟停留时间。
图10示出了对应于图表200的图表230并示出了模拟的结果。更具体而言，图表230示出了根据图8的常规电子装置209的模拟的温度和时间之间的依赖关系。除了上面参照图9描述的曲线213之外，图表230另外示出了在另一曲线215中的累积蠕变应变(见蠕变应变增量Δεcr)的发展。
对于许多无引线封装，焊料的负载在外引线的封装侧处最高，因此可以合理地假设焊料劣化从那里开始。因此，该位置的控制体积219用于评估焊料疲劳。图8(另外比较图11)的常规实施例的控制体积219的尺寸和啮合以及图6(另外比较图12)和图7(另外比较图13)的示例性实施例的尺寸和啮合完全相同。更具体而言：
图11示出了图8的常规电子装置209的细节，并且具体示出了焊料218的形状以及控制体积219的形状和位置。
图12示出了根据图6的电子装置150的细节，并且具体示出了耦合结构154的形状以及控制体积219的形状和位置。
图13示出了根据图7的电子装置150的细节，并且具体示出了耦合结构154的形状以及控制体积219和另一控制体积219’的形状和位置。
一个热循环的蠕变应变增量Δεcr在控制体积219上取平均值并且用作相对比较的损伤参数，其中蠕变应变的较高累积指示较高的焊料劣化。
为了实现三种情况的最佳可比性，焊料体积被等同地啮合，并且在精确匹配控制体积219后评估板焊料的累积蠕变应变。
控制体积219位于板焊料体积的封装侧的底部，因为那里可以是最高焊料负载。对于图7的实施例，还评估板焊料体积的顶部的额外的控制体积219’以进行比较。
图14到图16分别示出了图8和图11的常规电子装置209(见图14)、图6和图12的实施例(见图15)以及图7和图13的实施例(见图16)的应力模拟的结果。
控制体积219中的累积蠕变应变的结果，即在模拟结束时外部引线的相应板焊料体积中的累积蠕变应变的结果如下：由累积蠕变应变的最大量指示的最高焊料负载位于图14中所示的配置的外部引线的封装侧。通过图6(即，引线部106的周向侧壁被耦合结构154的均匀厚度材料覆盖)和图7(即，引线部106的周向侧壁被耦合结构154的材料覆盖，并且另外使焊料厚度更大，接近内侧壁112)的实施例中采取的措施明显减小了该区域中的累积蠕变应变。
假设焊料疲劳裂纹将可能在具有最高累积蠕变应变的区域处开始并且然后将在引线下面传播，根据图6和图7的改进措施可以显著改善相应无引线封装100的热循环性能。因此，可以比较图14到图16以示出示例性实施例的有利技术效果。在图14所示的模拟所涉及的常规封装的情况下，在模拟期间出现高机械负载。利用图15和图16中所示的两个示例性实施例，可以显著减小对应的应力。
图17和图18示出了图表250、260，其指示图12和图13的实施例与根据图11的常规电子装置209相比的改进的板级可靠性。
图17中的图表250具有横坐标202，沿着该横坐标202以秒绘制时间。沿着纵坐标270，绘制累积的蠕变应变。图17示出了在模拟期间蠕变应变的累积(在控制体积219、219’上进行平均的体积)。
图18在条形图260中示出，当常规封装被设定为100％的损坏值(见纵坐标263)时，上述示例性实施例将该损坏参数显著改善至50％(见图6的实施例)、或甚至36％(见图7的实施例，控制区219)或44％(见图7的实施例，控制区219’)。因此，作为损伤参数的模拟热循环的累积蠕变应变显示了通过图6的实施例的50％的减小，以及通过图7的实施例的对损伤参数的甚至进一步减小。这些结果清楚地表明热循环性能的显著改善。图18示出了在最后一次热循环期间的蠕变应变的累积(在控制体积219、219’上进行平均的体积)。
图19示出了根据示例性实施例的电子装置150的细节。根据图19，内侧壁112的暴露部分和耦合结构154的对应壁具有40μm的高度H。因此，通过封装底部的沟槽暴露了引线的封装侧，以使得板焊料可以在引线的封装侧上建立焊接倒角。
图20示出了根据另一个示例性实施例的电子装置150的细节，其具有对应于80μm的高度H的侧壁112的暴露部分。因此，与图19相比，引线的封装侧的沟槽深度并且由此焊接倒角高度从40μm增加到80μm，以评价沟槽深度的影响。
还执行了上述的对应模拟，以用于将图19和图20的示例性实施例与图8的常规电子装置209进行比较。接下来，将针对三种情况讨论控制体积219中的蠕变应变平均值。
图21和图22分别示出了图19的实施例(见图21)和图20的实施例(见图22)的所提及的应力模拟的结果。因此，示出了控制容积219中的累积蠕变应变的结果。更具体而言，在图21和图22中显示了在模拟结束时外引线的板焊料体积中的累积蠕变应变。
由最大累积蠕变应变量指示的焊料218的最高负载位于根据图14的配置的外部引线的封装侧。如图21和图22中分别所示，分别通过根据图19和图20的措施来明显减小该区域中的累积蠕变应变。
假设焊料疲劳裂纹将可能在具有最高累积蠕变应变的区域处开始并且然后将在引线下面传播，根据图21至图22采取的措施可以显著改善对应的无引线封装100的热循环性能。
图23示出了条形图261，其指示图19和图20的实施例与图8中所示的常规电子装置209相比的改进的板级可靠性。沿纵坐标263绘制对应的损坏参数。所示的100％的损坏参数对应于常规电子装置209，68％的损坏参数对应于根据图19的实施例，并且63％的损坏参数对应于根据图20的实施例。最后模拟热循环的累积蠕变应变作为损坏参数显示了约三分之一的减小，其中，沟槽深度从40μm增大到80μm提供了轻微的进一步改善。总之，结果清楚地指示了当使引线部106的内侧壁112暴露到足够的高度H时的热循环性能的显著改善。
图23中的条形图261示出了增大无引线封装100的引线部106的内侧壁112的接触耦合结构154的部分的高度H进一步减小了对应封装100在热循环期间或当被施加机械负载时遭受损坏的可能性。然而，已经可以通过约40μm的中等高度H令人惊喜地获得可靠性的显著改善。
图24示出了根据示例性实施例的无引线封装100的平面图。
在所示实施例中，包封体110的底表面116’具有多个凹陷198(延伸到图24的纸平面中)。凹陷198中的每个部分地暴露图24右侧的四个引线主体118中的相应一个的内侧壁112(背离外侧壁114并且定向为平行于外侧壁114)以及内侧壁130、132(直接连接到外侧壁114并定向为垂直于外侧壁114和内侧壁112)。大致为C形的凹陷198中的每个单独地部分包围引线主体118中的指定的一个。与还形成外侧壁115的部分并且因此形成整个封装100的外部横向轮廓的引线主体118的暴露的外侧壁114一起，获得引线主体118的周向闭合环形暴露侧壁区域。换言之，除了引线部106的外侧壁114(其形成封装100的外部横向轮廓的部分)之外，位于封装100的外部横向轮廓内部的所有三个内侧壁112、130、132被暴露。形成凹陷198，从而引线主体118的至少部分暴露的侧壁130、132之间的空间保持填充有包封体110的材料。在所示实施例中，载体102的引线部106的四个引线主体118被配置为有柱脚的引线，以用于改善所示无引线封装100的机械和电气可靠性。为了形成这些有柱脚的引线，可以在由附图标记199指示的区域中选择性地执行激光切割，以产生突出的引线。例如，在图24的纸平面内的相应引线主体118周围的大致C形或U形的沟槽或凹陷198的宽度可以是0.2mm，并且垂直于图24的纸平面的沟槽或凹陷198的深度可以是0.1mm。更一般地，沟槽宽度和沟槽深度都可以在40μm和1000μm之间的范围内。在引线部106的相应引线主体118的三个内侧壁112、130、132处例如通过激光切割(替代地通过诸如蚀刻的化学处理或通过诸如铣削或钻孔的机械处理)去除包封体110的材料，将在相应的引线主体118周围产生周向闭合环形凹陷，从而可以实现通过耦合结构154(例如焊料)进行周向闭合的接触或润湿。
根据图24，已经进行了包封体110的材料去除，以使得在相应的引线主体118周围形成C形或U形沟槽或凹陷198，由此暴露引线主体118中的每个的整个周向侧壁环(见附图标记112、114、130、132)。
关于图24，应该提到模拟结果，其也适用于其它实施例。已经证明，位于封装100的拐角中的引线主体118(如附图标记173所示)在存在热负载的情况下特别容易发生故障。因此，就快速和简单制造工艺而言，仅暴露位于具有大致矩形轮廓的封装100的拐角中的这种引线主体118的侧壁112、114、130、132可能是有利的。
图25示出了根据另一示例性实施例的无引线封装100的平面图。在该实施例中，单个凹陷198在图示方向上沿着右侧的四个引线主体118的所有暴露的内侧壁112共同延伸。与图24相反，图25的实施例包括通过在包封体110中激光切割形成的单个直沟槽或凹陷198，以仅暴露无引线封装100的内侧壁112(定向为平行于外侧壁114)。因此，可以通过非常简单的制造工艺获得板级可靠性的提高。然而，应该强调的是，凹陷198的形成不一定必须通过激光切割来执行。替代地，也可以例如通过化学处理(例如蚀刻)或通过机械处理(例如铣削或钻孔)来完成对应的材料去除。
例如，图25的纸平面中的直沟槽或凹陷198的宽度可以是0.2mm，并且垂直于图24的纸平面的沟槽深度可以是0.1mm。更一般地，沟槽宽度和沟槽深度都可以在40μm和1000μm之间的范围内。
图26示出了根据又一示例性实施例的无引线封装100的平面图。在该实施例中，单个公共凹陷198共同暴露四个引线主体118，以使得引线主体118的暴露侧壁130、132之间的空间没有包封体110的材料。
在图26中，已沿着封装100的矩形区域去除了包封体110的材料，该矩形区域完全且共同地覆盖所有引线主体118。结果，暴露了引线主体118中的每个的整个周界。如图26所示，已经经受了对包封体110的材料的选择性去除的封装100的矩形区域具有宽度x并且沿封装100的整个长度(或替代地仅围绕单个导线)延伸。本领域的技术人员将理解，封装100的矩形形状仅是示例，并且在其它示例性实施例中其它形状也是可能的。例如，引线主体118在凹陷198的区域中超过包封体110的突出可以是0.1mm或更一般地是在40μm和1000μm之间的范围内的任何值。
为了形成根据图26的无引线封装100，可以执行以下过程：
1、激光切割以形成突出的引线
2、模制后的框架蚀刻以使引线突出。
图27示出了根据对应于图26的无引线封装100的平面图的示例性实施例的电子装置150的截面图。
为了制造根据图27的电子装置150的无引线封装100，去除(例如通过激光切割、或化学方式(例如通过蚀刻)、或机械方式(例如通过铣削或钻孔))包封体110的材料，以由此形成凹陷198以暴露引线部106的内侧壁112。由于根据图27的有柱脚的引线的几何形状，包封体110的暴露的底表面116’具有表面轮廓或形貌。更具体而言，在安装部104和引线部106之间的包封体110的暴露的底表面部分包括由于材料去除(例如但不限于激光切割)而产生的台阶。
除了部分去除包封体110的材料以用于形成凹陷198之外或替代地，该方法还可以通过蚀刻来去除载体102的材料，以由此暴露引线部106的侧壁112。
图28示出了根据图27的电子装置150的无引线封装100的细节。上排201示出了无引线封装100的相应主视图的截面。下排203示出了无引线封装100的对应俯视图。
图29示出了根据图24的无引线封装100的三维视图。在该实施例中，分别并且单独地围绕每个引线或引线主体118形成相应的沟槽或凹陷198。
图30示出了根据图25的无引线封装100的三维视图。在该实施例中，在引线或引线主体118后面形成公共直沟槽或凹陷198。
图31示出了根据图26的无引线封装100的三维视图。在该实施例中，已经在引线区域中完全去除了模制化合物的材料，以形成处于包封体110的底部并且包含所有引线主体118的横向台阶。
在图29至图31的实施例中的每个中，已经在载体102的引线部106的引线主体118周围的封装底部处选择性地去除了包封体110的模制化合物材料，从而暴露引线的侧面以进行焊料润湿。例如，沟槽或凹陷198的深度可以是100μm，并且它们的宽度可以是与引线侧壁相距200μm，从而可以建立70μm高度和100μm宽度的焊接倒角。
已经对图24/图29、图25/图30和图26/图31的三个实施例执行了上述类型的模拟，并且已经将所述模拟与根据图32的常规配置进行了比较。
图32示出了用于所描述的模拟的所提及的常规电子装置209的细节。
图33示出了用于所描述的模拟的图24/图29和图26/图31的实施例的细节。
图34示出了用于所描述的模拟的图25/图30的实施例的细节。
在所提及的模拟的框架中，评价了控制体积219中的蠕变应变平均值。最高焊料负载的位置(即劣化裂纹的预期起始点)可以根据设计而改变。因此，控制体积219用于评估焊料疲劳，其包含焊料体积的底部的整个边缘。四个设计选项(即所提及的三个实施例以及常规配置)的控制体积219的尺寸和啮合完全相同。一个热循环的蠕变应变增量在控制体积219上取平均并且用作相对比较的损伤参数，其中蠕变应变的较高累积指示较高的焊料劣化。为了实现不同选项的最佳可比性，焊料体积被等同地啮合，并且在精确匹配环形控制体积219后评估板焊料的累积蠕变应变(参见图32至图34)。这些控制体积219位于板焊料体积的底部的边缘处，因为期望作用在焊料上的最高负载。
图35到图38示出了图32的常规电子装置209(见图35)、图33和图29的实施例(见图36)、图34的实施例(见图37)、以及图33和图31的实施例(见图38)的热应力模拟的结果。
示出了在模拟结束时在外部引线的板焊料体积中的累积蠕变应变。比较图35，由最大累积蠕变应变量指示的最高焊料负载位于所模拟的封装的单个引线的外部封装侧。通过根据图36到图38采取的措施，该区域中的累积蠕变应变明显减小。假设焊料疲劳裂纹将在具有最高累积蠕变应变的区域处开始并且然后将在引线下面传播，则根据图36至图38采取的措施可以显著改善无引线封装100的热循环性能。
将根据图35的常规电子装置209与根据图36到图38的三个示例性实施例进行比较，可以得出如下结论：与图35相比，根据图36到图38，作用在连接结构154上的应力显著降低。相应地，可以改善电气可靠性。
图39示出了条形图251，其以与图18中类似的方式指示图36到图38的实施例与常规电子装置209(图35)相比的改进的板级可靠性。图39在条形图251中示出，当常规封装被设定为100％的损坏值(见纵坐标263)时，上述示例性实施例将该损坏参数显著改善至40％(见图29的实施例)、78％(见图30的实施例)或39％(见图31的实施例)。所提及的模拟结果清楚地指示所有讨论的实施例的热循环性能的显著改善。
图40示出了根据另一示例性实施例的无引线封装100的平面图。图41示出了图40的无引线封装100的截面图。
与前述实施例相反，根据图40和图41的无引线封装100不仅包括引线主体118，所述引线主体118与其外部横向侧壁114一起向上延伸直至整个封装100的横向侧壁115。与此相反，该实施例还包括(在本示例中)具有暴露的侧壁112、114、130、132的两个引线主体118，尽管所述侧壁位于封装100的内部并相对于封装100的外部横向表面间隔开。可以通过形成(在本示例中)包围内部引线主体118的完全周向并且大致矩形的凹陷198来实现所提及的周向完全包封的引线主体118的该侧壁暴露。这在封装100的内部同样存在热负载的情况下提高了板级可靠性。
图42示出了根据示例性实施例的具有安装的电子芯片108和其间的连接元件122的载体102(左侧)和无引线封装100(右侧)的平面图，所述无引线封装100是在通过包封体110进行包封并仅在右下角(见附图标记173)中的一个引线主体118的侧壁暴露之后获得的。
根据图42，引线主体118中的三个形成载体102的连续的整体部分179。引线主体118中的另一个(见图42左侧的附图标记177)与其它引线主体118分开。从图42的右侧可以看出，由于(这里是大致U形的)凹陷198，仅仅分开的引线主体118(见附图标记177)具有完全周向暴露的侧壁112、114、130、132。已经证明，特别是这种单独的引线主体118在存在热负载时特别容易发生故障，以使得利用侧壁暴露凹陷198选择性地包围这种引线主体是高度有利的。
应当指出，术语“包括”不排除其它元件或特征，并且“一”不排除多个。而且，结合不同实施例描述的元件可以被组合。还应该指出的是，附图标记不应被理解为限制权利要求的范围。此外，本申请的范围并非旨在限于说明书中描述的工艺、机器、制造、物质组成、手段、方法和步骤的特定实施例。因此，所附权利要求旨在将这种工艺、机器、制造、物质组成、手段、方法或步骤包括在其范围内。

Claims (26)

1.一种无引线封装，包括：
包括安装部和引线部的至少部分导电的载体，其中，所述引线部包括多个间隔开的引线主体；
安装在所述安装部上的电子芯片；
包封体，其至少部分地包封所述电子芯片并部分地包封所述载体，使得所述引线部的未形成所述封装的外侧壁的部分的内侧壁的至少部分被暴露，
其中，所述包封体的底表面具有至少一个凹陷，所述至少一个凹陷至少部分地暴露至少一个所述引线主体的至少一个所述内侧壁，
并且其中，所述至少一个凹陷至少部分地单独包围所述引线主体的至少部分，使得所述引线主体的至少部分暴露的内侧壁之间的空间保持至少部分地填充有所述包封体的材料；或者所述至少一个凹陷仅共同沿着至少一个所述引线主体的一个至少部分暴露的内侧壁延伸。
2.根据权利要求1所述的封装，其中，所述包封体部分地包封所述载体，使得所述引线部的未形成所述封装的所述外侧壁的部分的至少两个侧壁的至少部分被暴露。
3.根据权利要求2所述的封装，其中，所述引线部的未形成所述封装的所述外侧壁的部分的全部侧壁的至少部分被暴露。
4.根据权利要求1或2所述的封装，其中，所述包封体部分地包封所述载体，使得所述引线部的全部侧壁的至少部分被完全周向暴露。
5.根据权利要求1或2所述的封装，其中，至少一个引线主体具有未形成所述封装的所述外侧壁的部分的至少部分暴露的内侧壁。
6.根据权利要求5所述的封装，其中，每个引线主体具有未形成所述封装的所述外侧壁的部分的至少部分暴露的内侧壁。
7.根据权利要求1所述的封装，其中，当所述至少一个凹陷仅共同沿着至少一个所述引线主体的一个至少部分暴露的内侧壁延伸时，所述引线主体之间的空间保持填充有所述包封体的材料。
8.根据权利要求1所述的封装，其中，所述至少一个凹陷至少部分地单独包围每个所述引线主体，使得所述引线主体的至少部分暴露的内侧壁之间的空间保持至少部分地填充有所述包封体的材料。
9.根据权利要求1所述的封装，其中，所述至少一个凹陷仅共同沿着每个所述引线主体的一个至少部分暴露的内侧壁延伸。
10.根据权利要求1所述的封装，其中，所述至少一个凹陷共同至少部分地暴露每个所述引线主体，使得所述引线主体的至少部分暴露的内侧壁之间的空间没有所述包封体的材料。
11.根据权利要求5所述的封装，其中，至少两个所述引线主体形成所述载体的连续的整体部分，并且具有所述至少部分暴露的内侧壁的至少另一个所述引线主体与其它的引线主体分离。
12.根据权利要求1所述的封装，其中，具有所述至少部分暴露的内侧壁的一个所述引线主体位于所述封装的拐角中。
13.根据权利要求1所述的封装，其中，具有所述至少部分暴露的内侧壁的至少一个所述引线主体完全位于所述封装的内部并且相对于所述封装的外部横向表面间隔开。
14.根据权利要求1所述的封装，其中，所述载体的整个底表面突出超过所述包封体的整个底表面。
15.根据权利要求1所述的封装，包括以下特征之一：
其中，所述包封体的暴露的底表面具有均匀的高度水平；
其中，所述包封体的暴露的底表面具有表面轮廓。
16.根据权利要求15所述的封装，其中，所述包封体的处于所述安装部和所述引线部之间的暴露的底表面部分具有表面轮廓。
17.根据权利要求1所述的封装，其中，一方面所述引线部的所述内侧壁相对于所述包封体被暴露的高度与另一方面所述载体的厚度之间的比值是至少20％。
18.根据权利要求17所述的封装，其中，所述比值是至少30％。
19.根据权利要求17所述的封装，其中，所述比值是至少50％。
20.一种电子装置，包括：
安装基底；
根据权利要求1到11中任一项所述的无引线封装，所述无引线封装安装在所述安装基底上；
耦合结构，所述耦合结构将所述封装与所述安装基底电气和机械连接，使得所述耦合结构接触所述引线部的所述至少部分暴露的内侧壁的至少部分。
21.根据权利要求20所述的电子装置，其中，所述耦合结构具有环形部分，其完全周向地接触所述引线部的所有暴露的侧壁的至少部分。
22.根据权利要求20或21所述的电子装置，其中，在背离所述封装的外侧壁的所述引线部的所述内侧壁上的所述耦合结构在横向方向上的平均厚度大于在所述引线部的外侧壁处的所述耦合结构在横向方向上的平均厚度。
23.一种制造无引线封装的方法，其中，所述方法包括：
在载体的安装部上安装电子芯片；
通过包封体至少部分地包封所述电子芯片并部分地包封所述载体，使得所述载体的引线部的未形成所述封装的外侧壁的部分的内侧壁的至少部分被暴露，
其中，所述方法还包括：
在所述包封之前将具有表面轮廓的箔附接到所述载体的底表面，以使得所述箔向上突出以至少部分地覆盖所述引线部的所述内侧壁；
在所述包封之后去除所述箔。
24.根据权利要求23所述的方法，其中，所述方法包括去除所述包封体的材料以至少部分地暴露所述引线部的所述内侧壁。
25.一种制造电子装置的方法，其中，所述方法包括：
根据权利要求23或24所述的方法制造无引线封装；
通过耦合结构在安装基底上安装所述封装，所述耦合结构将所述封装与所述安装基底电气和机械耦合，使得所述耦合结构接触所述引线部的所述至少部分暴露的内侧壁的至少部分。
26.一种无引线封装，包括：
至少部分导电的载体，所述载体包括安装部和引线部，所述引线部包括多个间隔开的引线主体；
安装在所述安装部上的电子芯片；
包封体，所述包封体至少部分地包封所述电子芯片并部分地包封所述载体，使得除了所述引线部的外侧壁之外，所述引线部的至少一个其它侧壁的至少部分被暴露，以被耦合结构覆盖，所述外侧壁形成所述封装的外部横向轮廓的部分，所述至少一个其它侧壁位于所述封装的所述外部横向轮廓的内部，
其中，所述包封体的底表面具有至少一个凹陷，所述至少一个凹陷至少部分地暴露至少一个所述引线主体的至少一个所述内侧壁，
并且其中，所述至少一个凹陷至少部分地单独包围所述引线主体的至少部分，使得所述引线主体的至少部分暴露的内侧壁之间的空间保持至少部分地填充有所述包封体的材料；或者所述至少一个凹陷仅共同沿着至少一个所述引线主体的一个至少部分暴露的内侧壁延伸。
CN201811522681.2A 2017-12-14 2018-12-13 具有芯片载体的至少部分暴露的内侧壁的包封式无引线封装 Active CN110021565B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102017129924.6 2017-12-14
DE102017129924.6A DE102017129924B4 (de) 2017-12-14 2017-12-14 Verkapseltes, anschlussleiterloses package mit zumindest teilweise freiliegender innenseitenwand eines chipträgers, elektronische vorrichtung, verfahren zum herstellen eines anschlussleiterlosen packages und verfahren zum herstellen einer elektronischen vorrichtung

Publications (2)

Publication Number Publication Date
CN110021565A CN110021565A (zh) 2019-07-16
CN110021565B true CN110021565B (zh) 2023-09-12

Family

ID=66674731

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811522681.2A Active CN110021565B (zh) 2017-12-14 2018-12-13 具有芯片载体的至少部分暴露的内侧壁的包封式无引线封装

Country Status (3)

Country Link
US (1) US10978378B2 (zh)
CN (1) CN110021565B (zh)
DE (1) DE102017129924B4 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017129924B4 (de) * 2017-12-14 2021-04-29 Infineon Technologies Ag Verkapseltes, anschlussleiterloses package mit zumindest teilweise freiliegender innenseitenwand eines chipträgers, elektronische vorrichtung, verfahren zum herstellen eines anschlussleiterlosen packages und verfahren zum herstellen einer elektronischen vorrichtung
EP3879569A1 (en) * 2020-03-11 2021-09-15 Nexperia B.V. A leadless semiconductor package and method of manufacture
EP4177941A1 (en) * 2021-11-08 2023-05-10 Nexperia B.V. Electronic package and method for manufacturing the same
CN116207057B (zh) * 2023-03-21 2024-02-02 深圳市芯友微电子科技有限公司 一种微小型封装的加工结构及加工方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6498099B1 (en) * 1998-06-10 2002-12-24 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
CN101877339A (zh) * 2009-04-28 2010-11-03 旺宏电子股份有限公司 导线架
CN102891123A (zh) * 2011-07-22 2013-01-23 飞思卡尔半导体公司 堆叠式管芯半导体封装体
CN103531565A (zh) * 2012-07-03 2014-01-22 乐依文半导体(东莞)有限公司 具有裸片附接焊盘锁定特征的热无引线阵列封装
CN107403765A (zh) * 2016-05-19 2017-11-28 意法半导体股份有限公司 具有可润湿侧面的半导体封装件

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09260568A (ja) * 1996-03-27 1997-10-03 Mitsubishi Electric Corp 半導体装置及びその製造方法
US7799611B2 (en) * 2002-04-29 2010-09-21 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US7042071B2 (en) * 2002-10-24 2006-05-09 Matsushita Electric Industrial Co., Ltd. Leadframe, plastic-encapsulated semiconductor device, and method for fabricating the same
US7993979B2 (en) * 2007-12-26 2011-08-09 Stats Chippac Ltd. Leadless package system having external contacts
US8021907B2 (en) * 2008-06-09 2011-09-20 Stats Chippac, Ltd. Method and apparatus for thermally enhanced semiconductor package
US10199311B2 (en) * 2009-01-29 2019-02-05 Semiconductor Components Industries, Llc Leadless semiconductor packages, leadframes therefor, and methods of making
CN105405823A (zh) * 2014-08-20 2016-03-16 飞思卡尔半导体公司 具有可检查的焊接点的半导体装置
DE102017129924B4 (de) * 2017-12-14 2021-04-29 Infineon Technologies Ag Verkapseltes, anschlussleiterloses package mit zumindest teilweise freiliegender innenseitenwand eines chipträgers, elektronische vorrichtung, verfahren zum herstellen eines anschlussleiterlosen packages und verfahren zum herstellen einer elektronischen vorrichtung
US11069601B2 (en) * 2018-02-27 2021-07-20 Stmicroelectronics, Inc. Leadless semiconductor package with wettable flanks
US11127661B2 (en) * 2018-06-13 2021-09-21 Tongfu Microelectronics Co., Ltd. Semiconductor chip package method and semiconductor chip package device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6498099B1 (en) * 1998-06-10 2002-12-24 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
CN101877339A (zh) * 2009-04-28 2010-11-03 旺宏电子股份有限公司 导线架
CN102891123A (zh) * 2011-07-22 2013-01-23 飞思卡尔半导体公司 堆叠式管芯半导体封装体
CN103531565A (zh) * 2012-07-03 2014-01-22 乐依文半导体(东莞)有限公司 具有裸片附接焊盘锁定特征的热无引线阵列封装
CN107403765A (zh) * 2016-05-19 2017-11-28 意法半导体股份有限公司 具有可润湿侧面的半导体封装件

Also Published As

Publication number Publication date
US10978378B2 (en) 2021-04-13
US20190189542A1 (en) 2019-06-20
CN110021565A (zh) 2019-07-16
DE102017129924A1 (de) 2019-06-19
DE102017129924B4 (de) 2021-04-29

Similar Documents

Publication Publication Date Title
CN110021565B (zh) 具有芯片载体的至少部分暴露的内侧壁的包封式无引线封装
US9613888B2 (en) Semiconductor device and semiconductor module
US7808089B2 (en) Leadframe having die attach pad with delamination and crack-arresting features
CN107946258B (zh) 具有延伸到导热电介质片外的导电层的芯片载体
US8350369B2 (en) High power semiconductor package
JP2009500841A (ja) 半導体デバイス
EP2593965B1 (en) Apparatus for integrated circuit packaging
KR102231769B1 (ko) 고열전도를 위한 히트싱크 노출형 반도체 패키지 및 그 제조방법
US20070181997A1 (en) Semiconductor device package with heat sink leadframe and method for producing it
US10707158B2 (en) Package with vertical interconnect between carrier and clip
US20140353812A1 (en) Semiconductor device
KR19980041965A (ko) 반도체 패키지 및 제조방법
US10163752B2 (en) Semiconductor device
JP6668393B2 (ja) ヒートスラグとリベットのないダイ取付領域とを有する半導体パッケージ
EP3739624A1 (en) Semiconductor arrangement with a compressible contact element encapsulated between two carriers and corresponding manufacturing method
US7868430B2 (en) Semiconductor device
CN110634812A (zh) 具有夹互连和双侧冷却的半导体器件封装
US6696750B1 (en) Semiconductor package with heat dissipating structure
KR101626534B1 (ko) 반도체 패키지 및 그 제조 방법
CN108987352B (zh) 具有连接在载体层级处的部件的封装
CN106158810B (zh) 用于ic封装的具有偏转的连接杆的引线框架
JP7157783B2 (ja) 半導体モジュールの製造方法及び半導体モジュール
KR102371636B1 (ko) 양면 기판 반도체 제조 방법
US20240162110A1 (en) Semiconductor device package assemblies and methods of manufacture
EP2211377A2 (en) Package substrate structure and chip package structure and manufacturing process thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant