CN107204302B - 芯片贴装机以及芯片贴装方法 - Google Patents

芯片贴装机以及芯片贴装方法 Download PDF

Info

Publication number
CN107204302B
CN107204302B CN201611028983.5A CN201611028983A CN107204302B CN 107204302 B CN107204302 B CN 107204302B CN 201611028983 A CN201611028983 A CN 201611028983A CN 107204302 B CN107204302 B CN 107204302B
Authority
CN
China
Prior art keywords
waveform
recognition
chip
mounting
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201611028983.5A
Other languages
English (en)
Other versions
CN107204302A (zh
Inventor
牧浩
高野隆一
小桥英晴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fasford Technology Co Ltd
Original Assignee
Fasford Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fasford Technology Co Ltd filed Critical Fasford Technology Co Ltd
Publication of CN107204302A publication Critical patent/CN107204302A/zh
Application granted granted Critical
Publication of CN107204302B publication Critical patent/CN107204302B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67144—Apparatus for mounting on conductive members, e.g. leadframes or conductors on insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67288—Monitoring of warpage, curvature, damage, defects or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67703—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations between different workstations
    • H01L21/67712—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations between different workstations the substrate being handled substantially vertically
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector

Abstract

本发明提供一种不会使芯片贴装机的装置结构复杂化就能够判断预维护时期的芯片贴装机及芯片贴装方法。该芯片贴装机具有裸芯片供给部(1)、基板供给部(6)、贴装部(4)和控制部(8)。贴装部具有：贴装头(41)，其具备筒夹(42)；驱动部，其具备移动贴装头的驱动轴；和拍摄机构，其能够拍摄驱动轴的动作。控制部利用由拍摄机构得到的结果来计算再现性波形、振荡波形及追踪性波形中的至少一项。

Description

芯片贴装机以及芯片贴装方法
技术领域
本发明涉及芯片贴装机以及芯片贴装方法。
背景技术
芯片贴装机是将半导体芯片(chip)(圆片(pellet)、裸片(die))(以下简称为裸芯片)贴装到基板上的装置。芯片贴装机具有很多驱动轴，用来移动XY工作台、拾取头、贴装头等各构成要素，其中，XY工作台输送粘贴在圆形的切割蓝膜(DICING TAPE)上且被切割成一个一个的裸芯片的半导体晶圆，拾取头从半导体晶圆将裸芯片移动到中间工作台(校准部)，贴装头从中间工作台向基板输送裸芯片并进行贴装(例如专利文献1)。
现有技术文献
专利文献1：日本特开2014-179555号公报
在以往的芯片贴装机中，直到产生不良品才知道装置动作的不良情况。于是，为了防止因装置动作的不良情况所造成的贴装不良，定期或根据生产数量来实施芯片贴装机的预维护。然而，在该方法中，为了完全防止不良情况需要将安全裕度设定得大，因此维护次数多，产量降低。
发明内容
本发明的目的在于，提供一种不会使芯片贴装机的装置结构复杂化就能够判断预维护时期的芯片贴装机以及芯片贴装方法。
作为实现上述目的的一个实施方式，提供一种芯片贴装机，其具有：裸芯片供给部；基板供给部；贴装部，其将从所述裸芯片供给部供给的裸芯片贴装到从所述基板供给部供给的基板上、或已贴装在所述基板上的裸芯片上；和控制部，其控制裸芯片供给部、基板供给部和贴装部，该芯片贴装机的特征在于，
所述贴装部具有：贴装头，其具备吸附所述裸芯片的筒夹；驱动部，其具备移动所述贴装头的驱动轴；和第1拍摄机构，其能够直接或间接地拍摄所述驱动轴的动作，
所述控制部利用由所述第1拍摄机构得到的结果来计算第1再现性波形、第1振荡波形及第1追踪性波形中的至少一项。
另外，作为其他实施方式提供一种芯片贴装机，其具有：裸芯片供给部；校准部；拾取部，其拾取所述裸芯片供给部的裸芯片并将其向所述校准部输送；基板供给部；贴装部，其将所述裸芯片贴装至从所述基板供给部供给的基板上或已贴装在所述基板上的裸芯片上；和控制部，其对各部进行控制，该芯片贴装机的特征在于，
所述拾取部具有：拾取头，其具备吸附所述裸芯片的筒夹；驱动部，其具备移动所述拾取头的驱动轴；和拍摄机构，其能够直接或间接地拍摄所述驱动轴的动作，
所述控制部利用由所述拍摄机构得到的结果来计算再现性波形、振荡波形及追踪性波形中的至少一项。
另外，作为其他实施方式而提供一种芯片贴装方法，其具有：芯片贴装工序；和进行芯片贴装机的自我诊断的工序，该自我诊断在芯片贴装工序结束之后的待机过程中进行、或者在芯片贴装工序的进行过程中且更换包含裸芯片的晶圆时进行，该芯片贴装方法的特征在于，
所述自我诊断具有：对移动贴装头或拾取头的驱动轴的动作直接或间接地进行拍摄的工序；利用由拍摄得到的结果来计算再现性波形、振荡波形及追踪性波形中的至少一项的工序；和利用再现性波形、振荡波形及追踪性波形中的至少一项来判断芯片贴装机的预维护时期的工序。
发明效果
根据本发明，能够提供一种不会使芯片贴装机的装置结构复杂化就能够判断预维护时期的芯片贴装机以及芯片贴装方法。
附图说明
图1是表示本发明的各实施例的芯片贴装机的一例的概要整体俯视图。
图2是用于说明从图1所示的箭头A方向观察到的拾取头、贴装头等的动作的概要侧视图。
图3是用于说明本发明的各实施例的芯片贴装机中的自我诊断用照相机与识别点之间的关系的概要侧视图，(a)表示照相机设置在固定部上而识别点设定在驱动部上的情况，(b)表示识别点设定在固定部上而照相机设置在驱动轴上的情况。
图4A是用于说明本发明的各实施例的贴装方法中的生产(贴装)与自我诊断之间的关系的流程图。
图4B是用于说明本发明的各实施例的芯片贴装机中的自我诊断用照相机与诊断驱动轴之间的位置关系的表。
图5A是本发明的第1实施例的贴装方法中的从再现性的观点出发的自我诊断流程图。
图5B是通过图5A得到的自我诊断结果的一例(正常情况)。
图5C是通过图5A得到的自我诊断结果的一例(异常情况)。
图6A是本发明的第2实施例的贴装方法中的从振荡的观点出发的自我诊断流程图。
图6B是通过图6A得到的自我诊断结果的一例(正常情况)。
图6C是通过图6A得到的自我诊断结果的一例(异常情况)。
图6D是通过图6A得到的自我诊断结果的其他例(正常情况)。
图6E是通过图6A得到的自我诊断结果的其他例(异常情况)。
图6F是通过图6A得到的自我诊断结果的其他例(正常情况)。
图6G是通过图6A得到的自我诊断结果的其他例(异常情况)。
图7A是本发明的第3实施例的贴装方法中的从追踪性的观点出发的自我诊断流程图。
图7B是通过图7A得到的自我诊断结果的一例(正常情况)。
图7C是通过图7A得到的自我诊断结果的一例(异常情况)。附图标记说明
1…裸芯片供给部、11…晶圆、12…晶圆保持台、13…顶起单元、2…拾取部、21…拾取头、22…筒夹、23…拾取头的Y驱动部、3…校准部、31…校准台、32…校准台识别照相机、4…贴装部、41…贴装头、42…筒夹、43…贴装头的Y驱动部、44…基板识别照相机、5…输送部、51…输送通道、6…基板供给部、7…基板搬出部、8…控制部、9…基板输送托板、10…芯片贴装机、120…照相机、130…镜头、150…驱动轴或固定于驱动轴上的移动部件、160…装置主体或固定于装置主体上的固定部件、200…识别点、BS…贴装区域、D…裸芯片(半导体圆片)、P…基板。
具体实施方式
发明人等探讨了高精度判断预维护时期的方法，其结果是，发现了通过诊断驱动轴的动作状态能够判断该时期。本发明是基于这个新发现而做出的。具体地，将可动部例如贴装头的驱动轴的任意部位作为识别点，并通过已固定的识别照相机来诊断其动作状态。
由此，能够正确判断预维护时期，并且能够不会降低质量地谋求产量的提高。
以下，使用附图对本发明的实施例进行说明。
【实施例1】
图1是本发明的实施例的芯片贴装机10的概要俯视图。图2是用于说明从图1的箭头A观察到的拾取头和贴装头以及其周边部分的概要结构及其动作的概要侧视图。
芯片贴装机10是具有单一的输送通道和单一的贴装头的芯片贴装机。芯片贴装机10大体具有：供给裸芯片D的裸芯片供给部1，该裸芯片D会安装至包含布线的基板P上；从裸芯片供给部1拾取裸芯片的拾取部2；供所拾取的裸芯片D在过渡阶段临时载置的校准部3；拾取校准部的裸芯片D并将其贴装至基板P上或贴装至已贴装的裸芯片D上的贴装部4；将基板P输送至安装位置的输送部5；向输送部5供给基板P的基板供给部6；接收已安装的基板P的基板搬出部7；和监视并控制各部的动作的控制部8。
首先，裸芯片供给部1具有：保持晶圆11的晶圆保持台12，该晶圆11具备多个等级的裸芯片D；和由虚线表示的顶起单元13，其将裸芯片D从晶圆11顶起。在裸芯片供给部1中，晶圆保持台12通过配置在其下部的未图示的驱动机构而沿XY方向移动，在从晶圆11上拾取裸芯片D时，使规定的裸芯片移动至与顶起单元13在俯视下重叠的位置。
拾取部2具有将由顶起单元13顶起的裸芯片D吸附保持在前端的筒夹22，还具有拾取裸芯片D并将其载置到校准部3上的拾取头21、和使拾取头21沿Y方向移动的拾取头的Y驱动部23。拾取是根据分类图来进行的，该分类图表示晶圆11所具有的多个电气特性不同的裸芯片的等级。该分类图预先存储在控制部8中。此外，拾取头21具有使筒夹22升降以及沿X方向移动的未图示的各驱动部，且如图2中的箭头所示能够向上下左右移动。
校准部3具有临时载置裸芯片D的校准台31、和用于识别校准台31上的裸芯片D的校准台识别照相机32。
贴装部4具有：贴装头41，其具有与拾取头21相同的构造，从校准台31上拾取裸芯片D并将其贴装到输送来的基板P上；筒夹42，其安装在贴装头41的前端且吸附保持裸芯片D；Y驱动部43，其使贴装头41沿Y方向移动；和基板识别照相机44，其拍摄输送来的基板P的位置识别标记(未图示)，并识别应贴装裸芯片D的贴装位置。BS表示贴装区域。此外，贴装头41具有使筒夹42升降以及沿X方向移动的未图示的各驱动部，且如图2中的箭头所示能够向上下左右移动。
通过这样的结构，贴装头41根据校准台识别照相机32的拍摄数据来修正拾取位置和姿势，然后从校准台31上拾取裸芯片D，并根据基板识别照相机44的拍摄数据而将裸芯片D贴装至基板P上。
输送部5具有一个输送通道51，该输送通道51具备用于输送载置有一块或多块基板P(图1中为15块)的基板输送托板9的两条输送滑道。例如，基板输送托板9通过设在两条输送滑道上的未图示的输送带而移动。
通过这样的结构，基板输送托板9通过基板供给部6来载置基板P，然后使其沿着输送滑道移动到贴装位置，并在贴装之后移动到基板搬出部7。此外，然后通过从基板搬出部7朝向基板供给部6移动，而能够将芯片贴装至基板的其他区域，或者在裸芯片上还贴装裸芯片。也能够在基板供给部6与基板搬出部7之间多次往复，将芯片贴装为多层。
本实施例虽然为了缩短贴装头41的移动距离并缩短处理时间而设有校准台31，但是也可以不设置校准台31而直接用贴装头41从晶圆上拾取裸芯片D。另外，还能够设置使筒夹旋转的驱动部，而设为能够使所拾取的裸芯片的上下翻转的翻转头。另外，还可以是具备多组安装部及输送通道的芯片贴装机，其安装部包括拾取部、校准部和贴装部。
在图1所示的芯片贴装机10中，在裸芯片供给部1的晶圆保持台12和顶起单元13上设有驱动部。另外，在拾取部2及贴装部4上分别设有拾取头的驱动部及贴装头的驱动部。另外，在输送部5上设有输送带驱动部。
如图3的(a)所示，驱动部诊断用照相机120固定在芯片贴装机10的主体上，观察在驱动轴或固定于驱动轴上的移动部件150上所设定的识别点200，由此进行驱动部的诊断。这种情况下，能够将既设的照相机使用(兼用)为驱动部诊断照相机(拍摄机构)，从而能够抑制芯片贴装机的装置结构的复杂化，另外，还能够抑制成本增加。但如图3的(b)所示，还能够将驱动用诊断照相机120安装在芯片贴装机的驱动轴或固定于驱动轴上的移动部件150上，观察在芯片贴装机10的主体或固定于主体上的固定部件160上所设定的识别点200，由此进行驱动部的诊断。附图标记130表示镜头。
图4A是用于说明本实施例的贴装方法中的生产(贴装)与驱动轴的自我诊断之间的关系的流程图。对于驱动轴的自我诊断能够在生产结束且下一生产尚未开始的待机过程中(等待生产的状态)进行。另外，在生产过程中，能够在供给至裸芯片供给部的晶圆的裸芯片结束且尚未更换成下一晶圆的期间、或更换储存盒(magazine)的期间等贴装头或光学系统为待机状态时进行。
本实施例中，贴装头的驱动部对贴装质量造成影响的可能性大，在贴装头的驱动部上设置驱动部诊断照相机来进行预维护时期的诊断。虽然期望设置用于诊断所有驱动部的驱动部诊断照相机，但考虑到成本，能够缩小范围至有可能对贴装质量造成影响的驱动部(贴装头的驱动部或拾取头的驱动部、或者这两者)。另外，能够通过一台驱动部诊断照相机来拍摄多个驱动部(例如，拾取头的驱动部和贴装头的驱动部)。图4B是用于说明本实施例的芯片贴装机中的自我诊断用照相机与诊断驱动轴之间的位置关系的表。仰视视角(under vision)照相机(固定)从下方直接对设定在驱动部件上的识别点进行拍摄，该驱动部件例如为贴装头前端或拾取头前端的筒夹(也可以为筒夹上所吸附的裸芯片等部件)。贴装(bond)光学系照相机(可动)和校准光学系照相机(固定)能够间接地诊断贴装头(bondhead)的驱动轴或拾取头的驱动轴。
接着，使用图5A对自我诊断的流程进行说明。图5A是本实施例的贴装方法中的从再现性的观点出发的自我诊断流程图。
首先，通过控制部8移动到设定在贴装头41的筒夹42上的识别位置(识别点200)(步骤S501)。等待识别点的动作衰减(步骤S502)，并在判断为已充分停止的100ms之后通过基于驱动部诊断照相机进行的拍摄来识别识别点的停止位置(步骤S503)。接着，将贴装头移动固定量(步骤S504)，等待动作衰减(步骤S505)，然后将再次移动到识别位置(识别点200)、等待识别点的动作衰减并通过基于驱动部诊断照相机进行的拍摄来识别识别点的停止位置的、这些步骤S501～步骤S505重复规定次数，从而得到规定次数的识别结果。上述重复的规定次数作为统计而希望设定为10次以上。
接着计算识别结果。首先，利用再现性的识别结果并通过控制部8来计算最大值和最小值(步骤S506)，进一步制作波形(步骤S507)。
根据所计算的识别结果进行自我诊断的判断(步骤S508)。在最大值/最小值的偏差的范围处于与驱动部件、驱动机构的分析能力相当的范围内的情况下，判断为正常，在处于比该分析能力大的范围内的情况下，则判断为异常。此外，该精度范围事先存储在控制部中，并在进行自我判断时使用。在正常的情况下，芯片贴装机投入生产(步骤S509)。另外，等待生产。在异常的情况下则发出警报，并成为请求维修(步骤S510)。以上的自我诊断动作是根据操作员的诊断指示并基于图4A的“待机中”或“晶圆更换”的识别来通过控制部8自动进行的。
图5B表示相对于再现性的自我诊断结果正常的情况下的波形。即使在动作次数为100次的情况下，识别结果也处于±1.0μm的范围内。另一方面，图5C表示相对于再现性的自我诊断结果异常的情况下的波形。在动作次数为100次的情况下，识别结果成为±3.0μm。作为相对于再现性的异常原因，可以列举磨损和松弛(热霾；heat haze)等。另外，热霾可以列举基于防止用鼓风不足所导致的识别偏差。这样，通过进行相对于再现性的自我诊断，能够判断预维护时期。由此，能够防止故障扩大和防止精度等质量降低。
以上，根据本实施例，能够提供一种不会使芯片贴装机的装置结构复杂化就能够判断预维护时期的芯片贴装机以及芯片贴装方法。尤其是，能够根据再现性波形来诊断螺丝等零件的磨损。
【实施例2】
使用图6A至图6G来说明本发明的第2实施例的贴装方法。此外，所用的芯片贴装机与图1相同。另外，除非有特殊情况，否则实施例1所记载但本实施例未记载的事项也能适用于本实施例。
图6A是本实施例的贴装方法中的从振荡的观点出发的自我诊断流程图。本实施例中，在识别点的动作衰减的状况往复动作停止之后，从指令结束开始每延迟1ms地使时间延迟，并通过基于驱动部诊断照相机拍摄进行的识别来确认识别点的停止位置(振荡位置)。
首先，通过控制部8来移动贴装头41的筒夹42上所设定的识别位置(识别点200)(步骤S601)。在识别位置(识别点200)移动结束紧后，通过基于驱动部诊断照相机进行的拍摄来识别识别点的停止位置(振荡位置)(步骤S602、S603)。接着，将贴装头移动固定量(步骤S604)，等待动作衰减(步骤S605)，然后再次移动到识别位置(识别点200)，接着将步骤S601～步骤S605重复规定次数，每次重复时，从识别位置(识别点200)移动结束开始，每次都比上一次延迟+1ms地使时间延迟，并通过基于驱动部诊断照相机进行的拍摄来识别识别点的停止位置(振荡位置)。上述规定次数设定为能够取得50～200ms的数据的次数。另外，上述识别位置移动结束后的测定时间能够根据所要求的精度和行程，而以+5ms或+10ms为单位延迟从而进行测定。
然后计算识别结果。首先，利用再现性的识别结果并通过控制部8来计算最大值和最小值(步骤S606)，接着制作波形(步骤S607)。接着，计算振荡的频率(步骤S608)，并计算振荡的衰减时间(步骤S609)。
根据所计算的识别结果进行自我诊断的判断(步骤S610)。在判断为正常的情况下，芯片贴装机投入至生产(步骤S611)。另外，成为等待生产。在判断为异常的情况下则发出警报，并成为请求维修(步骤S612)。以上的自我诊断动作是根据操作员的诊断指示并基于图4A的“待机中”或“晶圆更换”的识别来通过控制部8自动进行的。
图6B及图6C表示相对于振荡的自我诊断结果正常及异常的情况下的波形的一例。在正常的情况下，如图6B所示识别结果的偏差处于规定范围内。另一方面，在振荡轴的固定不充分的情况下则会变成异常，变成图6C所示的波形且偏离容许范围。
另外，图6D及图6E表示自我诊断结果正常及异常的情况下的波形的其他例。在正常的情况下，以与事先存储在控制部中的频率和衰减时间一致的方式衰减(衰减振荡)。另一方面，在具有刚性降低等的情况下则变成异常，如图6E所示，相对于事先存储的数据发生衰减延迟，并变成不同的频率。进一步地，初始的振幅还会变大。
另外，图6F及图6G表示自我诊断结果正常及异常的情况下的波形的其他例。在正常的情况下，如图6F所示地看不到大幅波动。另一方面，在有松弛(松动)或扭矩降低等的情况下则会变成异常，如图6G所示地产生延迟时间。
这样，通过进行相对于再现性的自我诊断，能够判断预维护时期。
以上，根据本实施例，能够提供一种不会使芯片贴装机的装置结构复杂化就能够判断预维护时期的芯片贴装机。尤其是，根据振荡波形不仅能够诊断螺丝等零件的磨损，还能够诊断零件的刚性降低。
【实施例3】
使用图7A至图7C来说明本发明的第3实施例的贴装方法。此外，所用的芯片贴装机与图1相同。另外，除非有特殊情况，否则实施例1或2所记载但本实施例未记载的事项也能适用于本实施例。
图7A是本实施例的贴装方法中的从追踪性的观点出发的自我诊断流程图。在本实施例中，使行程一点点(在此为1μm)地变化，并通过基于驱动部诊断照相机拍摄进行的识别来确认充分停止后的状态下的停止位置。
首先，通过控制部8将贴装头41的筒夹42上所设定的识别位置(识别点200)移动到已登记的初始位置(步骤S701)。接着，等待识别点的动作衰减(步骤S702)，并在判断为已充分停止的100ms之后通过基于驱动部诊断照相机进行的拍摄来识别识别点的停止位置(步骤S703)。接着，将贴装头移动固定量(步骤S704)，等待动作衰减(步骤S705)并移动到与之前的识别位置(识别点200)相比移动了+1μm后的指令位置，然后等待识别点的动作衰减，从该指令位置通过基于驱动部诊断照相机进行的拍摄来识别识别点。接着，将贴装头移动固定量(步骤S704)，等待动作衰减(步骤S705)，并进一步地移动到与之前的指令位置相比移动了+1μm后的指令位置，并将步骤S701～步骤S705重复规定次数，每次重复时都使指令位置比上一次以1μm的间距移动，并在充分停止后的状态下通过基于驱动部诊断照相机进行的拍摄来识别识别点的位置。在本实施例中，以高精度为目的而将贴装头的指定位置的行程变化量设为1μm，但是根据所要求的精度和行程也能够以5μm、10μm为单位进行位置移动。
接着计算识别结果的实际/指令差量。首先，利用再现性的识别结果，通过控制部8来计算指令位置与由驱动部诊断照相机的拍摄而识别的实际的识别点的位置之间的差量(步骤S706)。接着，计算最大值和最小值(步骤S707)，并制作波形(步骤S708)。
根据所计算的实际/指令差量计算结果来进行自我诊断的判断(步骤S709)。在最大值/最小值的偏差的范围处于与驱动部件、驱动机构的分析能力(与实施例1所示的再现性的情况相同)、以及加工精度相当的范围内的情况下，判断为正常，在处于比该分析能力或加工精度大的范围内的情况下，则判断为异常。此外，这些精度范围事先存储在控制部中，并在进行自我判断时使用。在正常的情况下，芯片贴装机投入生产(步骤S710)。另外，成为等待生产。在异常的情况下则发出警报，并成为请求维修(步骤S711)。以上的自我诊断动作是根据操作员的诊断指示并基于图4A的“待机中”或“晶圆更换”的识别来通过控制部8自动进行的。
图7B表示相对于追踪性的自我诊断结果正常的情况下的波形。这种情况下，实际/指令差量计算结果处于±1.0μm的范围内。另一方面，图7C表示相对于追踪性的自我诊断结果异常的情况下的波形。这种情况下，实际/指令差量计算结果超过±1.0μm。作为相对于追踪性的异常原因，可以列举因螺丝的磨损或标尺等器具的异常等造成的控制性降低。这样，通过进行相对于追踪性的自我诊断，能够判断预维护时期。尤其是，根据追踪性波形不仅能够诊断螺丝等零件的磨损，还能诊断标尺等器具的异常。
此外，自我诊断是根据操作员的指示或通过事先设定，而选择再现性的观点、振荡的观点、追踪性的观点或它们的组合来执行的。
以上，根据本实施例，能够提供一种不会使芯片贴装机的装置结构复杂化就能够判断预维护时期的芯片贴装机以及芯片贴装方法。
如上所述地说明了本发明的实施例，但对于本领域技术人员来说，基于上述的说明还可以实现各种代替例、修改或变形，本发明在不脱离其主旨的范围内包含上述的各种代替例、修改或变形。

Claims (9)

1.一种芯片贴装机，其具有：裸芯片供给部；基板供给部；贴装部，其将从所述裸芯片供给部供给的裸芯片贴装到从所述基板供给部供给的基板上或已贴装在所述基板上的裸芯片上；和控制部，其控制裸芯片供给部、基板供给部和贴装部，该芯片贴装机的特征在于，
所述贴装部具有：贴装头，其具备吸附所述裸芯片的筒夹；驱动部，其具备移动所述贴装头的驱动轴；和第1拍摄机构，其能够直接或间接地拍摄所述驱动轴的动作，
所述控制部利用由所述第1拍摄机构得到的结果来计算第1再现性波形、第1振荡波形及第1追踪性波形中的至少一项，
所述第1拍摄机构拍摄识别点，该识别点设在所述贴装头所具备的筒夹上，
在使所述识别点往复动作之后停止了的状态下，通过基于所述第1拍摄机构进行的识别来确认停止位置的再现性，并利用该结果来计算所述第1再现性波形，
在所述识别点的往复动作停止之后，从指令结束开始每延迟规定时间地使时间延迟，通过基于所述第1拍摄机构进行的识别来确认停止位置的振荡，并利用该结果来计算所述第1振荡波形，
在使所述识别点仅以规定行程变化并停止之后，通过基于所述第1拍摄机构进行的识别来确认停止位置，并利用该确认的结果来计算所述第1追踪性波形，
所计算的所述第1再现性波形、所述第1振荡波形及所述第1追踪性波形中的至少一项用于判断预维护时期。
2.根据权利要求1所述的芯片贴装机，其特征在于，所计算的所述第1再现性波形、所述第1振荡波形及所述第1追踪性波形中的至少一项诊断零件的磨损、零件的刚性降低、标尺器具的异常中的任意一个。
3.根据权利要求1所述的芯片贴装机，其特征在于，所述芯片贴装机还在所述裸芯片供给部与所述贴装部之间具有拾取部和校准部，
所述拾取部具有：拾取头，其具备吸附所述裸芯片的筒夹；驱动部，其具备移动所述拾取头的驱动轴；和第2拍摄机构，其能够直接或间接地拍摄所述驱动轴的动作，
所述控制部利用由所述第2拍摄机构得到的结果来计算第2再现性波形、第2振荡波形及第2追踪性波形中的至少一项。
4.根据权利要求3所述的芯片贴装机，其特征在于，所计算的所述第2再现性波形、所述第2振荡波形及所述第2追踪性波形中的至少一项用于判断预维护时期。
5.根据权利要求3所述的芯片贴装机，其特征在于，所述第2拍摄机构拍摄识别点，该识别点设在所述拾取头所具备的筒夹上。
6.根据权利要求3所述的芯片贴装机，其特征在于，所述第1拍摄机构与所述第2拍摄机构为相同机构。
7.根据权利要求1～6中任一项所述的芯片贴装机，其特征在于，所述控制部在所述第1再现性波形的偏差的范围处于事先登记的所述驱动部的分析能力的精度范围内的情况下判断为正常，在所述第1振荡波形的频率、衰减时间或振幅与事先登记的频率、衰减时间或振幅一致的情况下判断为正常，在所述第1追踪性波形的偏差的范围处于事先登记的所述驱动部的分析能力或加工性精度的范围内的情况下判断为正常。
8.一种芯片贴装机，其具有：裸芯片供给部；校准部；拾取部，其拾取所述裸芯片供给部的裸芯片并将其向所述校准部输送；基板供给部；贴装部，其将所述裸芯片贴装至从所述基板供给部供给的基板上或已贴装在所述基板上的裸芯片上；和控制部，其对各部进行控制，该芯片贴装机的特征在于，
所述拾取部具有：拾取头，其具备吸附所述裸芯片的筒夹；驱动部，其具备移动所述拾取头的驱动轴；和拍摄机构，其能够直接或间接地拍摄所述驱动轴的动作，
所述控制部利用由所述拍摄机构得到的结果来计算再现性波形、振荡波形及追踪性波形中的至少一项，
所述拍摄机构拍摄识别点，该识别点设在所述贴装头所具备的筒夹上，
在使所述识别点往复动作之后停止了的状态下，通过基于所述拍摄机构进行的识别来确认停止位置的再现性，并利用该结果来计算所述再现性波形，
在所述识别点的往复动作停止之后，从指令结束开始每延迟规定时间地使时间延迟，通过基于所述拍摄机构进行的识别来确认停止位置的振荡，并利用该结果来计算所述振荡波形，
在使所述识别点仅以规定行程变化并停止之后，通过基于所述拍摄机构进行的识别来确认停止位置，并利用该确认的结果来计算所述追踪性波形，
所计算的所述再现性波形、所述振荡波形及所述追踪性波形中的至少一项用于判断预维护时期。
9.一种芯片贴装方法，其具有：芯片贴装工序；和进行芯片贴装机的自我诊断的工序，该自我诊断在芯片贴装工序结束之后的待机过程中进行、或者在芯片贴装工序的进行过程中且更换包含裸芯片的晶圆时进行，该芯片贴装方法的特征在于，
所述自我诊断具有：对移动贴装头或拾取头的驱动轴的动作直接或间接地进行拍摄的拍摄工序；利用由拍摄得到的结果来计算再现性波形、振荡波形及追踪性波形中的至少一项的工序；和利用再现性波形、振荡波形及追踪性波形中的至少一项来判断芯片贴装机的预维护时期的工序，
所述拍摄工序是拍摄识别点的工序，该识别点设在所述贴装头或所述拾取头所具备的筒夹上，
在使所述识别点往复动作之后停止了的状态下，通过基于所述拍摄工序进行的识别来确认停止位置的再现性，并利用该结果来计算所述再现性波形，
在所述识别点的往复动作停止之后，从指令结束开始每延迟规定时间地使时间延迟，通过基于所述拍摄工序进行的识别来确认停止位置的振荡，并利用该结果来计算所述振荡波形，
在使所述识别点仅以规定行程变化并停止之后，通过基于所述拍摄工序进行的识别来确认停止位置，并利用该确认的结果来计算所述追踪性波形。
CN201611028983.5A 2016-03-17 2016-11-18 芯片贴装机以及芯片贴装方法 Active CN107204302B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-053169 2016-03-17
JP2016053169A JP6667326B2 (ja) 2016-03-17 2016-03-17 ダイボンダおよびボンディング方法

Publications (2)

Publication Number Publication Date
CN107204302A CN107204302A (zh) 2017-09-26
CN107204302B true CN107204302B (zh) 2020-06-30

Family

ID=59904684

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611028983.5A Active CN107204302B (zh) 2016-03-17 2016-11-18 芯片贴装机以及芯片贴装方法

Country Status (4)

Country Link
JP (1) JP6667326B2 (zh)
KR (1) KR101923274B1 (zh)
CN (1) CN107204302B (zh)
TW (1) TWI598968B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7018341B2 (ja) * 2018-03-26 2022-02-10 ファスフォードテクノロジ株式会社 ダイボンディング装置および半導体装置の製造方法
US11069555B2 (en) 2018-09-03 2021-07-20 Assembleon B.V. Die attach systems, and methods of attaching a die to a substrate
JP7291586B2 (ja) * 2019-09-19 2023-06-15 ファスフォードテクノロジ株式会社 ダイボンディング装置および半導体装置の製造方法
KR102377826B1 (ko) * 2020-03-06 2022-03-23 세메스 주식회사 다이 이송 모듈 및 이를 포함하는 다이 본딩 장치
KR102377825B1 (ko) * 2020-03-06 2022-03-23 세메스 주식회사 다이 이송 모듈 및 이를 포함하는 다이 본딩 장치
KR102654727B1 (ko) * 2021-07-21 2024-04-03 세메스 주식회사 다이 본딩 방법 및 다이 본딩 장치
WO2024018937A1 (ja) * 2022-07-21 2024-01-25 ボンドテック株式会社 接合方法および接合装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200620494A (en) * 2004-11-26 2006-06-16 Tsukuba Seiko Ltd Die bonding device
TW200836456A (en) * 2007-02-23 2008-09-01 Toshiba Kk Linear actuator and parts holding apparatus/die bonder apparatus utilizing same
TW201232679A (en) * 2010-10-29 2012-08-01 Hitachi High Tech Instr Co Ltd Die bonding device, die bonding method and die bonding quality evaluation equipment
KR20120129071A (ko) * 2011-05-19 2012-11-28 주식회사 탑 엔지니어링 실시간 동작 데이터의 ｕｉ화면을 구성하는 다이본더
JP2012234952A (ja) * 2011-04-28 2012-11-29 Shibaura Mechatronics Corp 電子部品の実装装置及び実装方法
TW201304040A (zh) * 2011-07-12 2013-01-16 Hitachi High Tech Instr Co Ltd 黏晶機及黏晶機之接合材料供給方法
JP2014011287A (ja) * 2012-06-29 2014-01-20 Ohashi Seisakusho:Kk 半導体チップの送り装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2009119193A1 (ja) * 2008-03-28 2011-07-21 芝浦メカトロニクス株式会社 電子部品の実装装置及び実装方法
JP2012069733A (ja) 2010-09-24 2012-04-05 Hitachi High-Tech Instruments Co Ltd ダイボンダの治工具管理方法、および、ダイボンダ
JP5989313B2 (ja) 2011-09-15 2016-09-07 ファスフォードテクノロジ株式会社 ダイボンダ及びボンディング方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200620494A (en) * 2004-11-26 2006-06-16 Tsukuba Seiko Ltd Die bonding device
TW200836456A (en) * 2007-02-23 2008-09-01 Toshiba Kk Linear actuator and parts holding apparatus/die bonder apparatus utilizing same
TW201232679A (en) * 2010-10-29 2012-08-01 Hitachi High Tech Instr Co Ltd Die bonding device, die bonding method and die bonding quality evaluation equipment
JP2012234952A (ja) * 2011-04-28 2012-11-29 Shibaura Mechatronics Corp 電子部品の実装装置及び実装方法
KR20120129071A (ko) * 2011-05-19 2012-11-28 주식회사 탑 엔지니어링 실시간 동작 데이터의 ｕｉ화면을 구성하는 다이본더
TW201304040A (zh) * 2011-07-12 2013-01-16 Hitachi High Tech Instr Co Ltd 黏晶機及黏晶機之接合材料供給方法
JP2014011287A (ja) * 2012-06-29 2014-01-20 Ohashi Seisakusho:Kk 半導体チップの送り装置

Also Published As

Publication number Publication date
TW201810457A (zh) 2018-03-16
KR101923274B1 (ko) 2018-11-28
CN107204302A (zh) 2017-09-26
KR20170108786A (ko) 2017-09-27
JP6667326B2 (ja) 2020-03-18
JP2017168693A (ja) 2017-09-21
TWI598968B (zh) 2017-09-11

Similar Documents

Publication Publication Date Title
CN107204302B (zh) 芯片贴装机以及芯片贴装方法
US20170148759A1 (en) Bonding apparatus and bonding method
US5249356A (en) Method and apparatus for mounting electronic component
US7764366B2 (en) Robotic die sorter with optical inspection system
US20090300908A1 (en) Electronic component mounter and mounting method
US10939598B2 (en) Control device and control method for reducing a position error of a component mounting machine
JP4657834B2 (ja) 部品実装方法および表面実装機
US10455750B2 (en) Inspection support device and inspection support method
CN108666238B (zh) 芯片贴装装置及半导体器件的制造方法
JP6271514B2 (ja) 生産設備
EP2059112B1 (en) Electronic component taking out apparatus, surface mounting apparatus and method for taking out electronic component
US20040036041A1 (en) Device for assembling components on a substrate
JP4122170B2 (ja) 部品実装方法及び部品実装装置
JP2007158052A (ja) 電子部品実装装置及び実装エラー修復方法
JP7112341B2 (ja) 実装装置および実装方法
JP2018152375A (ja) ダイボンディング装置および半導体装置の製造方法
JP2007158053A (ja) 電子部品実装装置
TW201936044A (zh) 安裝裝置及半導體裝置的製造方法
WO2023188500A1 (ja) 位置合わせ装置、位置合わせ方法、ボンディング装置、ボンディング方法、および半導体装置製造方法
JP2019012784A (ja) 部品保持具の偏心補正方法
JP6651312B2 (ja) 装着ヘッドの検査装置
KR20230103832A (ko) 다이 본딩 설비 및 다이 본딩 설비의 구동 편차 보정 방법
KR20210033896A (ko) 다이 본딩 장치 및 반도체 장치의 제조 방법
CN114823414A (zh) 芯片贴装装置及半导体器件的制造方法
JP2023092401A (ja) 実装装置、照明システムの調整方法および半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant