CN107170682A - Vdmos器件的制作方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 37
- 229920005591 polysilicon Polymers 0.000 claims abstract description 33
- 238000000034 method Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims abstract description 8
- 150000002500 ions Chemical class 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 2
- 238000001259 photo etching Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000002146 bilateral effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000013049 sediment Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
Abstract
本发明实施例提供一种VDMOS器件的制作方法，该方法包括：提供衬底，并在衬底上依次制作外延层和栅氧化层；在栅氧化层上生长多晶硅层，并对多晶硅层和栅氧化层进行刻蚀，保留位于第一区域和第二区域上的多晶硅层和栅氧化层，形成分裂栅；制作第一体区和第二体区；制作分裂栅的侧墙；对多晶硅层进行低阻化处理，并制作第一源区、第二源区和JFET低阻区，JFET低阻区位于第一源区和第二源区之间的外延层内，JFET低阻区的深度小于第一体区和第二体区的深度，宽度小于第一源区和第二源区之间的距离，大于第一区域和第二区域之间的距离；制作器件的介质层和金属层。本发明实施例提供的VDMOS器件的制作方法能够降低VDMOS器件的导通电阻和反馈电容，提高器件的性能。
Description
技术领域
本发明实施例涉及半导体器件制造技术领域，尤其涉及一种VDMOS器件的制作方法。
背景技术
纵向双扩散场效应晶体管(VDMOS)作为目前常用的功率晶体管之一，反馈电容一直是影响其性能的主要因素。
现有技术减小反馈电容的方法主要是从减小栅极和漏极之间的氧化物电容入手，例如整体增加栅氧化层的厚度或局部增加栅氧化层的厚度等。但是，在现有技术中不管是采用整体增加栅氧化层厚度的方式还是局部增加栅氧化层厚度的方式，其均不能很好地消除反馈电容对VDMOS的影响，并且制作工艺较复杂。
发明内容
本发明实施例提供一种VDMOS器件的制作方法，用以降低VDMOS器件的导通电阻和反馈电容。
本发明实施例提供的VDMOS器件的制作方法，包括：
供衬底，并在所述衬底上依次制作外延层和栅氧化层；
在所述栅氧化层上生长多晶硅层，并对所述多晶硅层和所述栅氧化层进行刻蚀，保留位于第一区域和第二区域上的多晶硅层和栅氧化层，形成分裂栅；
制作第一体区和第二体区，所述第一体区的一端位于所述第一区域的下方，所述第一体区的另一端远离所述第二区域，所述第二体区的一端位于所述第二区域的下方，所述第二体区的另一端远离所述第一区域；
制作所述分裂栅的侧墙；
对所述多晶硅层进行低阻化处理，并制作第一源区、第二源区和JFET低阻区，所述JFET低阻区位于所述第一源区和所述第二源区之间的外延层内，所述JFET低阻区的深度小于所述第一体区和所述第二体区的深度，宽度小于所述第一源区和所述第二源区之间的距离，大于所述第一区域和所述第二区域之间的距离；
制作器件的介质层和金属层。
本发明实施例提供的VDMOS器件的制作方法，通过将器件的栅极制作成分裂栅，降低了器件的反馈电容；并通过在第一源区和第二源区之间的外延层内制作深度小于第一体区和第二体区的深度，宽度小于第一源区和第二源区之间的距离大于第一区域和第二区域之间的距离的JFET低阻区，降低了器件的导通电阻。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例提供的VDMOS器件的制作方法的流程示意图；
图2为图1所示实施例中制作完成外延层和栅氧化层后的器件结构示意图；
图3为图1所示实施例中制作完成分裂栅后的器件结构示意图；
图4为图1所示实施例中制作完成第一体区和第二体区后的器件结构示意图；
图5为图1所示实施例中制作完成分裂栅侧壁后的器件结构示意图；
图6为图1所示实施例中完成多晶硅层低阻化处理，并生成第一源区、第二源区以及JFET低阻区后的结构示意图；
图7为图1所示实施例中制作完成介质层和金属层后的器件结构示意图。
附图标记：
1-衬底； 2-外延层； 3-栅氧化层；
4-多晶硅层； 5-第一区域； 6-第二区域；
7-第一体区； 8-第二体区； 9-氧化硅层；
10-第一源区； 11-第二源区； 12-JFET低阻区；
13-介质层； 14-金属层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的说明书和权利要求书的术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤的过程或结构的装置不必限于清楚地列出的那些结构或步骤而是可包括没有清楚地列出的或对于这些过程或装置固有的其它步骤或结构。
图1为本发明一实施例提供的VDMOS器件的制作方法的流程示意图，如图1所示，本实施例提供的VDMOS制作方法，包括如下步骤：
步骤S101、提供衬底1，并在所述衬底1上依次制作外延层2和栅氧化层3。
图2为图1所示实施例中制作完成外延层和栅氧化层后的器件结构示意图。如图2所示，该结构的制作方法与现有的外延层和栅氧化层的制作方法类似，在这里不再赘述。其中，在本实施例中衬底1优选为“N+”型衬底，外延层2优选为“N-”型外延层。
步骤S102、在所述栅氧化层3上生长多晶硅层4，并对所述多晶硅层4和所述栅氧化层3进行刻蚀，保留位于第一区域5和第二区域6上的多晶硅层和栅氧化层，形成分裂栅。
具体的，图3为图1所示实施例中制作完成分裂栅后的器件结构示意图，其中，图3所示结构的制作方法为：首先，通过淀积工艺在栅氧化层3上淀积一层多晶硅层4。在形成多晶硅层4后，再通过光刻工艺在器件的表面上形成分裂栅结构，即通过在位于第一区域5和第二区域6上的多晶硅层上涂抹光刻胶，并在光刻胶的阻挡下对第一区域5和第二区域6以外的区域进行刻蚀，直至将所述区域上的多晶硅层和栅氧化层刻蚀掉为止，形成如图3所示的分裂栅结构。
本步骤不同于传统工艺，通过对多晶硅层和栅氧化层进行刻蚀形成分裂栅，有效的减缓了栅极和漏极之间由于栅极氧化物的存在造成的寄生电容的问题。
步骤S103、制作第一体区7和第二体区8，所述第一体区7的一端位于所述第一区域5的下方，所述第一体区7的另一端远离所述第二区域6，所述第二体区8的一端位于所述第二区域6的下方，所述第二体区8的另一端远离所述第一区域5。
具体的，本步骤中制作第一体区7和第二体区8的方法与现有技术中制作体区的方法类似。首先，通过自对准注入工艺在待制作体区的区域注入体区离子。在体区离子注入外延层2中后，再通过现有工艺对体区离子进行驱入，最终形成如图4所示的器件结构。
其中，本实施例中注入的体区离子为“P-”型离子。
步骤S104、制作所述分裂栅的侧墙。
具体的，图5为图1所示实施例中制作完成分裂栅侧壁后的器件结构示意图，如图5所示，该结构的制作方法为：
首先，在器件的表面上生长一层氧化硅层9。在生成氧化硅层9后，再通过刻蚀工艺对该氧化硅层9进行刻蚀，仅保留位于多晶硅层4和栅氧化层3两侧的氧化硅层，最终形成如图5所示的分裂栅侧墙。
步骤S105、对所述多晶硅层进行低阻化处理，并制作第一源区10、第二源区11和JFET低阻区12，所述JFET低阻区12位于所述第一源区10和所述第二源区11之间的外延层内，所述JFET低阻区12的深度小于所述第一体区7和所述第二体区8的深度，宽度小于所述第一源区10和所述第二源区11之间的距离，大于所述第一区域5和所述第二区域6之间的距离。
具体的，本实施例优选可以采用自对准注入和驱入的工艺来实现多晶硅层4的低阻化处理。即通过自对准工艺在器件表面的多晶硅层4上注入“N+”型离子，并进行离子驱入，从而形成低阻率的多晶硅层4。
进一步的，在本实施例中器件的第一源区10、第二源区11以及JFET低阻区12是在多晶硅层4低阻化处理的同时形成的，即在对多晶硅层4进行离子注入和驱入的同时，在待制作第一源区10、第二源区11以及JFET低阻区12的区域上，进行离子注入和驱入形成如图6所示的器件结构。
本实施例通过制作JFET低阻区12，能够大大降低器件的导通电阻，提升器件的性能。
步骤S106、制作器件的介质层13和金属层14。
具体的，图7为图1所示实施例中制作完成介质层和金属层后的器件结构示意图，图7中介质层13和金属层14的制作工艺与现有技术类似，在这里不再赘述。
本实施例提供的VDMOS器件的制作方法，通过将器件的栅极制作成分裂栅，降低了器件的反馈电容；并通过在第一源区和第二源区之间的外延层内制作深度小于第一体区和第二体区的深度，宽度小于第一源区和第二源区之间的距离大于第一区域和第二区域之间的距离的JFET低阻区，降低了器件的导通电阻。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (6)
1.一种VDMOS器件的制作方法，其特征在于，包括：
提供衬底，并在所述衬底上依次制作外延层和栅氧化层；
在所述栅氧化层上生长多晶硅层，并对所述多晶硅层和所述栅氧化层进行刻蚀，保留位于第一区域和第二区域上的多晶硅层和栅氧化层，形成分裂栅；
制作第一体区和第二体区，所述第一体区的一端位于所述第一区域的下方，所述第一体区的另一端远离所述第二区域，所述第二体区的一端位于所述第二区域的下方，所述第二体区的另一端远离所述第一区域；
制作所述分裂栅的侧墙；
对所述多晶硅层进行低阻化处理，并制作第一源区、第二源区和JFET低阻区，所述JFET低阻区位于所述第一源区和所述第二源区之间的外延层内，所述JFET低阻区的深度小于所述第一体区和所述第二体区的深度，宽度小于所述第一源区和所述第二源区之间的距离，大于所述第一区域和所述第二区域之间的距离；
制作器件的介质层和金属层。
2.根据权利要求1所述的方法，其特征在于，所述在所述栅氧化层上生长多晶硅层，并对所述多晶硅层和所述栅氧化层进行刻蚀，保留位于第一区域和第二区域上的多晶硅层和栅氧化层，形成分裂栅，包括：
采用淀积工艺在所述栅氧化层上淀积一层多晶硅层；
采用光刻工艺对所述第一区域和所述第二区域以外的区域进行刻蚀，直至将所述区域上的多晶硅层和栅氧化层刻蚀掉为止，形成所述分裂栅。
3.根据权利要求1所述的方法，其特征在于，所述制作第一体区和第二体区，包括：
在器件的表面上除所述第一区域、第二区域以及所述第一区域与所述第二区域之间的区域以外的区域进行自对准“P-”型离子注入，并完成离子驱入，形成所述第一体区和所述第二体区。
4.根据权利要求1所述的方法，其特征在于，所述制作所述分裂栅的侧墙，包括：
在器件的表面上生成一层氧化硅层，并通过刻蚀工艺对所述氧化硅层进行刻蚀，保留位于所述分裂栅侧壁上的氧化硅层，形成所述分裂栅的侧壁。
5.根据权利要求4所述的方法，其特征在于，所述对所述多晶硅层进行低阻化处理，并制作第一源区、第二源区和JFET低阻区，包括：
采用自对准工艺在器件表面的多晶硅层和外延层上注入“N+”型离子，并进行离子驱入，形成所述第一源区、所述第二源区、所述JFET低阻区以及低阻率的多晶硅层。
6.根据权利要求1所述的方法，其特征在于，所述衬底为“N+”型衬底，所述外延层为“N-”型外延层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610127722.2A CN107170682A (zh) | 2016-03-07 | 2016-03-07 | Vdmos器件的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610127722.2A CN107170682A (zh) | 2016-03-07 | 2016-03-07 | Vdmos器件的制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN107170682A true CN107170682A (zh) | 2017-09-15 |
Family
ID=59849367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610127722.2A Pending CN107170682A (zh) | 2016-03-07 | 2016-03-07 | Vdmos器件的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107170682A (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040007766A1 (en) * | 2002-07-09 | 2004-01-15 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US20060220122A1 (en) * | 2005-03-17 | 2006-10-05 | Sanyo Electric Co., Ltd. | Semiconductor device and method of manufacturing the same |
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2016
- 2016-03-07 CN CN201610127722.2A patent/CN107170682A/zh active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040007766A1 (en) * | 2002-07-09 | 2004-01-15 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US20060220122A1 (en) * | 2005-03-17 | 2006-10-05 | Sanyo Electric Co., Ltd. | Semiconductor device and method of manufacturing the same |
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
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