CN107104102B - 化合物半导体电路应用中的瞬态过应力保护的装置和方法 - Google Patents

化合物半导体电路应用中的瞬态过应力保护的装置和方法 Download PDF

Info

Publication number
CN107104102B
CN107104102B CN201710097800.3A CN201710097800A CN107104102B CN 107104102 B CN107104102 B CN 107104102B CN 201710097800 A CN201710097800 A CN 201710097800A CN 107104102 B CN107104102 B CN 107104102B
Authority
CN
China
Prior art keywords
node
clamp
compound semiconductor
mode
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710097800.3A
Other languages
English (en)
Other versions
CN107104102A (zh
Inventor
S·帕萨萨拉希
J·A·塞尔瑟多
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Analog Devices Inc
Original Assignee
Analog Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Analog Devices Inc filed Critical Analog Devices Inc
Publication of CN107104102A publication Critical patent/CN107104102A/zh
Application granted granted Critical
Publication of CN107104102B publication Critical patent/CN107104102B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H01L29/8124—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with multiple gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

公开了化合物半导体电路应用中的瞬态过应力保护的装置和方法。本文提供了用于化合物半导体保护钳位器的装置和方法。在某些配置中，化合物半导体保护钳位器包括电阻器‑电容器(RC)触发网络和金属‑半导体场效应晶体管(MESFET)钳位器。RC触发网络检测ESD/EOS事件何时存在于第一节点和第二节点之间，并且响应于检测到ESD/EOS事件而激活MESFET钳位器。当MESFET钳位器被激活时，MESFET钳位器在第一和第二节点之间提供低阻抗路径，从而提供ESD/EOS保护。当被禁用时，MESFET钳位器在第一和第二节点之间提供高阻抗，并且因此以低泄漏电流和小静态功率耗散操作。

Description

化合物半导体电路应用中的瞬态过应力保护的装置和方法
技术领域
本发明的实施例涉及电子系统，更具体地涉及化合物半导体保护装置。
背景技术
电子电路可以暴露于瞬态过应力事件或具有快速变化的电压和高功率的相对短持续时间的电信号。瞬态过应力事件包括静电放电/电过载(ESD/EOS)事件，例如由电荷从物体或人突然释放到电子电路引起的那些事件。瞬态过应力事件可由于过压条件和/或在IC的相对小的区域上的高功率耗散水平而损坏集成电路(IC)。高功率耗散可增加电路温度，并且可导致许多问题，诸如结损坏、金属损坏和/或表面电荷累积。
发明内容
在一个方面，提供了一种化合物半导体电路。化合物半导体电路包括第一节点，第二节点和电连接在第一节点和第二节点之间的化合物半导体保护钳位器。化合物半导体保护钳位器包括电阻器-电容器(RC)触发网络，其被配置为检测第一节点和第二节点之间的瞬态过应力事件的存在，并响应于检测到瞬态过应力事件而产生激活控制信号。该化合物半导体保护钳位器还包括金属-半导体场效应晶体管(MESFET)钳位器，其被配置为从RC触发网络接收激活控制信号，并且基于激活控制选择性地激活第一节点和第二节点之间的放电路径信号。
在另一方面，提供一种化合物半导体保护钳位器。该化合物半导体保护钳位器包括RC触发网络，其被配置为检测第一节点和第二节点之间的瞬态过应力事件的存在，并且响应于检测到该瞬态过应力事件而产生激活控制信号。化合物半导体保护钳位电路还包括高电子迁移率晶体管(HEMT)钳位电路，其包括异质结结构，设置在异质结结构上的源极区域，设置在异质结结构上的漏极区域和设置在异质结结构上方并定位在源极区和漏极区之间。栅极区域从RC触发网络接收激活控制信号，并基于激活控制信号选择性地激活第一节点和第二节点之间的放电路径。
在另一方面，提供了一种保护化合物半导体电路的方法。该方法包括使用化合物半导体保护钳位器的RC触发网络来检测第一节点和第二节点之间的瞬态过应力事件的存在，响应于使用RC触发网络检测到瞬态过应力事件来生成激活控制信号，接收所述激活控制信号作为所述化合物半导体保护钳位器的金属-半导体场效应晶体管(MESFET)钳位器的输入，以及使用所述MESFET钳位器基于激活控制信号而选择性地激活所述第一节点和所述第二节点之间的放电路径。
附图说明
图1是根据一个实施例的单片微波集成电路(MMIC)的示意图。
图2A是根据一个实施例的化合物半导体保护钳位器的示意图。
图2B是根据另一实施例的化合物半导体保护钳位器的示意图。
图3是根据另一实施例的化合物半导体保护钳位器的电路图。
图4A是根据另一实施例的化合物半导体保护钳位器的电路图。
图4B是根据另一实施例的化合物半导体保护钳位器的电路图。
图5A是根据另一实施例的化合物半导体保护钳位器的电路图。
图5B是根据一个实施例的多栅极高电子迁移率晶体管(HEMT)的注释横截面。
图6是根据另一实施例的化合物半导体保护钳位器的示意图。
图7是根据另一实施例的化合物半导体保护钳位器的电路图。
图8是图4B的化合物半导体保护钳位器的一个实施方案的传输线脉冲(TLP)电流对TLP电压的曲线图。
图9是图4B的化合物半导体保护钳位器的一个实施方式的泄漏电流对电压的曲线图。
图10是根据一个实施例的HEMT的横截面。
图11是根据一个实施例的非均匀集成化合物半导体电路的横截面。
具体实施方式
以下某些实施例的详细描述呈现了本发明的具体实施例的各种描述。然而，本发明可以以由权利要求限定和涵盖的多种不同方式来体现。在本说明书中，参考附图，其中相同的附图标记表示相同或功能相似的元件。
为了帮助确保电子系统是可靠的，制造商可以在限定的应力条件下测试电子系统，其可以由各种组织设定的标准描述，诸如联合电子设备工程委员会(JEDEC)，国际电工技术协会委员会(IEC)和/或国际标准化组织(ISO)。标准可以覆盖大量的瞬态过应力事件，包括静电放电(ESD)事件和/或电过载(EOS)事件。例如，单片微波集成电路(MMIC)可以被规定为根据约200V或更大的人体模型(HBM)ESD事件来承受ESD事件。
可难以实现具有针对瞬态过应力事件(例如充电/电过载(ESD/EOS)事件)的鲁棒保护的化合物半导体电路。在一个示例中，用于制造MMIC的工艺可以不包括p型注入。在这样的实现中，不能使用使用p-n结实现的保护电路来保护MMIC不受ESD/EOS事件的影响。在另一个示例中，化合物半导体保护钳用于在采用化合物半导体的异质集成的应用中提供足够的鲁棒性。例如，可以使用各种工艺(诸如组合半导体晶片键合和底切的离子切割工艺)将化合物半导体电路集成在异质衬底上。
本文提供了用于化合物半导体保护钳位器的装置和方法。在某些配置中，化合物半导体保护钳位器包括电阻器-电容器(RC)触发网络和金属-半导体场效应晶体管(MESFET)钳位器。RC触发网络检测何时在第一节点和第二节点之间存在ESD/EOS事件，并且响应于检测到ESD/EOS事件而激活MESFET钳位器。当MESFET钳位器被激活时，MESFET钳位器在第一和第二节点之间提供低阻抗路径，从而提供ESD/EOS保护。当被禁用时，MESFET钳位器在第一和第二节点之间提供高阻抗，并且因此以低泄漏电流和小静态功率耗散操作。
MESFET钳位器可以以多种方式实现，包括使用高电子迁移率晶体管(HEMT)，诸如砷化镓(GaAs)HEMT，磷化铟(InP)HEMT或氮化镓(GaN)HEMT。本领域技术人员将理解，HEMT也可以称为调制掺杂场效应晶体管(MODFET)或异质结场效应晶体管(HFET)。在某些实施方式中，MESFET钳位器包括一个或多个假晶HEMT。
在一个实施例中，MESFET钳位器包括具有由RC触发网络控制的栅极的耗尽模式(D模式)HEMT。为了在存在正常操作电压电平的情况下保持D模式HEMT关断，D模式HEMT与一个或多个肖特基栅极二极管串联电连接，以当不存在ESD/EOS事件时用负栅极-源极电压来偏置D模式HEMT。在某些配置中，每个肖特基栅极二极管使用HEMT的栅极-沟道接口来实现。肖特基栅极二极管提供电压降，其在正常操作条件期间维持D模式HEMT关断。然而，当RC触发网络检测到ESD/EOS事件存在时，RC触发网络激活D模式HEMT，以通过D模式HEMT和肖特基栅极二极管在第一和第二节点之间提供导电路径。
在另一实施例中，使用多栅极实施MESFET钳位HEMT由RC触发网络控制。在一个实施方式中，多栅极HEMT包括第一D模式栅极，第二D模式栅极和增强模式(E模式)栅极，其位于所述第一和第二D模式栅极之间并由其控制RC触发网络。多栅极HEMT的源极电连接到第一节点和第一D模式栅极，并且多栅极HEMT的漏极电连接到第二节点和第二D-模式栅极。
在某些配置中，化合物半导体保护钳位器进一步实施为包括误触发保护电路，其用于在正常操作期间防止RC触发网络意外激活MESFET钳位器。误触发保护电路可以用于基于对第一和第二节点之间的电压差进行低通滤波来生成滤波电压，并且基于滤波后的电压控制MESFET钳位器的激活。由误触发保护电路提供的反馈可以防止某些瞬时信号传送条件无意地激活误触发保护电路。如果没有触发器保护方案，与正常信号条件相关联的瞬态信号(例如与IC上电相关的瞬态信号)可导致RC触发网络激活MESFET钳位器。
本文的教导可用于向化合物半导体芯片或管芯(例如MMIC)和/或使用化合物半导体的异质集成实现的电路提供稳健的ESD/EOS保护。例如，某些应用可以包括共享公共衬底的多工艺技术功能块，并且可以通过重用公共化合物半导体保护钳位和/或通过后端金属化连接的复合半导体保护钳位提供ESD/EOS保护，用于在所述公共衬底内的单独管芯中保护相邻的复合半导体电路块。化合物半导体保护钳位可用于保护与各种射频(RF)和/或微波应用相关联的电子电路，包括例如功率放大器、衰减器、混频器和/或开关。化合物半导体保护钳位器通过使用RC触发网络控制MESFET钳位器而提供稳健的ESD/EOS保护，其主动检测ESD/EOS事件的存在，以提供具有相对低的电压过冲的快速激活速度。
因此，使用这种保护钳位器实现的化合物半导体IC可以满足或超过与RF和/或微波电路应用中的ESD/EOS鲁棒性相关的规范。化合物半导体保护钳位器可以在缩放上提供灵活性，以实现对片上不同功率域的适当量的ESD/EOS保护。相对于二极管触发的电源钳位，例如在以大于5V电源域操作的应用中，化合物半导体保护钳位可以表现出优越的性能。
图1是根据一个实施例的MMIC 20的示意图。MMIC 20包括高频功能电路1、电感器2、第一化合物半导体保护钳位器5、第二化合物半导体保护钳位器6、第三化合物半导体保护钳位器7、输入信号引脚8、输出信号引脚9、控制电压引脚10、第一接地引脚11、第二接地引脚12、第三接地引脚13、第四接地引脚14、电源低电源引脚15和电源高电源引脚16。
所示出的引脚可以以多种方式实现，包括例如使用焊盘、端口、引线和/或其它结构。
虽然图1示出了MMIC的一个示例，但是本文的教导适用于各种各样的配置。例如，MMIC 20可以被实现为包括附加电路，引脚和/或其他结构和/或其它结构MMIC 20可以包括以其他方式布置的组件。此外，MMIC 20可以包括更多或更少的化合物半导体保护钳位器，和/或化合物半导体保护钳位器可以以其它配置连接。
高频功能电路1可以对应于各种高频电路。例如，高频功能电路1可以包括功率放大器、低噪声放大器(LNA)、压控振荡器(VCO)、混频器、调谐器、谐振器、衰减器(例如，可变电压衰减器)和/或开关。
在所示的配置中，高频功能电路1从输入信号引脚8接收射频(RF)输入信号RFIN，从控制电压引脚10接收控制电压，从功率低电源接收功率低电压引脚15和来自电源高电源引脚16的电源高电压。另外，高频功能电路1在输出信号引脚9上产生RF输出信号RFOUT。因此，所示的MMIC 20可用于处理RF信号，诸如在蜂窝通信中使用的那些，包括例如3G、4G、LTE和高级LTE和5G通信。
然而，高频功能电路1还可以适于在除了用于蜂窝通信的RF频率相关联的频率之外的频率下操作。例如，某些通信系统(例如在国防和/或商业应用中使用的通信系统)可以被规定为在X频带(约7GHz至12GHz)、Ku频带(约12GHz至18GHz)、K带(约18GHz至27GHz)、Ka带(约27GHz至40GHz)、V带(约40GHz至75GHz)和/或W带(约75GHz至110GHz)操作。
如图1所示，经由接地信号地(G-S-G)接口提供输入和输出信令。例如，输入信号引脚8位于第一和第二接地引脚11、12之间，以及输出信号引脚9位于第三和第四接地引脚13、14之间。以这种方式配置信令接口可以帮助当在高频下操作时提供感应返回路径。此外，G-S-G配置还可以提供信号屏蔽，从而增强信号完整性。
所示的电感器2电连接在输入信号引脚8和第一接地引脚11之间，并且可以用于控制输入信号引脚8的DC偏置电压。然而，其他配置是可能的，例如其中控制输入信号引脚8的DC偏置电压的实现在外部到MMIC 20或使用片上DC偏置电路。
所示的接地引脚11-14和电源低电源引脚15使用金属化在MMIC 20上彼此电连接。在某些配置中，功率低电源引脚15通过穿过衬底的通孔(TSV)电连接到背面金属化层。
MMIC 20可以使用各种各样的化合物半导体技术来实现。在某些实施例中，MMIC20使用化合物III-V半导体制造工艺制造，例如砷化镓(GaAs)，氮化镓(GaN)或磷化铟(InP)制造技术。
第一至第三化合物半导体保护钳位器5-7已被用于向MMIC 20提供ESD/EOS保护。例如，第一复合保护半导体保护钳位器5电连接在对应于功率的第一节点低电源引脚15和对应于电源高电源引脚16的第二节点，因此用作电源钳位器。此外，第二化合物半导体保护钳位器6电连接在对应于电源低电源引脚15的第一节点和对应于输出信号引脚9的第二节点之间。此外，第三化合物半导体保护钳位器7电连接在对应于电源低电源引脚15的第一节点和对应于控制电压引脚10的第二节点之间。尽管示出了一个示例性瞬态过应力保护方案，但是可以以多种方式连接复合半导体保护钳，以向MMIC或其它复合半导体电路提供ESD/EOS保护。
当存在ESD/EOS事件时，一个或多个化合物半导体保护钳位器5-7可以向功率低电源引脚15提供低阻抗路径，从而将与ESD/EOS事件相关联的电荷从敏感电路，例如高频功能电路1。在某些实施方式中，功率低电源引脚15可以使用一个或多个TSV电连接到背面金属化层，并且因此可以表现出非常低的阻抗和/或优异的散热。
可能难以实施具有来自ESD/EOS事件的鲁棒保护的MMIC 20。例如，MMIC 20可以使用化合物半导体制造工艺来制造，其可以限制化合物半导体保护钳位器5-7的实现。例如，某些化合物III-V半导体制造工艺可能不包括p型注入，因此p-n结可受到限制或不可用。
在本文的某些配置中，化合物半导体保护钳位器(例如图1的一个或多个化合物半导体保护钳位器5-7)使用RC触发网络和MESFET钳位器实现。RC触发网络检测何时在第一节点和第二节点之间存在ESD/EOS事件，并且响应于检测到ESD/EOS事件而激活MESFET钳位器。当MESFET钳位器被激活时，MESFET钳位器在第一和第二节点之间提供低阻抗路径，从而提供ESD/EOS保护。当禁用时，MESFET钳位器在第一和第二节点之间提供高阻抗。
图2A是根据一个实施例的化合物半导体保护钳位器30的示意图。化合物半导体保护钳位器30包括在第一节点N1和第二节点N2之间彼此并联电连接的RC触发网络31和MESFET钳位器32。
MESFET钳位器32从RC触发网络31接收激活控制信号。MESFET钳位器32使用激活控制信号来选择性地激活第一节点N1和第二节点N2之间的放电路径。
RC触发网络31检测在第一和第二节点N1、N2之间存在瞬态过应力事件，例如ESD/EOS事件。当未检测到ESD/EOS事件时，RC触发网络31使用激活控制信号关闭MESFET钳位器32，使得MESFET钳位器32在第一和第二节点N1、N2之间提供高阻抗。然而，响应于检测到ESD/EOS事件的存在，RC触发网络31使用激活控制信号来接通MESFET钳位器32，以在第一节点N1和第二节点N2之间提供低阻抗。
在某些配置中，RC触发网络31包括电阻器，串联在第一节点N1和第二节点N2之间的电容器，并且RC触发网络31基于第一和第二节点N1、N2之间的电压变化率而产生激活控制信号。电容器和电阻器的尺寸可以被确定为在存在正常信号发送条件时保持MESFET钳位器32关闭，并且当存在ESD/EOS事件时接通MESFET钳位器32。例如，ESD/EOS事件在相对较大幅度和相对较长持续时间的第一和第二节点N1，N2之间产生电压变化率，并且当存在ESD/EOS事件时，电阻器的电阻和电容器的电容控制MESFET钳位器的相应栅极电压。
化合物半导体保护钳位器30的额外细节可如先前所描述。
图2B是根据另一实施例的化合物半导体保护钳位器40的示意图。化合物半导体保护钳位电路40包括在第一节点N1和第二节点N2之间彼此并联电连接的正向保护电路37和反向保护电路38。正向保护电路包括RC触发网络31和MESFET钳位器32，其可以如前所述。反向保护电路38包括肖特基栅极二极管结构33，其包括电连接到第一节点N1的阳极和电连接到第二节点N2的阴极。
所示的化合物半导体保护钳位器40提供双向保护，其针对相对于第一节点N1增加第二节点N2的电压的正极性ESD/EOS事件和相对于第一节点N1降低第二节点N2的电压的负极性ESD/EOS事件。提供双向保护可以增强MMIC对恶劣操作环境的鲁棒性。
MESFET包括位于半导体沟道上的金属栅极。在某些配置中，肖特基栅极二极管结构33使用一个或多个MESFET栅极到沟道接口来实现。
所示的化合物半导体保护钳位器40提供ESD/EOS保护，并且可以在不需要使用p-n结的情况下实现。因此，可以使用化合物半导体保护钳位器40来提供MMIC的引脚保护，其使用其中p-n结受限或不可用的化合物半导体制造工艺制造。
第一和第二节点N1、N2可以在所定义的范围内操作正常电路工作条件下的电压。例如，在某些实现中，正常电路工作条件可以与第三节点N2和第一节点N1之间的电压差在约3V和约7V之间相关联。然而，其他合适的工作电压条件将容易由人具有本领域普通技术。
在一个实施例中，第二节点N2连接到IC的信号焊盘，并且第一节点N1连接到电源低或地电源。但是，其他实施是可能的，例如其中第一和第二端子N1、N2分别连接到低功率电源和高功率电源的配置。
化合物半导体保护钳位器40的额外细节可如先前所描述。
图3是根据另一实施例的化合物半导体保护钳位器50的电路图。化合物半导体保护钳位电路50包括RC触发网络41，MESFET钳位电路42和肖特基栅极二极管结构43，它们在第一节点N1和第二节点N2之间彼此并联电连接。
所示的RC触发网络41包括电阻器57和电容器58。电阻器57包括电连接到第一节点N1的第一端和电连接到电容器58的节点的第一端的第二端那产生用于MESFET钳位器42的激活控制信号。电容器58还包括电连接到第二节点N2的第二端。虽然图3示出了RC触发网络的一个实施例，但是本文的教导适用于RC触发网络的各种配置，包括例如其中晶体管和/或二极管用于控制触发的实现。
电阻器57和电容器58可以具有基于各种各样的考虑选择的电阻和电容值，包括例如特定应用中的ESD/EOS事件的特性和/或MESFET钳位器的阈值电压在一个实施例中，电阻器57和电容器58具有选择为在50ns到1us的范围内的电阻器-电容器(R*C)时间常数，例如500ns。然而，其他R*C时间常数值也是可能的。
MESFET钳位电路42包括E模式HEMT 55。E模式HEMT 55包括：门，其接收来自RC触发网络41的激活控制信号；源极，其电连接到第一节点N1；以及漏极，其电连接到第二节点N2。所示的E模式HEMT 55具有阈值电压。因此，在正常操作条件期间，RC触发网络41控制E模式HEMT 55的栅极到源极电压约等于0V，从而关闭E-然而，当ESD/EOS事件相对于第一节点N1的电压增加第二节点N2的电压时，位移电流可以流过电容器58并流入电阻器57，从而产生跨过电阻器57足以使E模式HEMT 55导通。
所示的化合物半导体保护钳位电路70还包括肖特基栅极二极管结构43，其提供针对使得第二节点N2的电压相对于第一节点N1的电压减小的ESD/EOS事件的保护。所示的肖特基栅极二极管结构43包括第一HEMT 61和第二HEMT 62。第一HEMT 61包括电连接到第一节点N1的栅极，以及彼此电连接并且彼此电连接的源极和漏极第二HEMT 62。第二HEMT 62还包括彼此电连接并且与第二节点N2电连接的源极和漏极。
HEMT包括金属栅极和半导体沟道，因此HEMT的栅极到沟道界面作为肖特基栅极二极管工作。已注释图3以示出包括第一肖特基栅极二极管66的第一HEMT 61和包括第二肖特基栅极二极管67的第二HEMT 62。如图3所示，第一和第二肖特基栅极66、67电气地在第一和第二节点N1，N2之间从阳极到阴极彼此串联连接。
虽然肖特基栅极二极管结构43被图示为包括两个HEMT，但是肖特基栅极二极管结构43可以包括更多或更少的HEMT以实现期望的反向保护特性。例如，可以包括更多或更少的HEMT以提供特定应用所需的反向触发电压。肖特基栅极二极管结构43可以使用E模式晶体管，D模式晶体管或其组合来实现。
化合物半导体保护钳位器70的额外细节可如先前所描述。
图4A是根据另一实施例的化合物半导体保护钳位器80的电路图。化合物半导体保护钳80包括RC触发网络41，MESFET钳位器52和肖特基栅极二极管结构43，它们在第一节点N1和第二节点N2之间彼此并联电连接。
图4A的化合物半导体保护钳位器80是类似于图3的化合物半导体保护钳位器70，除了图4A的化合物半导体保护钳位器80包括MESFET钳位器的不同实施方案。具体地，图4A的MESFET钳位器52包括D模式HEMT 75，第一截止状态控制HEMT 71和第二截止状态控制HEMT 72。
D模式HEMT 75包括接收来自RC触发网络41的激活控制信号的栅极，电连接到第二节点N2的漏极，以及电连接到第一截止状态控制HEMT 71的栅极的源极。第一截止状态控制HEMT 71还包括彼此电连接并且电连接到第二截止状态控制HEMT 71的栅极的源极和漏极第二截止状态控制HEMT 72还包括彼此电连接并且与第一节点N1电连接的源极和漏极。
如图4A所示，第一截止状态控制HEMT 71具有与第一肖特基栅极二极管76相关联的栅极到通道接口，并且第二截止状态控制HEMT 72具有与栅极到通道接口相关联的具有第二肖特基栅极二极管77。第一和第二肖特基栅极二极管76、77在D模式HEMT 75的源极和第一节点N1之间从阳极到阴极彼此串联地电连接。
所示的D模式HEMT 75是具有小于或等于0V的阈值电压的耗尽模式或常导通晶体管。另外，第一和第二截止状态控制HEMT 71,72保持D-模式HEMT 75在正常工作条件下关闭。特别地，第一和第二肖特基栅极二极管上的电压降产生用于D模式HEMT 75的负栅-源电压，从而保持D模式HEMT 75截止。
虽然所示的MESFET钳位器52被示出为包括两个截止状态控制HEMT，但是MESFET钳位器52可以包括更多或更少的截止状态控制HEMT。例如，可以基于与特定制造工艺相关联的D模式HEMT的阈值电压和/或肖特基栅极二极管正向电压来选择多个截止状态控制HEMT。可以使用E模式晶体管，D模式晶体管或其组合来实现截止状态控制HEMT。
化合物半导体保护钳位器80的额外细节可如先前所描述。
图4B是根据另一实施例的化合物半导体保护钳位器90的电路图。化合物半导体保护钳90包括在第一节点N1和第二节点N2之间彼此并联电连接的RC触发网络81，MESFET钳位器82和肖特基栅极二极管结构43。
图4B的化合物半导体保护钳位器90类似于图4A的化合物半导体保护钳位器80，除了化合物图4B的半导体保护钳位器90包括MESFET钳位器的不同实现和RC触发网络的不同实现。
如图4B所示，MESFET钳位器82包括D模式HEMT 75，第一截止状态控制HEMT 71，第二截止状态控制HEMT 72，第三截止状态控制HEMT 73和第四关态控制HEMT 74。第一至第四关态控制HEMT 71-74已注释以示出第一至第四肖特基栅极二极管76-79，它们与HEMT的栅极到通道接口相关联。如图4B所示，D模式HEMT 75包括：栅极，其接收来自RC触发网络81的激活控制信号；漏极，其电连接到第二节点N2；以及源极，其通过第二节点N1电连接到第一节点N1。串联组合第一至第四肖特基栅极二极管76-79。
所示的RC触发网络81包括串联电连接在第一薄膜电阻器(TFR)87a、第二TFR 87b、第三TFR 87c和金属-绝缘体-金属(MIM)电容器88之间的第一节点N1和第二节点N2。尽管所示的RC触发网络81被示为使用MIM电容器和TFR结构来实现，但是其他配置也是可能的。例如，在另一个实施例中，RC触发网络包括台面电阻器和/或TFR和台面电阻器的组合。
化合物半导体保护钳位器90的额外细节可如先前所描述。
图5A是根据另一实施例的化合物半导体保护钳位器100的电路图。化合物半导体保护钳位电路100包括RC触发网络41，MESFET钳位电路112和肖特基栅极二极管结构43，它们在第一节点N1和第二节点N2之间彼此并联电连接。
除了图5A的化合物半导体保护钳位电路100包括MESFET钳位电路的不同实施方案之外，图5的化合物半导体保护钳位电路100类似于图3的化合物半导体保护钳位电路70。
具体地，使用多栅极HEMT 115来实现图5A的MESFET钳位器112，多栅极HEMT 115包括第一D模式栅极，第二D模式栅极和E模式栅极，该E模式栅极位于第一和第二D模式栅极。第一和第二D模式栅极是具有小于或等于约0V的阈值电压的耗尽模式或常开栅极。相反，E模式栅极是增强模式或常关栅极，具有阈值电压大于约0V。在一个实施例中，第一和第二D模式栅极具有在约-1.0V至约-2.0V范围内的阈值电压，并且E-模式栅极在范围为约0.3V至约0.5V。
如图5A所示，第一D模式栅极电连接到多栅极HEMT 115的源极和第一节点N1。另外，第二D模式栅极电连接到多栅极HEMT 115的漏极和第二节点N2。此外，E模式门从RC触发网络41接收激活控制信号。
在第一和第二节点N1、N2之间的正常工作电压条件期间，RC触发网络41将MESFET钳位器112偏置在断开或高阻抗状态，其中第一和第二节点N1、N2之间的电流流动被阻塞。例如，RC触发网络41可以将E模式栅极的电压控制为大约等于第一节点N1的电压。因此，化合物半导体保护钳位器100在正常操作电压条件下在低泄漏/高阻抗状态下操作。
然而，在ESD/EOS事件期间，化合物半导体保护钳位器100在第一和第二节点N1、N2之间提供低阻抗路径以提供ESD/EOS保护。例如，响应于ESD/EOS事件，增加第一节点N1的电压相对于第二节点N2的电压，肖特基栅极二极管结构43可以激活以在第一和第二节点N1，N2之间提供放电路径。另外，响应于相对于第一节点N1的电压增加第二节点N2的电压的ESD/EOS事件，RC触发网络41可以控制D模式栅极以导通多栅极HEMT 115并在第一和第二节点N1，N2之间提供低阻抗路径。因此，基于来自RC触发网络41的激活控制信号选择性地激活通过多栅极HEMT 115的放电路径。
当多栅极HEMT 115导通时，通过多栅极HEMT 115的沟道在第一和第二节点N1、N2之间提供低阻抗正向传导路径。另外，在足够高的电压下，肖特基与第二D模式栅极相关联的栅极二极管可以变为正向偏置并且为第一和第二节点N1，N2之间的电流流动提供附加路径。
虽然多栅极HEMT 115被示为包括三个栅极，但是多栅极HEMT 115可以被修改为包括更多或更少的栅极和/或不同的栅极布置。
图5B是根据一个实施例的图5A的多栅极HEMT 115的带注释的横截面110。注释的横截面110包括RC触发网络41，第一节点N1和第二节点N2，其可以如上所述。多栅极HEMT115在砷化镓(GaAs)衬底121上实现，并且包括异质结结构122，源极区126，漏极区127，第一D模式栅极区135a，第二D模式栅极区域135b和E模式栅极区域136.如图5B所示，GaAs衬底121包括背面导体139。
异质结结构122包括设置在GaAs衬底121上的铟镓砷(InGaAs)层123，设置在InGaAs层123上的间隔层124，和设置在间隔物层124上方的n型砷化铝镓(n-AlGaAs)层125。源极区126设置在异质结结构122上方，并且包括第一n型GaAs区130a，设置在第一n型GaAs区130a上的第一高度掺杂n型GaAs区131a和设置在第一高掺杂n型GaAs区131a上的第一接触区132a。另外，漏极区域127设置在异质结结构122上，并且包括第二n型GaAs区域130b，设置在第二n型GaAs区域130b上的第二高掺杂n型GaAs区域131b，以及第二接触区域132b设置在第二高掺杂n型GaAs区域131b上。在所示的配置中，第一和第二高掺杂n型GaAs区域131a，131b具有比第一和第二掺杂n型GaAs区域130a，130b更高的掺杂浓度。
E模式栅极区域136设置在源极区域126和漏极区域127之间的异质结结构122上。此外，第一D模式栅极区域135a设置在异质结结构122上的E模式栅极区136和源极区126.此外，第二D模式栅极区135b设置在E模式栅极区136和漏极区127之间的异质结结构122上。在所示实施例中，第一和第二D模式栅极区135a，135b和E-模式栅极区136包括金属。在一个实例中，第一和第二D-模式栅极区135a，135b和E-模式栅极区136包括镍(Ni)，金(Au)，钛(Ti)或铂(Pt)中的至少一种。如本领域技术人员将理解的，与HEMT的栅极相关联的金属-半导体结作为肖特基栅极二极管操作。
GaAs衬底121可以是具有相对低的掺杂浓度的本征衬底。在某些实施方式中，GaAs衬底121可以具有相对薄的基板厚度，例如在约0.5μm至约1μm范围内的厚度。将GaAs衬底121构造得相对薄有助于形成用于将制造在GaAs衬底121上的电路连接到背侧导体139的贯通晶片通孔(TWV)。虽然已经描述了特定的掺杂浓度和厚度，但是本领域普通技术人员将容易地确定其他合适的值。
异质结结构122、源极区126、漏极区127、第一D模式栅极区135a、第二D模式栅极区135b和E模式栅极区136用作多栅极HEMT。例如，本领域技术人员将理解，电子从n-AlGaAs层125到InGaAs层123的扩散可以导致在InGaAs层123内形成二维电子气(2DEG)区域或沟道。导电性可以通过控制第一D模式栅极区域135a，第二D模式栅极区域135b和E模式栅极区域136的栅极电压而改变或改变。
在一个实施例中，n-AlGaAs层125具有在约300nm至约500nm范围内的厚度，以及在约1×1018原子/cm3至约9×1018原子/cm3范围内的掺杂浓度。InGaAs层123可以被配置为具有相对低的掺杂浓度，以便通过减少电子和掺杂杂质之间的碰撞来增强电子的迁移率。例如，在一个实施例中，InGaAs层123具有在约5nm至约15nm范围内的厚度，以及小于约1×1018原子/cm3的掺杂浓度。间隔层124可以帮助减少InGaAs层123和n-AlGaAs层125的界面与层的不同晶格常数相关的界面陷阱或缺陷。在一个实施例中，间隔层124包括厚度在约3nm至约6nm范围内的AlGaAs层。在某些实施方案中，异质结结构122的一个或多个层可使用外延生长工艺形成。尽管已经描述了特定的掺杂浓度和厚度，但是本领域普通技术人员将容易地确定其它合适的值。
背侧导体139在与异质结结构122相对的GaAs衬底121的一侧上邻近GaAs衬底121设置。背侧导体139可以使用功率低或接地电源电偏置，并且在GaAs中形成的TWV衬底121可以用于提供电路和接地电源之间的电连接。例如，在一个实施例中，第二端子N1使用一个或多个TWV电连接到背侧导体139。在某些实施方式中，背面导体139包括金(Au)或铜(Cu)中的至少一种。虽然背面导体139被示出为单层，但背面导体139可以包括多个子层，包括例如种子和/或势垒子层。
源极区126和第一D模式栅极区135a电连接到第一端子N1。另外，漏极区127和第二D-模式栅极区135b电连接到第二端子N2。多栅极HEMT115可以经历后端处理以形成接触和金属化。为了清楚起见，省略这些细节以支持使用带注释的电连接。
如图5B所示，RC触发网络41电连接在第一和第二节点N1，N2之间。虽然RC触发网络41是以注释形式描绘，RC触发网络41可以在GaAs衬底121上实现。
虽然图5B示出了多栅极HEMT的一个实现，但是可以使用其他配置。另外，尽管已经在GaAs工艺的上下文中示出了保护器件，但是本文的教导适用于其它化合物半导体技术，包括例如氮化镓(GaN)和磷化铟(InP)技术。
图6是根据另一实施例的化合物半导体保护钳位器200的示意图。化合物半导体保护钳位器200包括RC触发网络31，MESFET钳位器32和误触发保护电路203，它们在第一节点N1和第二节点N2之间彼此并联电连接。尽管在图6中未示出，但是化合物半导体保护钳位器200还可以包括反向保护电路，例如图2B的肖特基栅极二极管结构33。
除了化合物半导体保护钳位电路200还包括误触发保护电路203之外，图6的化合物半导体保护钳位电路200与图2A的化合物半导体保护钳位电路30类似。误触发保护电路203产生触发器保护信号，其在组合节点204处添加到来自RC触发网络31的激活控制信号。MESFET钳位器32基于激活控制信号和第一节点N1选择性地激活第一节点N1和第二节点N2之间的放电路径。触发器保护信号。
在某些实施方式中，当不存在ESD/EOS事件时，误触发保护电路203可以下拉组合节点204的电压，由此从而防止当ESD/EOS事件不存在时RC触发网络31无意地激活MESFET钳位器32。
例如，在没有触发器保护方案的情况下，与正常信令条件相关联的瞬态信号(例如与MMIC上电相关联的瞬态信号)可经由RC触发网络31耦合到MESFET钳位器的栅极。
因此，在第一和第二节点N1，N2上存在正常瞬态活动的情况下，误触发保护电路203有助于防止MESFET钳位器32的非预期激活。然而，在ESD/EOS事件期间，当激活控制时来自RC触发网络31的信号变得相对较大，MESFET钳位器32可以选择性地激活第一和第二节点N1，N2之间的放电路径。
化合物半导体保护钳位器200的额外细节可如先前所描述。
图7是根据另一实施例的化合物半导体保护钳位电路240的电路图。化合物半导体保护钳位器240包括在第一节点N1和第二节点N2之间彼此并联电连接的RC触发网络41，MESFET钳位器212和误触发保护电路213。尽管在图7中未示出，但是化合物半导体保护钳位器240还可以包括反向保护电路，例如图2B的肖特基栅极二极管结构33。
RC触发网络41包括电阻器57和电容器58，其向组合节点244提供激活控制信号。MESFET钳位器212包括D模式HEMT 75，第一截止状态控制HEMT 71，第二截止状态控制HEMT72和第三截止状态控制HEMT 73。如图7所示，D模式HEMT 75的栅极电连接到组合节点244.RC触发网络的附加细节41和MESFET钳位器212可以类似于先前描述的那些。
所示的缓冲器保护电路213包括反馈D模式HEMT 221，反馈E-模式HEMT 222，反馈电阻器231，偏移器保护E模式HEMT 223，触发器保护电阻器232和刮板保护电容器233。
如图7所示，反馈D模式HEMT 221包括漏极电连接到第二节点N2的栅极，电连接到组合节点244的栅极以及在产生反馈电压VFBK的节点处电连接到反馈电阻器231的第一端的源极。反馈电阻231还包括电连接到第一节点N1的第二端。反馈E模式HEMT 222包括接收反馈电压VFBK的栅极，电连接到第二节点N2的漏极和电连接到组合节点244的源极。触发保护电容器233包括电连接到第一节点N1和在产生低通滤波电压VLP的节点处电连接到触发器保护电阻器232的第一端的第二端。漏触保护电阻器232还包括电连接到第二节点N2的第二端。触发保护E模式HEMT 223包括接收低通滤波电压VLP的栅极，电连接到第一节点N1的源极和电连接到组合节点244的漏极。
误触发保护电阻器232和误触发保护电容器233用作低通滤波器，其通过对第二节点N2和第一节点N1之间的电压差进行低通滤波来生成低通滤波电压VLP。如图7所示，低通滤波电压VLP被提供给误触发保护E模式HEMT 223的栅极。以这种方式配置误触发保护电路213使得误触发保护电路213下拉组合节点244和当在第一和第二节点N1，N2之间达到稳态电压条件时关断MESFET钳位电路212。然而，当ESD/EOS事件存在于第一和第二节点N1，N2之间时，RC触发网络414可以上拉组合节点75的电压并激活MESFET钳位器212。
在一个实施例中，将误触发保护电阻器232和误触发保护电容器233组合以实现在约1us至约100us范围内(例如50us)的R*C时间常数。然而，其他R*C时间常数值也是可能的。
反馈D模式HEMT 221和反馈电阻器231操作以产生反馈电压VFBK，这有助于维持MESFET钳位器212在ESD/EOS事件的整个持续时间内导通。例如，反馈D模式HEMT 221的栅极电连接到D模式HEMT 75的栅极以提供电流镜，因此流过反馈D模式HEMT 221的电流相对于电流a流过MESFET钳位电路212的D模式HEMT 75.通过反馈D模式HEMT 221的电流被提供给反馈电阻231，以产生反馈电压VFBK，其控制反馈E-模式HEMT 222的激活。因此，当MESFET钳位器212导通时，反馈E模式HEMT由反馈电压VFBK导通，从而提供上拉组合节点244的反馈。在ESD/EOS事件结束之后，流过的电流MESFET钳位电路212的D模式HEMT 75减小，导致反馈电压V FBK和反馈E模式HEMT 222关断的相应减小。
因此，所示的误触发保护电路213提供对MESFET钳位器212的激活的稳健控制，既防止MESFET钳位器212的非预期激活，又确保在RC触发网络41激活MESFET钳位器212，MESFET钳位器212保持导通达满ESD/EOS事件的持续时间。
化合物半导体保护钳位器240的额外细节可如先前所描述。
图8是针对化合物半导体保护钳位器90的一个实施方案的传输线脉冲(TLP)电流对TLP电压的曲线图300图4B。电压沿水平轴表示，电流沿垂直轴表示。TLP施加具有大约600ps上升时间和大约100ns脉冲宽度的脉冲。在“准静态”条件下捕获电流和电压读数，作为对应于图8中每个数据点的约20ns和80ns之间的平均电压和电流读数。
曲线图300包括根据HBM(人体模型)分类标准的对于>200V保护水平的图4B的化合物半导体保护钳位器90的一个实施方案的电流对电压响应301。所示的电流对电压响应301示出了大约14.5V的触发电压和大约12.5V的保持电压。尽管图8中示出了TLP数据的一个示例，但是TLP数据可以随着各种因素而变化，包括电路实施和/或制造过程。
图9是如上文关于图8所描述的图4B的化合物半导体保护钳位器90的一个实施方案的泄漏电流对电压的曲线图310。电压沿着水平轴表示，且电流沿着垂直轴。
曲线图310包括25℃下的第一电流对电压响应311，85℃下的第二电流对电压响应311和125℃下的第三电流对电压响应311。如图9所示，化合物半导体保护钳在高达约125℃的约5V的工作电压下表现出小于约6μA的漏电流。尽管图9中示出了泄漏电流对电压数据的一个示例，但泄漏电流对电压数据可以随各种因素变化，包括电路实现和/或制造工艺。
图10是根据一个实施例的HEMT 400的横截面。HEMT 400在GaAs衬底421上实现，并且包括异质结结构422，源极区426，漏极区427和栅极区428。异质结结构422包括设置在GaAs衬底421上的InGaAs层423，设置在InGaAs层423上的AlGaAs间隔层424和设置在GaAs衬底421上的n型砷化铝镓(n-AlGaAs)层425。
源极区426设置在异质结结构422上，并包括第一n型GaAs区430a，设置在第一n型GaAs区430a上的第一高掺杂n型GaAs区431a，接触区432a设置在第一高掺杂n型GaAs区431a之上。另外，漏极区域427设置在异质结结构422上，并且包括第二n型GaAs区域430b，设置在第二n型GaAs区域430b上的第二高掺杂n型GaAs区域431b，以及第二接触区域432b设置在第二高掺杂n型GaAs区域431b之上。
栅极区域436设置在源极区域426和漏极区域427之间的异质结结构422上。栅极区域436使用金属来实现，并且可以是E模式栅极或D模式栅极，取决于实施例。例如，栅极区域436可以使用镍(Ni)，金(Au)，钛(Ti)或铂(Pt)中的至少一种来实现。与栅极区域428和异质结结构422相关联的金属-半导体结作为肖特基栅极二极管操作。
图10的HEMT 400示出了可以用于实现本文所述的HEMT的结构的一个示例。然而，可以实现HEMT在其他方面。例如，尽管已经在GaAs工艺的上下文中示出了HEMT 400，但是本文的教导适用于其它化合物半导体技术，包括例如GaN和InP技术。
HEMT 400的附加细节可以如前所述。
图11是根据一个实施例的非均匀集成化合物半导体电路500的横截面。非均匀集成化合物半导体电路500包括硅(Si)衬底501，第一缓冲结构502，芯片级模板503，第二缓冲结构504，第三缓冲结构505，第四缓冲结构506，第一化合物半导体电路511，第一隔离结构514，第二化合物半导体电路512，第二隔离结构515和Si电路513。
所示的非均匀地集成的化合物半导体电路500示出了在异质衬底上集成化合物半导体电路的一个示例。虽然在此实例中使用Si衬底501，但衬底的其它实施方案可能，包括但不限于碳化硅(SiC)衬底。
尽管示出了一个具体实施例，但是各种配置是可能的，包括例如具有缓冲器结构、隔离结构和/或芯片尺寸模板的不同布置的实现。此外，虽然图11示出了包括两个化合物半导体电路和一个Si电路的实施例，但是可以包括更多或更少的化合物半导体电路和/或Si电路。此外，非均匀集成化合物半导体电路500可以包括其他电路和/或结构。
所示的第一化合物半导体电路511包括第一化合物半导体保护钳位器521，并且第二化合物半导体电路512包括第二化合物半导体保护钳位器522。然而，其它配置是可能的，包括具有更多或更少化合物半导体保护钳位器。第一和第二化合物半导体保护钳位器521,522可以提供化合物半导体电路511，512和/或其他异质衬底电路513(包括例如金属氧化物半导体(MOS)晶体管)的ESD/EOS保护。
因此，所示实施例实现了共享公共Si衬底501的多工艺技术功能块。另外，由化合物半导体保护钳位器521、522提供ESD/EOS保护。在某些实施方式中，化合物半导体保护钳位器521、522通过后端金属化连接以保护公共衬底501的相邻电路块。
非均匀地集成的化合物半导体电路500的另外的细节可以如前所述。
本文所使用的诸如之上、之上、上方等的术语指的是如图所示的定向的设备，并且应当相应地进行解释。它也应该因为通过用不同的杂质或不同的杂质浓度掺杂半导体材料的不同部分来限定半导体器件(例如晶体管)内的区域，所以在完成的器件中实际上可能不存在不同区域之间的离散的物理边界，而是区域可以从一个过渡到另一个。附图中所示的一些边界是这种类型的，并且仅仅为了读者的帮助而示出为突然结构。
应用
采用上述保护方案的设备可以是实现到各种电子设备和接口应用程序。示例电子设备可以包括但不限于消费电子产品或其部分消费电子产品。例如，化合物半导体保护器件可以包括在包括射频和/或微波电路的单片微波集成电路(MMIC)上，诸如功率放大器、低噪声放大器、压控振荡器、混频器、调谐器、谐振器、衰减器和/或开关。消费电子产品可以包括但不限于移动电话、电话、电视、计算机监视器、计算机、手持式计算机、个人数字助理(PDA)、汽车、车辆发动机管理控制器、变速器控制器、安全带控制器、防抱死制动系统控制器、摄像机、相机、数字相机、便携式存储器芯片、洗衣机、烘干机、洗衣机/干衣机、复印机、传真机、扫描仪、多功能外围设备，等等。此外，电子设备可以包括未完成的产品，包括用于产品工业，医疗和汽车应用。
前述描述和权利要求可以指代元件或特征被“连接”或“耦合”在一起。如本文所使用的，除非另有明确说明，“连接”是指一个元件/特征直接或间接地连接到另一个元件/特征元件/特征，而不一定是机械的。同样，除非明确说明，否则，“耦合”是指一个元件/特征直接或间接耦合到另一元件/特征，并且不一定是机械地。因此，虽然各种附图中所示的示意图描绘了元件和部件的示例性布置，额外的中间元件，设备，特征或部件可以存在于实际中(假设所描绘的电路的功能不是不利的)受影响)。
尽管已经根据某些方面描述了本发明实施方案，对本领域普通技术人员显而易见的其它实施方案，包括不提供本文所阐述的所有特征和优点的实施例，也在本发明的范围内。此外，所描述的各种实施例可以组合以提供另外的实施方案。此外，显示了某些功能在一个实施例的上下文中也可以并入其他实施例中。因此，本发明的范围仅通过参考所附的权利要求来限定。

Claims (14)

1.一种化合物半导体电路，包括：
第一节点；
第二节点；
电连接在所述第一节点和所述第二节点之间的化合物半导体保护钳位器，其中所述化合物半导体保护钳位器包括：
电阻器-电容器RC触发网络，被配置为检测在第一节点和第二节点之间存在瞬态过应力事件，其中，所述RC触发网络被配置为响应于检测到所述瞬态过应力事件而生成激活控制信号；
金属-半导体场效应晶体管MESFET钳位器，被配置为从所述RC触发网络接收所述激活控制信号，并基于所述激活控制信号而选择性地激活所述第一节点和第二节点之间的放电路径；
反向保护电路，所述反向保护电路包括响应于负极性瞬态过应力事件激活的肖特基栅极二极管结构；和
误触发保护电路，被配置为基于所述第一节点和所述第二节点之间的电压差的低通滤波而产生低通滤波电压，其中，误触发保护电路基于低通滤波电压而产生误触发保护信号，并且其中所述MESFET钳位器还被配置为基于所述误触发保护信号而选择性地激活所述第一节点和所述第二节点之间的放电路径，
其中，所述化合物半导体保护钳位器实现为没有任何p型注入区。
2.根据权利要求1所述的化合物半导体电路，其中，所述MESFET钳位器包括增强模式、即E模式高电子迁移率晶体管HEMT，其中所述E模式HEMT包括被配置为接收所述激活控制信号的栅极，电连接到第二节点的漏极，以及电连接到第一节点的源极。
3.根据权利要求1所述的化合物半导体电路，其中，所述MESFET钳位器包括串联电连接的耗尽模式、即D模式HEMT和一个或多个肖特基栅极二极管，其中所述D模式HEMT包括被配置为接收所述激活控制信号的栅极，电连接到所述第二节点的漏极，以及经由所述一个或多个肖特基栅极二极管电连接到所述第一节点的源极。
4.根据权利要求1所述的化合物半导体电路，其中，所述MESFET钳位器包括多栅极HEMT，所述多栅极HEMT包括第一耗尽模式、即D模式栅极，第二D模式栅极，位于第一和第二D模式栅极之间的增强模式、即E模式栅极，其中，所述E模式栅极被配置为从所述RC触发网络接收所述激活控制信号。
5.根据权利要求1所述的化合物半导体电路，其中，所述RC触发网络响应于正极性瞬态过应力事件而产生所述激活控制信号，该正极性瞬态过应力事件相对于所述第一节点的电压增加所述第二节点的电压，并且其中所述负极性瞬态过应力事件相对于第一节点的电压降低第二节点的电压。
6.根据权利要求1所述的化合物半导体电路，其中所述误触发保护电路包括晶体管，所述晶体管产生相对于流过MESFET钳位器的电流变化的镜像电流，其中所述误触发保护电路被配置为通过基于镜像电流提供反馈来控制MESFET钳位器的放电路径被激活的持续时间。
7.根据权利要求1所述的化合物半导体电路，还包括由化合物半导体保护钳位器保护的高频功能电路，其中所述高频功能电路包括如下中的至少一个：功率放大器，低噪声放大器，压控振荡器，混频器，调谐器，谐振器，衰减器，或开关。
8.一种化合物半导体保护钳位器，包括：
电阻器-电容器RC触发网络，其被配置为检测在第一节点和第二节点之间的瞬态过应力事件的存在，其中所述RC触发网络被配置为响应于检测所述瞬态过应力事件而产生激活控制信号；和
高电子迁移率晶体管HEMT钳位器，包括：
异质结结构；
源极区，设置在所述异质结结构上方；
漏极区，设置在所述异质结结构上方；和
栅极区，设置在所述异质结结构上方并位于源极区和漏极区之间，其中栅极区接收来自RC触发网络的激活控制信号，并基于激活控制信号而选择性地激活所述第一节点和所述第二节点之间的放电路径；
在所述第一节点和所述第二节点之间与所述HEMT钳位器串联电连接的一个或多个肖特基栅极二极管；和
误触发保护电路，被配置为基于所述第一节点和所述第二节点之间的电压差的低通滤波而产生低通滤波电压，其中，所述误触发保护电路基于所述低通滤波电压而产生所述误触发保护信号，并向栅极区提供所述误触发保护信号，
其中，HEMT钳位器实现为没有任何p型注入区。
9.根据权利要求8所述的化合物半导体保护钳位器，其中，化合物半导体保护钳位器被制造在砷化镓衬底上。
10.根据权利要求8所述的化合物半导体保护钳位器，其中，异质结结构包括铟镓砷区和砷化铝镓区。
11.根据权利要求8所述的化合物半导体保护钳位器，其中所述栅极区包括增强模式、即E模式栅极区。
12.根据权利要求11所述的化合物半导体保护钳位器，进一步包括位于所述异质结结构上方并置于源极区和E模式栅极区之间的第一耗尽模式、即D模式栅极区，以及位于所述异质结结构上方并位于漏极区和E模式栅极区之间的第二D模式栅极区。
13.根据权利要求8所述的化合物半导体保护钳位器，其中，所述栅极区包括耗尽模式、即D模式栅极区。
14.一种保护化合物半导体电路的方法，所述方法包括：
使用化合物半导体保护钳位器的电阻器-电容器RC触发网络检测第一节点和第二节点之间的瞬态过应力事件的存在；
响应于使用RC触发网络检测到所述瞬态过应力事件而产生激活控制信号；
接收所述激活控制信号作为到化合物半导体保护钳位器的金属半导体场效应晶体管MESFET钳位器的输入；
使用MESFET钳位器基于激活控制信号选择性地激活所述第一节点和所述第二节点之间的放电路径；
通过MESFET钳位器并且通过在所述第一节点和所述第二节点之间与所述MESFET钳位器串联电连接的一个或多个肖特基栅极二极管对电流进行放电；
响应于基于所述第一节点和所述第二节点之间的电压差的低通滤波而产生的低通滤波电压，产生误触发保护信号；和
使用MESFET钳位器基于所述误触发保护信号选择性地激活所述第一节点和所述第二节点之间的放电路径，
其中，所述化合物半导体保护钳位器实现为没有任何p型注入区。
CN201710097800.3A 2016-02-23 2017-02-23 化合物半导体电路应用中的瞬态过应力保护的装置和方法 Active CN107104102B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/050,876 US10158029B2 (en) 2016-02-23 2016-02-23 Apparatus and methods for robust overstress protection in compound semiconductor circuit applications
US15/050,876 2016-02-23

Publications (2)

Publication Number Publication Date
CN107104102A CN107104102A (zh) 2017-08-29
CN107104102B true CN107104102B (zh) 2021-10-08

Family

ID=59522526

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710097800.3A Active CN107104102B (zh) 2016-02-23 2017-02-23 化合物半导体电路应用中的瞬态过应力保护的装置和方法

Country Status (3)

Country Link
US (1) US10158029B2 (zh)
CN (1) CN107104102B (zh)
DE (1) DE102017103632B4 (zh)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10199369B2 (en) 2016-03-04 2019-02-05 Analog Devices, Inc. Apparatus and methods for actively-controlled transient overstress protection with false condition shutdown
US10177566B2 (en) 2016-06-21 2019-01-08 Analog Devices, Inc. Apparatus and methods for actively-controlled trigger and latch release thyristor
US10734806B2 (en) 2016-07-21 2020-08-04 Analog Devices, Inc. High voltage clamps with transient activation and activation release control
US10861845B2 (en) 2016-12-06 2020-12-08 Analog Devices, Inc. Active interface resistance modulation switch
US10319714B2 (en) 2017-01-24 2019-06-11 Analog Devices, Inc. Drain-extended metal-oxide-semiconductor bipolar switch for electrical overstress protection
US10404059B2 (en) 2017-02-09 2019-09-03 Analog Devices, Inc. Distributed switches to suppress transient electrical overstress-induced latch-up
TWI695418B (zh) * 2017-09-22 2020-06-01 新唐科技股份有限公司 半導體元件及其製造方法
US10608431B2 (en) 2017-10-26 2020-03-31 Analog Devices, Inc. Silicon controlled rectifier dynamic triggering and shutdown via control signal amplification
KR102508468B1 (ko) * 2018-02-08 2023-03-10 삼성디스플레이 주식회사 표시 장치
CN110661417B (zh) * 2018-06-29 2021-07-27 中国科学院微电子研究所 一种电压传输电路及相关电路结构
WO2020016483A1 (en) * 2018-07-18 2020-01-23 Teknologian Tutkimuskeskus Vtt Oy Active noise source design
US10581423B1 (en) 2018-08-17 2020-03-03 Analog Devices Global Unlimited Company Fault tolerant low leakage switch
CN109193601B (zh) 2018-09-25 2020-04-21 华为技术有限公司 一种esd保护电路
US11456597B2 (en) * 2018-10-22 2022-09-27 David L. Whitney Input protection and level shifter circuit
US11387648B2 (en) 2019-01-10 2022-07-12 Analog Devices International Unlimited Company Electrical overstress protection with low leakage current for high voltage tolerant high speed interfaces
US11004849B2 (en) 2019-03-06 2021-05-11 Analog Devices, Inc. Distributed electrical overstress protection for large density and high data rate communication applications
DE102020111863A1 (de) 2019-05-03 2020-11-05 Analog Devices International Unlimited Company Gegen elektrische Überlastung tolerante Mikrowellenverstärker
US11469717B2 (en) * 2019-05-03 2022-10-11 Analog Devices International Unlimited Company Microwave amplifiers tolerant to electrical overstress
CN114093864B (zh) * 2019-05-15 2023-12-22 英诺赛科（珠海）科技有限公司 静电防护电路及电子装置
CN112310045A (zh) * 2019-07-26 2021-02-02 世界先进积体电路股份有限公司 半导体装置及其操作方法
US12032014B2 (en) 2019-09-09 2024-07-09 Analog Devices International Unlimited Company Semiconductor device configured for gate dielectric monitoring
US11552190B2 (en) 2019-12-12 2023-01-10 Analog Devices International Unlimited Company High voltage double-diffused metal oxide semiconductor transistor with isolated parasitic bipolar junction transistor region
CN211063338U (zh) * 2019-12-28 2020-07-21 南京米乐为微电子科技有限公司 一种紧凑型放大器供电端口静电保护电路
CN111192872A (zh) * 2020-01-07 2020-05-22 英诺赛科（珠海）科技有限公司 集成在氮化镓半导体装置上的嵌位电路及相关半导体装置
US11595036B2 (en) 2020-04-30 2023-02-28 Analog Devices, Inc. FinFET thyristors for protecting high-speed communication interfaces
CN112259605B (zh) * 2020-10-22 2022-08-23 东南大学 一种耐瞬时电流冲击的异质结半导体器件
US11646576B2 (en) 2021-09-08 2023-05-09 Analog Devices International Unlimited Company Electrical overstress protection of microelectromechanical systems
CN118591889A (zh) * 2022-01-28 2024-09-03 罗姆股份有限公司 半导体装置和半导体模块
US20240063301A1 (en) 2022-08-19 2024-02-22 Globalfoundries U.S. Inc. Protective structure with depletion-mode and enhancement-mode transistors
CN118412349B (zh) * 2024-07-04 2024-10-01 芯百特微电子(无锡)有限公司 Esd保护陷波电路和放大器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7593204B1 (en) * 2006-06-06 2009-09-22 Rf Micro Devices, Inc. On-chip ESD protection circuit for radio frequency (RF) integrated circuits
US7881030B1 (en) * 2008-07-07 2011-02-01 Rf Micro Devices, Inc. Enhancement-mode field effect transistor based electrostatic discharge protection circuit

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE33584E (en) 1979-12-28 1991-05-07 Fujitsu Limited High electron mobility single heterojunction semiconductor devices
JPH0714853A (ja) 1993-06-18 1995-01-17 Fujitsu Ltd シリコン基板上の化合物半導体装置とその製造方法
US7202114B2 (en) 2004-01-13 2007-04-10 Intersil Americas Inc. On-chip structure for electrostatic discharge (ESD) protection
US7285828B2 (en) 2005-01-12 2007-10-23 Intersail Americas Inc. Electrostatic discharge protection device for digital circuits and for applications with input/output bipolar voltage much higher than the core circuit power supply
US7566914B2 (en) 2005-07-07 2009-07-28 Intersil Americas Inc. Devices with adjustable dual-polarity trigger- and holding-voltage/current for high level of electrostatic discharge protection in sub-micron mixed signal CMOS/BiCMOS integrated circuits
US7679870B2 (en) * 2006-10-02 2010-03-16 Win Semiconductors Corp. On-chip ESD protection circuit using enhancement-mode HEMT/MESFET technology
JP2009087962A (ja) * 2007-09-27 2009-04-23 Panasonic Corp 保護回路及び半導体集積回路
US8159003B2 (en) 2007-11-26 2012-04-17 International Rectifier Corporation III-nitride wafer and devices formed in a III-nitride wafer
JP5439725B2 (ja) 2008-02-20 2014-03-12 サンケン電気株式会社 半導体スイッチング装置
US8238067B2 (en) * 2008-12-11 2012-08-07 Ati Technologies Ulc Electrostatic discharge circuit and method
US8044457B2 (en) 2009-06-29 2011-10-25 Analog Devices, Inc. Transient over-voltage clamp
US8222698B2 (en) 2009-06-29 2012-07-17 Analog Devices, Inc. Bond pad with integrated transient over-voltage protection
US8320091B2 (en) 2010-03-25 2012-11-27 Analog Devices, Inc. Apparatus and method for electronic circuit protection
US8432651B2 (en) 2010-06-09 2013-04-30 Analog Devices, Inc. Apparatus and method for electronic systems reliability
US8665571B2 (en) 2011-05-18 2014-03-04 Analog Devices, Inc. Apparatus and method for integrated circuit protection
US8368116B2 (en) 2010-06-09 2013-02-05 Analog Devices, Inc. Apparatus and method for protecting electronic circuits
US8422187B2 (en) 2010-07-02 2013-04-16 Analog Devices, Inc. Apparatus and method for electronic circuit protection
US8416543B2 (en) 2010-07-08 2013-04-09 Analog Devices, Inc. Apparatus and method for electronic circuit protection
US8553380B2 (en) 2010-07-08 2013-10-08 Analog Devices, Inc. Apparatus and method for electronic circuit protection
US8466489B2 (en) 2011-02-04 2013-06-18 Analog Devices, Inc. Apparatus and method for transient electrical overstress protection
US8592860B2 (en) 2011-02-11 2013-11-26 Analog Devices, Inc. Apparatus and method for protection of electronic circuits operating under high stress conditions
US9171963B2 (en) 2011-04-11 2015-10-27 University Of Central Florida Research Foundation, Inc. Electrostatic discharge shunting circuit
US9728532B2 (en) 2011-04-13 2017-08-08 Qorvo Us, Inc. Clamp based ESD protection circuits
US8564065B2 (en) 2011-06-03 2013-10-22 Analog Devices, Inc. Circuit architecture for metal oxide semiconductor (MOS) output driver electrical overstress self-protection
US8680620B2 (en) 2011-08-04 2014-03-25 Analog Devices, Inc. Bi-directional blocking voltage protection devices and methods of forming the same
US8947841B2 (en) 2012-02-13 2015-02-03 Analog Devices, Inc. Protection systems for integrated circuits and methods of forming the same
US8946822B2 (en) 2012-03-19 2015-02-03 Analog Devices, Inc. Apparatus and method for protection of precision mixed-signal electronic circuits
US8610251B1 (en) 2012-06-01 2013-12-17 Analog Devices, Inc. Low voltage protection devices for precision transceivers and methods of forming the same
US8637899B2 (en) 2012-06-08 2014-01-28 Analog Devices, Inc. Method and apparatus for protection and high voltage isolation of low voltage communication interface terminals
US9088256B2 (en) 2012-08-08 2015-07-21 Analog Devices, Inc. Apparatus and methods for amplifier fault protection
US8723227B2 (en) * 2012-09-24 2014-05-13 Analog Devices, Inc. Heterojunction compound semiconductor protection clamps and methods of forming the same
US9184098B2 (en) 2012-09-24 2015-11-10 Analog Devices, Inc. Bidirectional heterojunction compound semiconductor protection devices and methods of forming the same
US8958187B2 (en) 2012-11-09 2015-02-17 Analog Devices, Inc. Active detection and protection of sensitive circuits against transient electrical stress events
US8796729B2 (en) 2012-11-20 2014-08-05 Analog Devices, Inc. Junction-isolated blocking voltage devices with integrated protection structures and methods of forming the same
US9006781B2 (en) 2012-12-19 2015-04-14 Analog Devices, Inc. Devices for monolithic data conversion interface protection and methods of forming the same
US8860080B2 (en) 2012-12-19 2014-10-14 Analog Devices, Inc. Interface protection device with integrated supply clamp and method of forming the same
US9123540B2 (en) 2013-01-30 2015-09-01 Analog Devices, Inc. Apparatus for high speed signal processing interface
US9275991B2 (en) 2013-02-13 2016-03-01 Analog Devices, Inc. Apparatus for transceiver signal isolation and voltage clamp
US9431390B2 (en) 2013-05-03 2016-08-30 Microchip Technology Incorporated Compact electrostatic discharge (ESD) protection structure
US9147677B2 (en) 2013-05-16 2015-09-29 Analog Devices Global Dual-tub junction-isolated voltage clamp devices for protecting low voltage circuitry connected between high voltage interface pins and methods of forming the same
US9171832B2 (en) 2013-05-24 2015-10-27 Analog Devices, Inc. Analog switch with high bipolar blocking voltage in low voltage CMOS process
US9293912B2 (en) * 2013-09-11 2016-03-22 Analog Devices, Inc. High voltage tolerant supply clamp
JP6237183B2 (ja) * 2013-12-09 2017-11-29 セイコーエプソン株式会社 静電気保護回路及び半導体集積回路装置
EP2942803B1 (en) * 2014-05-08 2019-08-21 Flosfia Inc. Crystalline multilayer structure and semiconductor device
US9634482B2 (en) 2014-07-18 2017-04-25 Analog Devices, Inc. Apparatus and methods for transient overstress protection with active feedback
US9478608B2 (en) 2014-11-18 2016-10-25 Analog Devices, Inc. Apparatus and methods for transceiver interface overvoltage clamping
US10068894B2 (en) 2015-01-12 2018-09-04 Analog Devices, Inc. Low leakage bidirectional clamps and methods of forming the same
US9929142B2 (en) 2015-03-04 2018-03-27 Analog Devices, Inc. Apparatus and methods for overvoltage switches with active leakage current compensation
US9871373B2 (en) 2015-03-27 2018-01-16 Analog Devices Global Electrical overstress recording and/or harvesting
US9673187B2 (en) 2015-04-07 2017-06-06 Analog Devices, Inc. High speed interface protection apparatus
US9954356B2 (en) 2015-05-15 2018-04-24 Analog Devices, Inc. Electrostatic discharge protection circuits for radio frequency communication systems
US10199369B2 (en) 2016-03-04 2019-02-05 Analog Devices, Inc. Apparatus and methods for actively-controlled transient overstress protection with false condition shutdown
US9831233B2 (en) 2016-04-29 2017-11-28 Analog Devices Global Apparatuses for communication systems transceiver interfaces

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7593204B1 (en) * 2006-06-06 2009-09-22 Rf Micro Devices, Inc. On-chip ESD protection circuit for radio frequency (RF) integrated circuits
US7881030B1 (en) * 2008-07-07 2011-02-01 Rf Micro Devices, Inc. Enhancement-mode field effect transistor based electrostatic discharge protection circuit

Also Published As

Publication number Publication date
CN107104102A (zh) 2017-08-29
DE102017103632A1 (de) 2017-08-24
US10158029B2 (en) 2018-12-18
US20170243862A1 (en) 2017-08-24
DE102017103632B4 (de) 2020-09-24

Similar Documents

Publication Publication Date Title
CN107104102B (zh) 化合物半导体电路应用中的瞬态过应力保护的装置和方法
US9184098B2 (en) Bidirectional heterojunction compound semiconductor protection devices and methods of forming the same
US8723227B2 (en) Heterojunction compound semiconductor protection clamps and methods of forming the same
US9685432B2 (en) Compact electrostatic discharge (ESD) protection structure
US11764210B2 (en) Electrostatic protection circuit and electronic device
TWI518866B (zh) 靜電放電分流電路
EP3966863A1 (en) Iii-v semiconductor device with integrated protection functions
US10438940B2 (en) ESD protection for depletion-mode devices
CN112534570B (zh) 具有增强模式和耗尽模式晶体管二者的单片微波集成电路
US11699899B2 (en) Electronic device and electrostatic discharge protection circuit
US20240204058A1 (en) Nitride-based bidirectional switching device for battery management and method for manufacturing the same
CN115004367B (zh) 用于电子装置的保护电路的晶片级调节的方法和用于促进所述方法的晶片
US20230231399A1 (en) Nitride-based bidirectional switching device for battery management and method for manufacturing the same
US20230317726A1 (en) Guard region for an integrated circuit
CN117616659A (zh) 连接到电池的电路系统、调节电路及其方法
CN117642861A (zh) 半导体器件结构及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant