CN107093608A - 阵列基板及其制造方法、显示装置 - Google Patents

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Abstract

本发明提供一种阵列基板及其制造方法、显示装置。该阵列基板包括衬底基板及位于所述衬底基板上的信号线和至少一个连接图形，所述连接图形与所述信号线并联。本发明所提供的阵列基板及其制造方法、显示装置，通过连接图形与信号线并联，无需制作较宽的信号线即可减小信号线的线电阻，保证了产品开口率，减小了信号线之间产生的寄生电容。

Description

阵列基板及其制造方法、显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种阵列基板及其制造方法、显示装置。
背景技术
在大尺寸的阵列基板的制造过程中，为了避免制作的栅线和数据线过长而导致栅线和数据线的末端充电率低，通常采用制作较宽的栅线和数据线的方式来减小信号线的线电阻，从而提高栅线和数据线的末端充电率。
但现有技术的阵列基板的制造过程中，较宽的栅线和数据线往往会降低产品的开口率，且增大了栅线和数据线之间产生的寄生电容。
发明内容
本发明提供一种阵列基板及其制造方法、显示装置，用于减小信号线的线电阻，保证产品的开口率及减小信号线之间产生的寄生电容的作用。
为实现上述目的，本发明提供了一种阵列基板，该阵列基板包括衬底基板及位于所述衬底基板上的信号线和至少一个连接图形，所述连接图形与所述信号线并联。
可选地，所述信号线包括栅线，所述连接图形包括至少一层第一子连接图形，所述第一子连接图形与所述栅线并联。
可选地，所述信号线包括数据线，所述连接图形包括至少一层第二子连接图形，所述第二子连接图形与所述数据线并联。
可选地，若所述信号线包括栅线时，所述阵列基板还包括位于所述衬底基板上的数据线，栅线和数据线交叉限定出像素单元，像素单元包括薄膜晶体管和与薄膜晶体管连接的像素电极，所述第一子连接图形的数量为两个，两个所述第一子连接图形分别为数据线图形和第一像素电极图形，所述数据线图形和所述数据线同层设置，所述第一像素电极图形和所述像素电极同层设置。
可选地，若所述信号线包括数据线时，所述阵列基板还包括位于所述衬底基板上的栅线，栅线和数据线交叉限定出像素单元，像素单元包括薄膜晶体管和与薄膜晶体管连接的像素电极，所述第二子连接图形的数量为两个，两个所述第二子连接图形分别为栅线图形和第二像素电极图形，所述栅线图形和所述栅线同层设置，所述第二像素电极图形和所述像素电极同层设置。
可选地，若所述信号线包括栅线时，所述阵列基板还包括栅极绝缘层、钝化层，所述栅极绝缘层位于所述栅线之上，所述数据线位于所述栅极绝缘层之上，所述钝化层位于所述数据线之上，所述像素电极位于所述钝化层之上，所述栅极绝缘层上设置有至少两个第一过孔，所述钝化层上设置有至少两个第二过孔，所述数据线图形通过至少两个所述第一过孔与所述栅线连接，所述第一像素电极图形通过至少两个所述第二过孔与所述数据线图形连接。
可选地，若所述信号线包括数据线时，所述阵列基板还包括栅极绝缘层、钝化层，所述栅极绝缘层位于所述栅线之上，所述数据线位于所述栅极绝缘层之上，所述钝化层位于所述数据线之上，所述像素电极位于所述钝化层之上，所述栅极绝缘层上设置有至少两个第三过孔，所述钝化层上设置有至少两个第四过孔，所述数据线通过至少两个所述第三过孔与所述栅线图形连接，所述第二像素电极图形通过至少两个所述第四过孔与所述数据线连接。
为实现上述目的，本发明还提供了一种显示装置，该显示装置包括相对设置的对置基板和上述的阵列基板。
为实现上述目的，本发明还提供了一种阵列基板的制造方法，该阵列基板的制造方法包括：
在衬底基板上形成信号线和至少一个连接图形，所述连接图形与所述信号线并联。
可选地，所述信号线包括栅线和数据线，所述连接图形包括第一子连接图形和至少一个第二子连接图形，所述第一子连接图形包括数据线图形和第一像素电极图形，所述第二子连接图形包括栅线图形和第二像素电极图形；所述在衬底基板上形成信号线和至少一个连接图形，所述连接图形与所述信号线并联包括：
在所述衬底基板上形成所述栅线和所述栅线图形；
在所述栅线和所述栅线图形上形成栅极绝缘层；
对所述栅极绝缘层进行构图工艺，形成至少两个第一过孔和至少两个第三过孔；
在所述栅极绝缘层上形成所述数据线和所述数据线图形，所述数据线图形通过至少两个所述第一过孔与所述栅线连接，所述数据线通过至少两个所述第三过孔与所述栅线图形连接；
在所述数据线和所述数据线图形上形成钝化层；
对所述钝化层进行构图工艺，形成至少两个第二过孔和至少两个第四过孔；
在所述钝化层上形成像素电极、第一像素电极图形和第二像素电极图形，所述第一像素电极图形通过至少两个所述第二过孔与所述数据线图形连接，所述第二像素电极图形通过至少两个所述第四过孔与所述数据线连接。
本发明的有益效果：
本发明所提供的阵列基板及其制造方法、显示装置中，通过连接图形与信号线并联，无需制作较宽的信号线即可减小信号线的线电阻，保证了产品开口率，减小了信号线之间产生的寄生电容。
附图说明
图1为本发明实施例一提供的一种阵列基板的结构示意图；
图2为图1中的阵列基板的A-A’向剖面图；
图3为图1中阵列基板的B-B’向剖面图；
图4为本发明实施例三提供的一种阵列基板的制造方法的流程图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的阵列基板及其制造方法、显示装置进行详细描述。
图1为本发明实施例一提供的一种阵列基板的结构示意图，图2为图1中的阵列基板的A-A’向剖面图，图3为图1中阵列基板的B-B’向剖面图，如图1至图3所示，该阵列基板包括衬底基板1及位于衬底基板1上的信号线和至少一个连接图形，连接图形与信号线并联。
本实施例中，信号线包括栅线或者数据线。信号线的数量为多条。其中，优选地，多条信号线可以为多条栅线2，或者多条信号线也可以为多条数据线6。
本实施例中，优选地，每条信号线均可以对应设置至少一个连接图形，每个连接图形与对应的一条信号线之间的连接方式为并联。因此可以减少信号线的线电阻，从而可以提高信号线的末端充电率。
本实施例中，当连接图形的数量为多个时，多个连接图形间隔设置于对应的信号线上。
本实施例中，若信号线为栅线2时，连接图形包括至少一层第一子连接图形，第一子连接图形与栅线2并联。因此在实际制作栅线的过程中，无需通过制作较宽的栅线即可减小栅线的线电阻，提高了栅线的末端充电率，且保证了开口率。
优选地，第一子连接图形与栅线2之间位置对应设置。需要说明的是，此处所说的位置对应设置是指第一子连接图形可以位于栅线2上方或栅线下方。本实施例中，优选地，至少一层第一子连接图形位于栅线2上方。
优选地，第一子连接图形的宽度小于或等于栅线2的宽度。由于第一子连接图形的宽度小于或等于栅线2的宽度，因此设置第一子连接图形时不会降低开口率。
本实施例中，如图3所示，阵列基板还包括位于衬底基板1上的数据线6，栅线2和数据线6交叉限定出像素单元，像素单元包括薄膜晶体管和与薄膜晶体管连接的像素电极3，优选地，第一子连接图形的数量为两个，两个第一子连接图形分别为数据线图形61和第一像素电极图形31，数据线图形61和数据线6同层设置，第一像素电极图形31和像素电极3同层设置。其中，优选地，像素电极3和第一像素电极图形31的材料均为ITO。
需要说明的是，本实施例中，每个数据线图形61独立设置，不与数据线6和其他数据线图形连接。
本实施例中，第一子连接图形的数量不仅限于两个，还可以为三个及以上，第一子连接图形还可以为其他图形，本实施例对于第一子连接图形的数量和图形不作任何限制。
优选地，如图1和3所示，阵列基板还包括栅极绝缘层4、钝化层5，栅极绝缘层4位于栅线2之上，数据线6位于栅极绝缘层4之上，钝化层5位于数据线6之上，像素电极3位于钝化层5之上，栅极绝缘层4上设置有至少两个第一过孔41，钝化层5上设置有至少两个第二过孔51，数据线图形61通过至少两个第一过孔41与栅线2连接，第一像素电极图形31通过至少两个第二过孔51与数据线图形61连接。
可以理解的是，数据线图形61通过至少两个第一过孔41与栅线2连接，第一像素电极图形31通过至少两个第二过孔51与数据线图形61连接以使栅线2、数据线图形61和第一像素电极31两两之间形成并联电路，而根据并联电路电阻公式可以推出，此时栅线2的线电阻相比于未并联连接图形的栅线的线电阻较小，即降低了栅线2的线电阻，从而提高了栅线2的末端充电率。
如图1所示，优选地，数据线图形61通过六个第一过孔41与栅线2连接，第一像素电极图形31通过六个第二过孔51与数据线图形61连接。
优选地，至少两个第一过孔41均匀设置于栅极绝缘层4上，至少两个第二过孔51均匀设置于钝化层5上。
优选地，至少两个第一过孔41的大小和形状均相同，至少两个第二过孔51的大小和形状均相同。
本实施例中，信号线为数据线6时，连接图形包括至少一层第二子连接图形，第二子连接图形与数据线6并联。因此在实际制作数据线的过程中，无需通过制作较宽的数据线即可减小数据线的线电阻，提高数据线的末端充电率，且保证了开口率。
优选地，第二子连接图形与数据线6之间位置对应设置。需要说明的是，此处所说的位置对应设置是指第二子连接图形可以位于数据线6上方或数据线6下方。
优选地，第二子连接图形的宽度小于或等于数据线6的宽度。由于第二子连接图形的宽度小于或等于数据线6的宽度，因此设置第二子连接图形时不会降低开口率。
本实施例中，如图2所示，阵列基板还包括位于衬底基板1上的栅线2，栅线2和数据线6交叉限定出像素单元，像素单元包括薄膜晶体管和与薄膜晶体管连接的像素电极3，第二子连接图形的数量为两个，两个第二子连接图形分别为栅线图形21和第二像素电极图形32，栅线图形21和栅线2同层设置，第二像素电极图形32和像素电极3同层设置。其中，优选地，像素电极3和第二像素电极图形32的材料均为ITO。
本实施例中，优选地，栅线图形21位于数据线6的下方，第二像素电极图形32位于数据线6的上方。
需要说明的是，本实施例中，每个栅线图形21独立设置，不与栅线2和其他栅线图形连接。
本实施例中，第二子连接图形的数量不仅限于两个，还可以为三个及以上，第二子连接图形还可以为其他图形，本实施例对于第二子连接图形的数量和图形不作任何限制。
优选地，如图2所示，阵列基板还包括栅极绝缘层4、钝化层5，栅极绝缘层4位于栅线2之上，数据线6位于栅极绝缘层4之上，钝化层5位于数据线6之上，像素电极3位于钝化层5之上，栅极绝缘层4上设置有至少两个第三过孔42，钝化层5上设置有至少两个第四过孔52，数据线6通过至少两个第三过孔42与栅线图形21连接，第二像素电极图形32通过至少两个第四过孔52与数据线6连接。
可以理解的是，数据线6通过至少两个第三过孔42与栅线图形21连接，第二像素电极图形32通过至少两个第四过孔52与数据线6连接以使数据线6、栅线图形21和第二像素电极32两两之间形成并联电路，而根据并联电路电阻公式可以推出，此时数据线6的线电阻相比于未并联连接图形的数据线的线电阻较小，即降低了数据线6的线电阻，从而提高了数据线6的末端充电率。
如图1所示，优选地，数据线6通过六个第三过孔42与栅线图形21连接，第二像素电极图形32通过六个第四过孔52与数据线6连接。
优选地，优选地，至少两个第三过孔42均匀设置于栅极绝缘层4上，至少两个第四过孔52均匀设置于钝化层5上。
优选地，至少两个第三过孔42的大小和形状均相同，至少两个第二过孔52的大小和形状均相同。本实施例中，如图1所示，薄膜晶体管包括栅极、源极62、漏极63和有源层7，源极62与有源层7连接，漏极63与有源层7连接，像素电极3与漏极63连接，源极62和漏极63与数据线6同层形成。源极62还与数据线6连接。
具体地，像素电极3通过第五过孔53与漏极63连接。
本实施例中，优选地，以栅线2作为栅极。
需要说明的是，本实施例中，信号线还可以同时包括栅线2和数据线6，则连接图形包括至少一层第一子连接图形和至少一层第二子连接图形，第一子连接图形与栅线2并联，第二子连接图形与数据线6并联。而对于本实施例中关于信号线还可以同时包括栅线2和数据线6时的描述可参见上述分别对信号线为栅线2时和对信号线为数据线6时的描述，此处不再具体赘述。
需要说明的是，本实施例中，信号线还可以为其他种类的信号线，并不仅限于栅线和数据线，此处不再一一列举。
本实施例所提供的阵列基板中，通过连接图形与信号线并联，无需制作较宽的信号线即可减小信号线的线电阻，保证了产品的开口率，减小了信号线之间产生的寄生电容。
本发明实施例二提供了一种显示装置，包括相对设置的对置基板和上述实施例一所提供的阵列基板。
优选地，对置基板为彩膜基板。
本实施例中，显示装置可包括扭曲向列型(Twisted Nematic，简称：TN)显示装置、平面转换(In-Plane Switching，简称：IPS)显示装置或者边缘场开关技术(Fringe FieldSwitching，简称：FFS)显示装置。
需要说明的是，本实施例的具体描述可参见上述实施例一，此处不再赘述。
本实施例所提供的显示装置中，通过连接图形与信号线并联，无需制作较宽的信号线即可减小信号线的线电阻，保证了产品的开口率，减小了信号线之间产生的寄生电容。
本发明实施例三提供了一种阵列基板的制造方法，用于制造上述实施例一所提供的阵列基板，该阵列基板的制造方法包括：
在衬底基板上形成信号线和至少一个连接图形，连接图形与所述信号线并联。
本实施例中，优选地，信号线包括栅线和数据线，连接图形包括第一子连接图形和至少一个第二子连接图形，第一子连接图形包括数据线图形和第一像素电极图形，第二子连接图形包括栅线图形和第二像素电极图形。
图4为本发明实施例三提供的一种阵列基板的制造方法的流程图，如图4所示，具体地，在衬底基板上形成信号线和至少一个连接图形，连接图形与所述信号线并联包括：
步骤401、在衬底基板上形成栅线和栅线图形。
具体地。步骤401包括：
步骤401a、在衬底基板上沉积栅线材料层。
步骤401b、对栅线材料层进行构图工艺，形成栅线和栅线图形。
需要说明的是，本实施例中，以栅线作为栅极。
步骤402、在栅线和栅极图形上形成栅极绝缘层。
具体地步骤402包括：在栅线和栅极图形上沉积栅极绝缘层。
步骤403、对栅极绝缘层进行构图工艺，形成至少两个第一过孔和至少两个第三过孔。
步骤404、在栅极绝缘层上形成有源层。
具体地，步骤404包括：
步骤404a、在栅极绝缘层上沉积有源材料层。
步骤404b、对有源材料进行构图工艺，形成有源层。
步骤405、在有源层上形成源极、漏极、数据线和数据线图形，数据线图形通过至少两个第一过孔与栅线连接，数据线通过至少两个第三过孔与栅线图形连接，源极与有源层连接，漏极与有源层连接以形成薄膜晶体管。
本步骤中，优选地，部分数据线图形形成于至少两个第一过孔中以实现与栅线连接，部分数据线形成于至少两个第三过孔中以实现与栅线图形连接。
具体地，步骤405包括：
步骤405a、在有源层上沉积数据线材料层。
步骤405b、对数据线材料层进行构图工艺，形成源极、漏极、数据线和数据线图形。
步骤406、在源极、漏极、数据线和数据线图形上形成钝化层。
具体地，步骤406包括：在源极、漏极、数据线和数据线图形上沉积钝化层。
步骤407、对钝化层进行构图工艺，形成至少两个第二过孔、至少两个第四过孔和多个第五过孔。
步骤408、在钝化层上形成像素电极、第一像素电极图形和第二像素电极图形，第一像素电极图形通过至少两个第二过孔与数据线图形连接，第二像素电极图形通过至少两个第四过孔与数据线连接，像素电极通过第五过孔与漏极连接。
本步骤中，优选地，部分像素电极形成于第五过孔中以实现与漏极连接。
本步骤中，优选地，部分第一像素电极图形形成于至少两个第二过孔中以实现与数据线图形连接，部分第二像素电极图形形成于至少两个第四过孔中以实现与数据线连接。
本实施例中，构图工艺可包括光刻胶涂敷、曝光、显影、刻蚀和光刻胶剥离等工艺。
本实施例所提供的阵列基板的制造方法，用于实现制造上述实施例一所提供的阵列基板，其他具体描述可参见上述实施例一，此处不再赘述。
本实施例所提供的阵列基板的制造方法中，通过连接图形与信号线并联，无需制作较宽的信号线即可减小信号线的线电阻，保证了产品的开口率，减小了信号线之间产生的寄生电容。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种阵列基板，其特征在于，包括衬底基板及位于所述衬底基板上的信号线和至少一个连接图形，所述连接图形与所述信号线并联。
2.根据权利要求1所述的阵列基板，其特征在于，所述信号线包括栅线，所述连接图形包括至少一层第一子连接图形，所述第一子连接图形与所述栅线并联。
3.根据权利要求1所述的阵列基板，其特征在于，所述信号线包括数据线，所述连接图形包括至少一层第二子连接图形，所述第二子连接图形与所述数据线并联。
4.根据权利要求2所述的阵列基板，其特征在于，还包括位于所述衬底基板上的数据线，栅线和数据线交叉限定出像素单元，像素单元包括薄膜晶体管和与薄膜晶体管连接的像素电极，所述第一子连接图形的数量为两个，两个所述第一子连接图形分别为数据线图形和第一像素电极图形，所述数据线图形和所述数据线同层设置，所述第一像素电极图形和所述像素电极同层设置。
5.根据权利要求3所述的阵列基板，其特征在于，还包括位于所述衬底基板上的栅线，栅线和数据线交叉限定出像素单元，像素单元包括薄膜晶体管和与薄膜晶体管连接的像素电极，所述第二子连接图形的数量为两个，两个所述第二子连接图形分别为栅线图形和第二像素电极图形，所述栅线图形和所述栅线同层设置，所述第二像素电极图形和所述像素电极同层设置。
6.根据权利要求4所述的阵列基板，其特征在于，还包括栅极绝缘层、钝化层，所述栅极绝缘层位于所述栅线之上，所述数据线位于所述栅极绝缘层之上，所述钝化层位于所述数据线之上，所述像素电极位于所述钝化层之上，所述栅极绝缘层上设置有至少两个第一过孔，所述钝化层上设置有至少两个第二过孔，所述数据线图形通过至少两个所述第一过孔与所述栅线连接，所述第一像素电极图形通过至少两个所述第二过孔与所述数据线图形连接。
7.根据权利要求5所述的阵列基板，其特征在于，还包括栅极绝缘层、钝化层，所述栅极绝缘层位于所述栅线之上，所述数据线位于所述栅极绝缘层之上，所述钝化层位于所述数据线之上，所述像素电极位于所述钝化层之上，所述栅极绝缘层上设置有至少两个第三过孔，所述钝化层上设置有至少两个第四过孔，所述数据线通过至少两个所述第三过孔与所述栅线图形连接，所述第二像素电极图形通过至少两个所述第四过孔与所述数据线连接。
8.一种显示装置，其特征在于，包括相对设置的对置基板和上述权利要求1至7任一所述的阵列基板。
9.一种阵列基板的制造方法，其特征在于，包括：
在衬底基板上形成信号线和至少一个连接图形，所述连接图形与所述信号线并联。
10.根据权利要求9所述的阵列基板的制造方法，其特征在于，所述信号线包括栅线和数据线，所述连接图形包括第一子连接图形和至少一个第二子连接图形，所述第一子连接图形包括数据线图形和第一像素电极图形，所述第二子连接图形包括栅线图形和第二像素电极图形；所述在衬底基板上形成信号线和至少一个连接图形，所述连接图形与所述信号线并联包括：
在所述衬底基板上形成所述栅线和所述栅线图形；
在所述栅线和所述栅线图形上形成栅极绝缘层；
对所述栅极绝缘层进行构图工艺，形成至少两个第一过孔和至少两个第三过孔；
在所述栅极绝缘层上形成所述数据线和所述数据线图形，所述数据线图形通过至少两个所述第一过孔与所述栅线连接，所述数据线通过至少两个所述第三过孔与所述栅线图形连接；
在所述数据线和所述数据线图形上形成钝化层；
对所述钝化层进行构图工艺，形成至少两个第二过孔和至少两个第四过孔；
在所述钝化层上形成像素电极、第一像素电极图形和第二像素电极图形，所述第一像素电极图形通过至少两个所述第二过孔与所述数据线图形连接，所述第二像素电极图形通过至少两个所述第四过孔与所述数据线连接。
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