CN107046762A - 用于膜上芯片封装的电路板 - Google Patents

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Abstract

本发明涉及一种用于膜上芯片封装的电路板，其能够防止耦合噪声对集成电路的芯块的影响。该电路板可以包括：基膜限定的芯块区，所述芯块区与在集成电路内的芯块的预定位置交叠并具有与所述芯块相同的面积或比所述芯块大的面积；形成在所述基膜上的第一路由图案；和覆盖所述芯块区的第一块图案。所述第一路由图案可以在与所述第一块图案相同的层中形成在所述第一块图案的外侧。

Description

用于膜上芯片封装的电路板
技术领域
本公开涉及一种用于COF(Chip on Film，即，膜上芯片)封装的电路板，更具体地，涉及一种形成有用于传输信号或电力的路由图案并安装有集成电路的用于COF封装的电路板。
背景技术
近来，市场上发布了使用各种光源的平板显示装置。平板显示装置的代表性例子可以包括OLED(有机发光二极管)显示装置。
OLED显示装置是利用OLED来显示图像的自发光显示装置。
一般地，OLED显示装置包括多个像素、被配置成显示图像的显示面板、被配置成向显示面板提供驱动信号的驱动单元、和被配置成分别对显示面板和驱动单元提供用于图像显示的电压和用于进行操作的电压的电源单元。
驱动单元可以被分成时序控制器、源极驱动器和栅极驱动器，并通过封装芯片或集成电路来实施。在驱动单元中包括的源极驱动器和栅极驱动器向显示面板提供源极信号和栅极信号，并与印刷电路板(其上以TCP(带载封装)、COF(膜上芯片)封装或COG(玻璃上芯片)封装的形式安装有显示面板和电源单元)电连接。
在这些封装当中，COF封装具有在电路板上安装有集成电路的结构，且该电路板具有其中形成有用于向由绝缘且柔性的材料制成的基膜传输信号或电力的路由图案的结构。与TCP封装相比，COF封装具有低的热膨胀系数，表现出优异的柔性，使用超薄基膜，并具有以精细间距形成的路由图案。因此，COF封装的使用日渐增加。
在COF封装中，安装在电路板上的集成电路可以通过基膜的路由图案来接收外部信号或电力，且电路板可以包括用于各种用途的路由图案。
集成电路可以在内部被分成数字部分(例如移位寄存器)和模拟部分(例如用于对从数模转换器输出的信号进行处理的缓冲器)。在数字部分和模拟部分之间，对耦合噪声的干扰敏感的部分可以被定义为芯块。
当在与安装在电路板上的集成电路的芯块对应的电路板上形成路由图案时，由路由图案的信号或电压引起的耦合噪声可能对芯块有影响。
耦合噪声可能对芯块的操作有影响，并在严重情况下成为引起集成电路故障的因素。
在OLED显示装置中，显示面板的像素需要供给像素供给电压，像素供给电压包括用于像素的操作的高电位像素供给电压EVDD或低电位像素供给电压EVSS。像素供给电压的供给需要在具有有限区域的COF封装上执行。因此，上述耦合噪声非常可能影响集成电路中的芯块的操作。
因此，需要设计能够防止干扰安装在电路板上的集成电路的芯块的电路板。
发明内容
多个实施方式涉及一种用于COF封装的电路板，其能够改善基膜上的路由图案的结构并防止耦合噪声对实施为封装的集成电路的芯块的影响，所述耦合噪声是由路由图案的信号或电压引起的。
在实施方式中，用于COF封装的电路板可以包括：基膜限定的芯块区，所述芯块区与在集成电路内的芯块的预定位置交叠并具有与所述芯块相同的面积或比所述芯块大的面积；形成在所述基膜上的第一路由图案；和覆盖所述芯块区的第一块图案。所述第一路由图案可以在与所述第一块图案相同的层中形成在所述第一块图案的外侧。
附图说明
图1是示出了根据本发明的实施方式的用于COF封装的电路板的图。
图2是示出了根据本发明另一实施方式的用于COF封装的电路板的图。
图3是示出了根据本发明的又一实施方式的用于COF封装的电路板的图。
图4是示出了根据本发明的又一实施方式的用于COF封装的电路板的图。
具体实施方式
在下文中，将参考附图详细描述本发明的实施方式。在本说明书和权利要求中使用的术语不限于典型的字典定义，而是必须被解释成与本发明的技术思想一致的含义和概念。
在本说明书中描述的实施方式和在附图中示出的配置是本发明的优选的实施方式，而并不代表本发明的全部技术思想。因此，在提交本申请的时间点可以提供能够替代这些实施方式和配置的多种等同方案和修改。
可以如图1中所示来实施用于COF封装的电路板。
参考图1，根据本发明的实施方式的用于COF封装的电路板100被配置成与印刷电路板200和显示面板300电连接。
印刷电路板200包括安装在其上的电源单元或信号源，并且提供用于驱动集成电路或显示面板所需的信号和电力。在图1中未示出电源单元和信号源。从印刷电路板200提供的信号可以包括用于显示图像的数据和用于控制操作的控制信号。
印刷电路板200包括导电图案例如接触垫或配线(形成在与用于COF封装的电路板100接触的表面上)，导电图案用于传输电力和信号。
显示面板300可以包括各种显示面板，例如有机发光显示面板、液晶显示面板和等离子体显示面板。在以下的说明中，有机发光显示面板将被例示为显示面板300。
显示面板300也包括导电图案例如接触垫或配线(形成在与用于COF封装的电路板100接触的表面上)，导电图案用于传输电力和信号。
与印刷电路板200或显示面板300接触的用于COF封装的电路板100的表面，可以通过导电糊与印刷电路板200或显示面板300的导电图案电连接。
用于COF封装的电路板100可以具有安装在与印刷电路板200或显示面板300接触的表面相同的表面或相反的表面上的集成电路。当集成电路安装在与印刷电路板200或显示面板300接触的表面相反的表面上时，在用于COF封装的电路板100的两个表面上的路由图案可以通过通孔电连接。
用于COF封装的电路板100可以包括由绝缘且柔性的材料制成的基膜110和用于传输电力或信号的路由图案120。路由图案120可以形成在与其上安装有集成电路的表面相同的表面和相反的表面中的一个或多个上。为了便于说明，本实施方式基于如下假设：路由图案120形成在其上安装有集成电路的表面上。形成在用于COF封装的基膜110上的路由图案120可以被定义为FLR(Film Level Routing，薄膜级路由)图案。
基膜110可以由聚酰亚胺树脂、环氧系树脂或另一种公知的绝缘材料形成，并具有绝缘性和柔性。
路由图案120可以形成在与其上安装有基膜110的集成电路(未示出)的表面相同的平面上，且由导电金属例如铜的薄膜图案制成。
路由图案120可以包括从印刷电路板200接收信号和电力并向集成电路或显示面板300发送所接收的信号和电力的路由图案，或向印刷电路板200或显示面板300提供从所安装的集成电路输出的信号和电力的路由图案。
路由图案120可以包括在预定位置之间传输信号或电力而没有彼此交叠的各种形状的线或垫。
当集成电路是源极驱动器时，该集成电路可以被分成数字部分，例如锁存器或移位寄存器；和模拟部分，例如用于对从数模转换器输出的信号进行处理的缓冲器。
在数字部分和模拟部分之间，对耦合噪声的干扰敏感的部分可以被定义为芯块170。芯块170可以被定义为数字部分的所有或一部分块、模拟部分的所有或一部分块、或数字部分和模拟部分的块共享部分。
基膜110可以包括在其一个表面上限定的芯片区130和芯块区140。芯片区130是其上安装有集成电路的基膜110的部分区域，而芯块区140是基膜110的另一部分区域，其被限定在芯片区130中并与集成电路的芯块170对应。
在图1中所示的芯块170可以是指安装在基膜110上的芯块，如芯片。
路由图案120的部分可以存在于芯片区130之内和之外。在这种情况下，路由图案120的位于芯片区130中的部分可以被定义为内引线图案，而路由图案120的位于芯片区130之外的其它部分可以被定义为外引线图案。
集成电路具有在朝向用于COF封装的电路板100的表面上的以球、突点或刀棱面(land)形式的连接部，并通过在连接部和路由图案120的内引线图案之间的触点电连接至路由图案120。当集成电路和路由图案120通过引线接合部彼此电连接时，引线接合部可以形成在路由图案120的外引线图案上。
如上所述，根据本发明的实施方式的用于COF封装的电路板100可以包括要安装集成电路的基膜110限定的芯片区130和与在集成电路中的芯块170的预定位置对应的芯块区140，和形成在基膜110上的路由图案。
路由图案120可以形成在芯块区140之外，而芯块区140可形成为具有与集成电路的芯块170相同的面积或比集成电路的芯块170大的面积的空区。
芯片区130的路由图案120可绕过芯块区140使得基膜110的芯块区140形成为空区。
参考图1，芯片区130中的路由图案120具有弯曲的形状以绕过芯块区140。
因此，在根据本发明的实施方式的用于COF封装的电路板100中，如图1中所示的用于传输信号或电力的路由图案120没有形成在基膜110上的芯块区140处，而是芯块区140在没有形成路由图案120之处形成为空区。
当通过用于COF封装的电路板100的路由图案120传输信号或电力时，在使用根据本发明的实施方式的电路板的COF封装中的集成电路的芯块170不会受到耦合噪声的影响。
根据本发明的实施方式的用于COF封装的电路板100可以如在图2中所示来实施。
参考图2，根据本发明的实施方式的用于COF封装的电路板100包括基膜110、路由图案120和芯块图案150。
在图2的配置中，省略了对与图1的部件和功能相同的部件和功能的说明。
参考图2，根据本发明的实施方式的用于COF封装的电路板100包括能够覆盖整个芯块区140的芯块图案150，与图1的配置不同。
芯块图案150形成在基膜110之上从而与芯块区140交叠。芯块图案150由与路由图案相同的导电材料形成。
芯块图案150可以在不施加电压或施加特定电压(例如在集成电路中使用的常用电压)的浮空状态下设定。此时，电平被稳定保持的电压可以被选择为特定的电压。
芯块图案150可以连接至路由图案121以接收电压。例如，用于施加常用电压的路由图案121可以与集成电路或印刷电路板200的特定电压施加端子电连接。
上述芯块图案150可以防止耦合噪声对集成电路的芯块170的影响，所述耦合噪声由与芯块区140相邻的路由图案120的信号或电压引起。因此，集成电路的芯块170可以被稳定地操作而不会被耦合噪声影响。
在图2中，芯块图案150以矩形形状形成，但可以以用于覆盖芯块170的各种形状形成。
芯块图案150可以具有与芯块区140相同的面积或比芯块区140大的面积。
芯块图案150可以包括两个或更多个分开的图案的组合，并且分开的图案中的每个或一部分可以浮空或电压可以被施加到分开的图案中的每个或一部分。
根据本发明的实施方式的用于COF封装的电路板100可以如在图3中所示来实施。
参考图3，根据本发明的实施方式的用于COF封装的电路板100可以包括基膜110、路由图案120和芯块图案150。在图3的配置中，省略了对与图2的部件相同的部件的重复说明。
参考图3，芯块图案150可以与路由图案120的一部分或全部连接，并用于传输信号或电力。即，路由图案的一部分122可以形成为传输被输入到芯块图案150的信号或电力，路由图案的另一部分123可以被形成为传输从芯块图案150输出到外部的信号或电力，且另一路由图案124可以不连接至芯块图案150而是绕过芯块图案150。芯块图案150可以与路由图案122和124集成以向芯块170传输不会引起耦合噪声的相同的信号或电力。
芯块图案150可以具有与如图2中所示的芯块区140相同的面积或比其大的面积。
在图2和图3中，芯块图案150可以被定义为第一块图案。
根据本发明的实施方式的用于COF封装的电路板100可以如在图4中所示来实施。
参考图4，根据本发明的实施方式的用于COF封装的电路板100可以包括基膜110、路由图案120和像素供给电压图案160。在图4的配置中，省略了对与图2的部件相同的部件的重复说明。
在OLED显示面板300中，面板300的像素需要包括针对它们的操作的高电位像素供给电压EVDD或低电位像素供给电压EVSS的像素供给电压的供给。因此，像素供给电压图案160可以形成在基膜110上，从而在印刷电路板200和显示面板300之间形成电压供给路径以将来自印刷电路板200的像素供给电压供给至显示面板300。
像素供给电压图案160可以包括在芯片区130内的芯块区140的矩形图案或从矩形图案分叉出从而连接至印刷电路板200的布线图案。此时，如图4中所示，当像素供给电压图案160与用于传输信号或电力的路由图案120形成在同一层时，路由图案120可以绕过芯块区140和像素供给电压图案160。
在图4中，像素供给电压图案160可以被定义为第一块图案。
与图4的配置不同，当像素供给电压图案160形成在与路由图案120不同的层时，包括芯块区140的芯块图案150可以形成在像素供给电压图案160和要安装集成电路的层之间，并防止由像素供给电压图案160引起的耦合噪声的影响。在这种情况下，芯块图案150可以被定义为第一块图案，而像素供给电压图案160可以被定义为第二块图案。
根据图3和图4的配置，芯块图案150可以防止当传输信号或电力时耦合噪声对集成电路的芯块170的影响，并且集成电路的芯块170可以被稳定地操作而不会被耦合噪声影响。
根据本发明的实施方式，路由图案可以形成为绕过与对耦合噪声的干扰敏感的集成电路的芯块对应的基膜的芯块区，或可以形成能够屏蔽耦合噪声的块图案，使得可以防止耦合噪声对集成电路的芯块的影响。
尽管以上已描述了多个实施方式，但本领域技术人员应当理解，所述实施方式仅是举例说明。因此，在本文中描述的公开内容不应基于所述实施方式来限制。

Claims (7)

1.一种用于膜上芯片封装的电路板，包括：
基膜限定的芯块区，所述芯块区与集成电路内的芯块的预定位置交叠并具有与所述芯块相同的面积或比所述芯块大的面积；
形成在所述基膜上的第一路由图案；和
覆盖所述芯块区的第一块图案，
其中所述第一路由图案在与所述第一块图案相同的层中形成在所述第一块图案的外侧。
2.根据权利要求1所述的电路板，其中所述第一路由图案包括用于输电的第二路由图案和用于传输信号的第三路由图案当中的一个或多个。
3.根据权利要求1所述的电路板，其中所述第一块图案与第四路由图案连接，并且通过所述第四路由图案接收用于抑制对集成电路的干扰的电压。
4.根据权利要求3所述的电路板，其中所述电压被设定为所述集成电路中使用的常用电压。
5.根据权利要求1所述的电路板，其中所述第一块图案在印刷电路板和显示面板之间形成用于供给像素供给电压的电压供给路径。
6.根据权利要求1所述的电路板，还包括：形成在与所述第一块图案不同的层中的第二块图案，
其中所述第二块图案在印刷电路板和显示面板之间形成用于供给像素供给电压的电压供给路径。
7.根据权利要求6所述的电路板，其中所述第一块图案形成在安装所述集成电路的层和形成所述第二块图案的层之间。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170086818A (ko) * 2016-01-19 2017-07-27 주식회사 실리콘웍스 칩온필름 패키지용 회로 기판

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220055759A (ko) 2020-10-27 2022-05-04 엘지이노텍 주식회사 연성 인쇄회로기판, cof 모듈 및 이를 포함하는 전자디바이스
TWI817566B (zh) * 2021-09-07 2023-10-01 聯詠科技股份有限公司 薄膜覆晶封裝及包括該薄膜覆晶封裝的顯示裝置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1621925A (zh) * 2003-11-26 2005-06-01 三星电子株式会社 半导体芯片、有半导体芯片的带载封装及液晶显示器装置
CN1901179A (zh) * 2005-07-18 2007-01-24 三星电子株式会社 带布线基板以及利用该基板的薄膜上芯片封装
US20100006869A1 (en) * 2008-07-14 2010-01-14 Samsung Electronics Co., Ltd. Semiconductor chip, wiring substrate of a semiconductor package, semiconductor package having the semiconductor chip and display device having the semiconductor package
CN101651133A (zh) * 2008-08-13 2010-02-17 奇景光电股份有限公司 降低电磁干扰的膜上芯片布线方法与结构

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4889885B2 (ja) 2001-07-23 2012-03-07 株式会社リコー 半導体集積回路
KR20070033507A (ko) 2005-09-21 2007-03-27 삼성전자주식회사 가요성 인쇄 회로 필름 및 이를 포함하는 액정 표시 장치
KR100987479B1 (ko) 2005-12-19 2010-10-13 삼성전자주식회사 반도체 칩 및 이를 이용한 반도체 칩 패키지
US8302067B2 (en) * 2009-10-19 2012-10-30 National Chiao Tung University Pin-out designation method for package-board codesign
KR102013384B1 (ko) 2012-10-22 2019-08-23 삼성디스플레이 주식회사 Cof 패키지 및 이를 구비하는 유기 발광 표시 장치
KR102556052B1 (ko) 2015-12-23 2023-07-14 삼성전자주식회사 시스템 모듈과 이를 포함하는 모바일 컴퓨팅 장치
KR102554491B1 (ko) 2016-01-19 2023-07-12 주식회사 엘엑스세미콘 칩온필름 패키지용 회로 기판

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1621925A (zh) * 2003-11-26 2005-06-01 三星电子株式会社 半导体芯片、有半导体芯片的带载封装及液晶显示器装置
CN1901179A (zh) * 2005-07-18 2007-01-24 三星电子株式会社 带布线基板以及利用该基板的薄膜上芯片封装
US20100006869A1 (en) * 2008-07-14 2010-01-14 Samsung Electronics Co., Ltd. Semiconductor chip, wiring substrate of a semiconductor package, semiconductor package having the semiconductor chip and display device having the semiconductor package
CN101651133A (zh) * 2008-08-13 2010-02-17 奇景光电股份有限公司 降低电磁干扰的膜上芯片布线方法与结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170086818A (ko) * 2016-01-19 2017-07-27 주식회사 실리콘웍스 칩온필름 패키지용 회로 기판
KR102554491B1 (ko) 2016-01-19 2023-07-12 주식회사 엘엑스세미콘 칩온필름 패키지용 회로 기판

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